JPH0266975A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0266975A JPH0266975A JP63218766A JP21876688A JPH0266975A JP H0266975 A JPH0266975 A JP H0266975A JP 63218766 A JP63218766 A JP 63218766A JP 21876688 A JP21876688 A JP 21876688A JP H0266975 A JPH0266975 A JP H0266975A
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- Japan
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- terminal
- detection resistor
- voltage
- semiconductor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力用ＭＯＳ Ｆ ＥＴ絶縁ゲート型バイポ
ーラトランジスタ （以下Ｉ ＧＢＴと記す）パワート
ランジスタあるいは電力用静電誘導トランジスタなどの
電力用半導体素子を一つの半導体基板に複数個作成して
並列接続し、かつ負荷短絡状態において保護される半導
体装置に関する。
ーラトランジスタ （以下Ｉ ＧＢＴと記す）パワート
ランジスタあるいは電力用静電誘導トランジスタなどの
電力用半導体素子を一つの半導体基板に複数個作成して
並列接続し、かつ負荷短絡状態において保護される半導
体装置に関する。
並列接続された複数の電力用半導体素子を負荷短絡状態
において保護するためには、従来は第２図に示すように
、主端子１１．１２の間の並列接続素子（この場合はＩ
ＧＥＴ）の一つを主素子１３と別に電流検出用副素子１
４として用い、これには比較的抵抗値の小さい検出抵抗
１５を主婦子１２との間に直列に挿入し、その出力電圧
ｖ１を演算増幅器１６を介して素子１３．１４の駆動回
路１７に入力し、素子１３．１４の駆動電圧を制御する
。これにより、主素子１３に加わっている電圧によらな
いで副素子１４を流れる一定の電流で電流制限が行われ
る。
において保護するためには、従来は第２図に示すように
、主端子１１．１２の間の並列接続素子（この場合はＩ
ＧＥＴ）の一つを主素子１３と別に電流検出用副素子１
４として用い、これには比較的抵抗値の小さい検出抵抗
１５を主婦子１２との間に直列に挿入し、その出力電圧
ｖ１を演算増幅器１６を介して素子１３．１４の駆動回
路１７に入力し、素子１３．１４の駆動電圧を制御する
。これにより、主素子１３に加わっている電圧によらな
いで副素子１４を流れる一定の電流で電流制限が行われ
る。
第２図の半導体装置には以下の問題がある。
（１）演算増幅器１６を構成するために、例えばＣＭＯ
８の回路を形成する必要があり、製造プロセスが複雑と
なり、余計なチップ面積を必要とし、コストが大幅に上
昇する。
８の回路を形成する必要があり、製造プロセスが複雑と
なり、余計なチップ面積を必要とし、コストが大幅に上
昇する。
（２）例えばモータ負荷の起動時やロック時あるいはラ
ンプ負荷の点灯特等過大な電流が必要で、かつ半導体装
置に加わる電圧が小さい場合にも電流制限動作が行われ
てしまう。
ンプ負荷の点灯特等過大な電流が必要で、かつ半導体装
置に加わる電圧が小さい場合にも電流制限動作が行われ
てしまう。
本発明の課題は、上記の問題を解決し、負荷の短絡時に
だけ電流制限動作が行われ、しかも容易に低コストで製
造可能な半導体装置を提供することにある。
だけ電流制限動作が行われ、しかも容易に低コストで製
造可能な半導体装置を提供することにある。
上記の課題の解決のために、本発明は、第一の主端子と
第二の主端子との間を流れる主電流を制御する制御端子
を有する半導体素子の複数個を一つの半導体基板に作成
し、各主端子および制御端子のいずれも並列に接続した
半導体装置において、並列接続された半導体素子の少な
くとも一つと第二の主端子の間にその半導体素子の動作
抵抗以上の大きさの抵抗値の検出抵抗が接続され、その
検出抵抗の両端の電圧が制ｆｆｌ端子と第二の主端子と
を短絡可能の補助スイッチング素子の制御端子に入力さ
れるものとする。
第二の主端子との間を流れる主電流を制御する制御端子
を有する半導体素子の複数個を一つの半導体基板に作成
し、各主端子および制御端子のいずれも並列に接続した
半導体装置において、並列接続された半導体素子の少な
くとも一つと第二の主端子の間にその半導体素子の動作
抵抗以上の大きさの抵抗値の検出抵抗が接続され、その
検出抵抗の両端の電圧が制ｆｆｌ端子と第二の主端子と
を短絡可能の補助スイッチング素子の制御端子に入力さ
れるものとする。
検出抵抗の両端の電圧が補助スイッチング素子のしきい
値電圧を越えたとき、スイッチング素子が並列接続主半
導体素子の制？！ｉ＠子と第二の主端子を短絡し、始め
て電流制限動作が行われるので、補助スイッチング素子
のしきい値電圧を適宜設定することにより、負荷短絡時
にのみ電流制限動作を行わせることができる。なお、検
出抵抗の値が副素子の動作抵抗値よりも低いと、主素子
に加わる電圧がかなり低いときにも動作してしまうので
、検出抵抗の値は副素子の動作抵抗値より大きくする。
値電圧を越えたとき、スイッチング素子が並列接続主半
導体素子の制？！ｉ＠子と第二の主端子を短絡し、始め
て電流制限動作が行われるので、補助スイッチング素子
のしきい値電圧を適宜設定することにより、負荷短絡時
にのみ電流制限動作を行わせることができる。なお、検
出抵抗の値が副素子の動作抵抗値よりも低いと、主素子
に加わる電圧がかなり低いときにも動作してしまうので
、検出抵抗の値は副素子の動作抵抗値より大きくする。
第１図は本発明の一実施例の回路を示し、第２図と共通
の部分には同一の符号が付されている。
の部分には同一の符号が付されている。
主素子１３と副素子１４（いずれもＩＧＢＴ）ガ主端子
１１．１２間に並列接続されていることは第２図と同様
であるが、検出抵抗１３の出力電圧■１がゲートに印加
されるＭＯ３ＦＥＴ１Ｂが備えられている。
１１．１２間に並列接続されていることは第２図と同様
であるが、検出抵抗１３の出力電圧■１がゲートに印加
されるＭＯ３ＦＥＴ１Ｂが備えられている。
ＭＯＳＦＥＴのドレインは素子１３．１４の制御端子１
９に、ソースは主端子１２に接続されている。この回路
の動作の要点を第３図を引用して説明する。
９に、ソースは主端子１２に接続されている。この回路
の動作の要点を第３図を引用して説明する。
第３図のたて軸は素子１３と１４との電流密度、横軸は
素子１３と素子１４および検出抵抗１５の両端とに加わ
る電圧である０曲＆１３１ 、３２は素子１３．１４の
保護回路が働かない場合の一定ゲート電圧下の動作曲線
、曲線３３ 、３４は素子１３．素子１４の保護回路が
働いてＩ ＧＢＴのゲート電圧が下げられた場合の動作
曲線である。スイッチング素子１８の動作点はｂｍに設
定されているものとする。すなわち副素子１４に流れる
電流１１が８゜からｂｌを経てｂ！に達するまで、主素
子にもａ、からａｔを経て飽和領域に達しａ、に至るま
での大きな電流を流すことができる０次に事故により′
９Ｌ荷が短絡した場合、素子１３に加わる電圧が上昇し
、電圧・電流曲ｍ３ｉ、３２上を右上の方へ動く、この
とき、検出抵抗１５の出力電圧ｖ１がＭＯ３ＦＥＴ１８
のしきい値電圧に達するため、ＭＯＳＦＥＴがオンして
素子１３．１４のゲ・−ト電圧を下げる。これにより副
素子Ｘ４および検出抵抗２５の両ｙｉｔ圧はｂ８から水
平に右方向へ移動し、外から加わる電圧で決まる動作点
Ｃに達する。主素子１３はａ工から右下方に移動し、や
はり０点に達する。このようにして、負荷短絡時にだけ
素子１３．１４の電流を制限することが可能である。な
お動作点Ｃを高電圧側に移動させたいときには、検出抵
抗１５の値をさらに大きくすればよい。
素子１３と素子１４および検出抵抗１５の両端とに加わ
る電圧である０曲＆１３１ 、３２は素子１３．１４の
保護回路が働かない場合の一定ゲート電圧下の動作曲線
、曲線３３ 、３４は素子１３．素子１４の保護回路が
働いてＩ ＧＢＴのゲート電圧が下げられた場合の動作
曲線である。スイッチング素子１８の動作点はｂｍに設
定されているものとする。すなわち副素子１４に流れる
電流１１が８゜からｂｌを経てｂ！に達するまで、主素
子にもａ、からａｔを経て飽和領域に達しａ、に至るま
での大きな電流を流すことができる０次に事故により′
９Ｌ荷が短絡した場合、素子１３に加わる電圧が上昇し
、電圧・電流曲ｍ３ｉ、３２上を右上の方へ動く、この
とき、検出抵抗１５の出力電圧ｖ１がＭＯ３ＦＥＴ１８
のしきい値電圧に達するため、ＭＯＳＦＥＴがオンして
素子１３．１４のゲ・−ト電圧を下げる。これにより副
素子Ｘ４および検出抵抗２５の両ｙｉｔ圧はｂ８から水
平に右方向へ移動し、外から加わる電圧で決まる動作点
Ｃに達する。主素子１３はａ工から右下方に移動し、や
はり０点に達する。このようにして、負荷短絡時にだけ
素子１３．１４の電流を制限することが可能である。な
お動作点Ｃを高電圧側に移動させたいときには、検出抵
抗１５の値をさらに大きくすればよい。
第４図は第１図に示した本発明の一実施例の半導体装置
を形成した１枚のシリコン基板の平面図であり、第５図
はそのＡ−Ａ線、第６図はＢ−Ｂ線に沿っての断面図で
ある。シリコン基板の大部分には主Ｉ ＧＢＴ素子１３
が形成され、そのうちの一つは副Ｉ ＧＢＴ素子１４と
して働き、基板上に各素子のゲート電極と同様成膜され
る多結晶シリコンよりなる検出抵抗１５に接続されてい
る。ＩＧＢＴ素子の設けられない部分にはＭＯ３ＦＥＴ
１８が作成され、ドレインは、一部が各Ｉ ＧＢＴ素子
のゲート電極となる多結晶シリコン膜に、ソースは、検
出抵抗１５の他端と共に各Ｉ ＧＢＴ素子のソース電極
と共通のアルミニウム配線電極にそれぞれ接触する。こ
れらの接続の詳細については後述する。
を形成した１枚のシリコン基板の平面図であり、第５図
はそのＡ−Ａ線、第６図はＢ−Ｂ線に沿っての断面図で
ある。シリコン基板の大部分には主Ｉ ＧＢＴ素子１３
が形成され、そのうちの一つは副Ｉ ＧＢＴ素子１４と
して働き、基板上に各素子のゲート電極と同様成膜され
る多結晶シリコンよりなる検出抵抗１５に接続されてい
る。ＩＧＢＴ素子の設けられない部分にはＭＯ３ＦＥＴ
１８が作成され、ドレインは、一部が各Ｉ ＧＢＴ素子
のゲート電極となる多結晶シリコン膜に、ソースは、検
出抵抗１５の他端と共に各Ｉ ＧＢＴ素子のソース電極
と共通のアルミニウム配線電極にそれぞれ接触する。こ
れらの接続の詳細については後述する。
各主Ｉ ＧＢＴ素子１３の構造は第５図に示されている
、ｐ＋シリコン基板１の上にｎ４バッファ層２を介して
積層されたｎ−エピタキシャル層３に多数のｐベース層
４が形成される。ｐベース層４の中には中央に環状にソ
ース層５が形成され、このソース層５とｎ−Ｗｉ３の間
のｐベース層４にチャネルが形成されるよう、多結晶シ
リコン膜からなるゲー）を極７がゲート酸化膜６を介し
て設けられている。ゲート電極７はさらに絶縁膜８で覆
われ、その絶縁膜の開口部８】でベース層４およびソー
ス層５に接触するアルミニウム配線がソース電８ｉ９を
形成している。別にｐ°基板１の下面にはドレイン電極
１０が接触している。
、ｐ＋シリコン基板１の上にｎ４バッファ層２を介して
積層されたｎ−エピタキシャル層３に多数のｐベース層
４が形成される。ｐベース層４の中には中央に環状にソ
ース層５が形成され、このソース層５とｎ−Ｗｉ３の間
のｐベース層４にチャネルが形成されるよう、多結晶シ
リコン膜からなるゲー）を極７がゲート酸化膜６を介し
て設けられている。ゲート電極７はさらに絶縁膜８で覆
われ、その絶縁膜の開口部８】でベース層４およびソー
ス層５に接触するアルミニウム配線がソース電８ｉ９を
形成している。別にｐ°基板１の下面にはドレイン電極
１０が接触している。
ＭＯ３ＦＥ７１８の構造は第６図に示されている。
ＭＯ３ＦＥＴ１８は、ｐベース層４にソース層５１とド
レインＦＪ５２を設けその中間上にゲート酸化膜６を介
してゲート電極７１を設けることにより形成されててい
る。ソース層５１．ドレイン層５２とｎ°層３の間にチ
ャネルが形成されないようその上には厚い酸化膜６１が
形成されている。多結晶シリコン膜を覆う絶縁膜８の開
口部８２ではソース層５１およびベース層４がＭ配線９
１に、開口部８３ではドレイン層５２がＭ配線９２に接
触し、このＭ配線９２の他端は絶縁膜８の開口部８４で
ゲート電極７に接続されている。Ａ７配線９１の他端は
Ｉ ＧＢＴ素子１３のソース電極９に連結されている。
レインＦＪ５２を設けその中間上にゲート酸化膜６を介
してゲート電極７１を設けることにより形成されててい
る。ソース層５１．ドレイン層５２とｎ°層３の間にチ
ャネルが形成されないようその上には厚い酸化膜６１が
形成されている。多結晶シリコン膜を覆う絶縁膜８の開
口部８２ではソース層５１およびベース層４がＭ配線９
１に、開口部８３ではドレイン層５２がＭ配線９２に接
触し、このＭ配線９２の他端は絶縁膜８の開口部８４で
ゲート電極７に接続されている。Ａ７配線９１の他端は
Ｉ ＧＢＴ素子１３のソース電極９に連結されている。
このようなＭＯ３ＦＥＴ１８のベース層４は主素子１３
のベース層４と、ソース層５１およびドレイン層５２は
ソース層５と同一工程で形成できることは明らかである
。なお、図示しないが副ＩＧＢＴ素子１４は主ＩＧＢＴ
素子１３と全く同一構造である。
のベース層４と、ソース層５１およびドレイン層５２は
ソース層５と同一工程で形成できることは明らかである
。なお、図示しないが副ＩＧＢＴ素子１４は主ＩＧＢＴ
素子１３と全く同一構造である。
第４図において実線７０は多結晶シリコン膜の領界を示
し、ゲート電８ｉ７．７１および検出抵抗１５を構成し
ているが、各ゲート電極７は連続して形成されている。
し、ゲート電８ｉ７．７１および検出抵抗１５を構成し
ているが、各ゲート電極７は連続して形成されている。
破線９０はＭ膜の領界を示し、−点鎖線８０は絶縁膜の
領界を示す、ＡＩ膜は絶縁膜の開口部８でシリコン板面
に接触して主素子１３のソース電極９を、開口部８１で
シリコン板面に接触して副素子１４のソース電極９を、
開口部８２でシリコン板面に接触してスイッチング素子
１８のソース電極９１を、開口部８３でシリコン板面に
接触してスイッチング素子１８めドレイン電極９２を形
成する。抵抗１５およびゲート７１を形成する多結晶シ
リコン膜の一端は、絶縁膜９の開口部８５で各主素子１
３のソース電極９、ＭＯ３ＦＥＴ１８のソース電極９１
とつながるＭ膜に接触し、他端は絶縁膜９の開口部８６
で副素子１４のソース電極とつながるＭ膜に接触してい
る。なお二点鎖線８８は厚い酸化膜の領界を示す。
領界を示す、ＡＩ膜は絶縁膜の開口部８でシリコン板面
に接触して主素子１３のソース電極９を、開口部８１で
シリコン板面に接触して副素子１４のソース電極９を、
開口部８２でシリコン板面に接触してスイッチング素子
１８のソース電極９１を、開口部８３でシリコン板面に
接触してスイッチング素子１８めドレイン電極９２を形
成する。抵抗１５およびゲート７１を形成する多結晶シ
リコン膜の一端は、絶縁膜９の開口部８５で各主素子１
３のソース電極９、ＭＯ３ＦＥＴ１８のソース電極９１
とつながるＭ膜に接触し、他端は絶縁膜９の開口部８６
で副素子１４のソース電極とつながるＭ膜に接触してい
る。なお二点鎖線８８は厚い酸化膜の領界を示す。
なお上記の実施例ではスイッチング素子１８としてユニ
ポーラ型のＭＯＳＦＥＴを用いたのは、バイポーラトラ
ンジスタやＩ ＧＢＴを用いるよりも寄生素子の動作を
抑制できるからであるが、これに限定されるものではな
い。
ポーラ型のＭＯＳＦＥＴを用いたのは、バイポーラトラ
ンジスタやＩ ＧＢＴを用いるよりも寄生素子の動作を
抑制できるからであるが、これに限定されるものではな
い。
本発明によれば、同一半導体基板に作成され、並列接続
される複数の同一半導体素子の一つの副素子に接続され
た検出抵抗の出力電圧を直接補助スイッチング素子の制
御電極に入力し、負荷短絡時の主端子間の電圧上昇によ
り前記スイッチング素子をオンさせて並列接続の各素子
への制御入力を低下させ、電流の上昇を抑制することが
できる。
される複数の同一半導体素子の一つの副素子に接続され
た検出抵抗の出力電圧を直接補助スイッチング素子の制
御電極に入力し、負荷短絡時の主端子間の電圧上昇によ
り前記スイッチング素子をオンさせて並列接続の各素子
への制御入力を低下させ、電流の上昇を抑制することが
できる。
検出抵抗の値を副素子の動作抵抗値以上とすることによ
り、電流制限動作が負荷短絡時でない低い主端子間電圧
で始まることが防止される。そして、このような保護回
路は主素子および副素子と同一半導体基板に、工程を増
すことなく、低コストで集積することができる。
り、電流制限動作が負荷短絡時でない低い主端子間電圧
で始まることが防止される。そして、このような保護回
路は主素子および副素子と同一半導体基板に、工程を増
すことなく、低コストで集積することができる。
第１図は本発明の一実施例の半導体装置の回路図、第２
図は従来の保ｆｉ１回路付き半導体装置の回路図、第３
図は本発明の一実施例の電流制限動作を示す電流・電圧
線図、第４図は第１図に示した半導体装置のシリコン基
板の平面図、第５図、第６図はそれぞれ第４図のＡ−Ａ
線、Ｂ−Ｂ線に沿っての断面図である。 １１、１２：主端子、１３：主ＩＧＢＴ素子、１４：副
ＩＧＢＴ素子、１５：検出抵抗、１８二補助ＭＯ３Ｆ第
４図 第１図 ］○ 第５図 一一一−３
図は従来の保ｆｉ１回路付き半導体装置の回路図、第３
図は本発明の一実施例の電流制限動作を示す電流・電圧
線図、第４図は第１図に示した半導体装置のシリコン基
板の平面図、第５図、第６図はそれぞれ第４図のＡ−Ａ
線、Ｂ−Ｂ線に沿っての断面図である。 １１、１２：主端子、１３：主ＩＧＢＴ素子、１４：副
ＩＧＢＴ素子、１５：検出抵抗、１８二補助ＭＯ３Ｆ第
４図 第１図 ］○ 第５図 一一一−３
Claims (1)
- １）第一の主端子と第二の主端子の間を流れる主電流を
制御する制御端子を有する半導体素子の複数個を一つの
半導体基板に作成し、各主端子および制御端子のいずれ
も並列に接続したものにおいて、並列接続された半導体
素子の少なくとも一つと第二の主端子の間にその半導体
素子の動作抵抗以上の大きさの抵抗値の検出抵抗が接続
され、その検出抵抗の両端の電圧が制御端子と第二主端
子とを短絡可能の補助スイッチング素子の制御端子に入
力されることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218766A JPH0266975A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
| KR1019890011734A KR920010818B1 (ko) | 1988-09-01 | 1989-08-18 | 반도체 디바이스 |
| DE3927307A DE3927307A1 (de) | 1988-09-01 | 1989-08-18 | Halbleitervorrichtung |
| FR8911516A FR2635929A1 (fr) | 1988-09-01 | 1989-09-01 | Dispositif a semi-conducteur possedant un circuit de protection contre les courts-circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218766A JPH0266975A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266975A true JPH0266975A (ja) | 1990-03-07 |
Family
ID=16725064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63218766A Pending JPH0266975A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0266975A (ja) |
| KR (1) | KR920010818B1 (ja) |
| DE (1) | DE3927307A1 (ja) |
| FR (1) | FR2635929A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103571A (ja) * | 2010-02-08 | 2010-05-06 | Renesas Technology Corp | 半導体装置 |
| US7932553B2 (en) | 2007-12-24 | 2011-04-26 | Denso Corporation | Semiconductor device including a plurality of cells |
| CN102570809A (zh) * | 2010-12-31 | 2012-07-11 | 意法半导体研发(深圳)有限公司 | 短路保护电路及方法 |
| JP2023055165A (ja) * | 2021-10-05 | 2023-04-17 | 株式会社デンソー | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479758A (ja) * | 1990-07-19 | 1992-03-13 | Fuji Electric Co Ltd | 電流センスｉｇｂｔの駆動回路 |
| JP3180831B2 (ja) * | 1991-03-22 | 2001-06-25 | 富士電機株式会社 | 絶縁ゲート制御半導体装置 |
| JPH04323863A (ja) * | 1991-04-23 | 1992-11-13 | Toyota Autom Loom Works Ltd | 半導体装置 |
| DE4122653C2 (de) * | 1991-07-09 | 1996-04-11 | Daimler Benz Ag | Steuerbare Halbleiterschalteinrichtung mit integrierter Strombegrenzung und Übertemperaturabschaltung |
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