JP4914836B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体集積回路にかかわり、特には信号線の信号波形の傾きを検出する技術に関する。

従来から、半導体集積回路の出力信号線の信号波形の傾きを検出する方法では、特許文献１に示されるように、信号波形の“Ｌ”レベル側の到達時間と“Ｈ”レベル側の到達時間とを比較器で検出し、その遷移時間を波形の傾きに換算している。
米国特許（ＵＳ６２７８３０５号）の図１−図３

しかしながら、上記従来の信号波形の傾き検出方法やそれに基づいて波形を補正する方法には、２つの課題がある。第１には、クロストークなどにより波形が異常波形（意図しない逆遷移、グリッチ（ｇｌｉｔｃｈ：ひげ状のパルス）等）が生じた場合、遷移時間が誤認識されてしまう。第２には、製造ばらつきなどに起因する比較器自体の過渡応答時間により、波形の傾きに対して誤差が生じる。

したがって、本発明の主たる目的は、信号波形の傾きの検出やその検出結果に基づいた波形の補正が実施されても、遷移時間の誤認識や波形の傾きに対して誤差が生じない半導体集積回路を提供することである。

上述した目的を達成するために本発明による半導体集積回路は、
信号線と、
前記信号線の電圧レベルを検出する電圧レベル検出器と、
前記電圧レベル検出器が検出する前記電圧レベルに基づいて、前記信号線の非活性電圧状態から活性電圧状態へ遷移する遷移期間の時間長を検出する遷移時間検出器と、
を備え、
前記電圧レベル検出器は、前記遷移期間において、前記信号線の電圧レベルを検出する。これにより、信号線の信号波形の傾きを精度良く検出できる。

なお、前記遷移時間検出器は、前記電圧レベル検出器が検出する前記電圧レベルに基づいて、前記遷移期間中に逆遷移が生じるか否かをさらに判断する、という態様がある。そうすれば、意図しない波形の逆遷移などの異常も検出できる。

なお、前記信号線遷移時間検出器は、少なくとも１つのＮＭＯＳトランジスタを有し、当該ＮＭＯＳトランジスタのゲートには前記信号線が接続され、当該ＮＭＯＳトランジスタのソースには第１の電圧が設定され、当該ＮＭＯＳトランジスタのドレインには、前記信号線が非活性電圧状態から活性電圧状態へ遷移する遷移期間より前に前記第１の電圧より大きな電圧が設定され、
前記電圧レベル検出器は、前記遷移期間において前記ＮＭＯＳトランジスタのドレイン電圧を検出し、
前記信号線遷移時間検出器は、前記電圧レベル検出器が検出する前記ドレイン電圧に基づいて、前記遷移期間の時間長を検出する、という態様がある。そうすれば、信号線の信号波形の傾きを精度良く検出できる。

なお、前記ＮＭＯＳトランジスタは、その閾値電圧が所望値となるようにその基板電圧が設定される、という態様がある。そうすれば、さらに定義した任意の電圧範囲での信号線の信号波形の傾きを精度良く検出できる。

なお、前記ＮＭＯＳトランジスタの基板電圧値は、前記ＮＭＯＳトランジスタが形成されているウェル上の前記トランジスタを挟む基板コンタクトから供給される基板電圧値によって設定される、という態様がある。そうすれば、ＮＭＯＳを形成するウェルを別々に分離する必要がなく、各々のＮＭＯＳの基板電圧値を設定できるので、半導体基板に占める回路面積を削減することができる。

なお、前記電圧レベル検出器は、
そのソースには第２の電圧が設定され、そのドレインには前記遷移期間の開始前に前記第２の電圧より低い電圧が設定され、そのゲートには前記信号線が接続されるＰＭＯＳトランジスタと、
そのドレインには前記ＰＭＯＳトランジスタのドレインが接続されそのゲートには前記ＮＭＯＳトランジスタのドレインが接続されたＮＭＯＳトランジスタと、
を有しており、
当該電圧レベル検出器は、前記遷移期間内で前記ＰＭＯＳトランジスタのドレイン電圧を検出し、
前記遷移時間検出器は、前記電圧レベル検出器が検出する前記ＰＭＯＳトランジスタのドレイン電圧に基づいて、前記遷移期間の時間長を検出するとともに、当該遷移期間中に逆遷移が生じるか否かを判断する、という態様がある。そうすれば、信号線の信号波形の傾きを精度良く検出できる。さらに、意図しない波形の逆遷移などの異常も検出できる。

なお、前記ＰＭＯＳトランジスタは、その閾値電圧が所望値となるようにその基板電圧が設定される、という態様がある。そうすれば、信号線の信号波形の傾きを精度良く検出した上で、実際の波形の傾きを定義した波形に精度良く補正できる。

なお、前記電圧レベル検出器は、そのゲートには前記信号線が接続され、その基板電圧が制御可能な少なくとも１つのＭＯＳトランジスタを有する、という態様がある。そうすれば、信号線の信号波形の傾きを精度良く検出できる。さらに意図しない波形の逆遷移などの異常の検出のみならず、定義した任意の電圧範囲での逆遷移の波形の傾きを精度良く検出できる。

なお、前記遷移時間検出器の検出結果に基づいて前記信号線の信号波形の遷移時間を調整する遷移時間調整器をさらに備える、という態様がある。そうすれば、信号線の信号波形の傾きを精度良く検出した上で、実際の波形の傾きを、定義した波形に精度良く補正できる。

なお、上述した各文において記載された”定義した波形”や”定義した任意の電圧範囲”とは、設計時において設計に携わる者が定義するものであって、この発明が実施される半導体集積回路が駆動する際において、設計上、最適と思われる各種の値を示している。

なお、前記遷移時間調整器としては、種々の態様があるが、前記信号線の受信部の感度を調整することで前記遷移時間を調整する、という態様がある。そうすれば、実際の波形の傾きに応じた受信側の感度を調整でき、波形の受信エラーを防ぐことができる。前記受信部は、例えば、差動回路で構成される。

なお、前記信号線の受信部は、
第一のクロックで同期する複数のレジスタと、前記第一のクロックでカウントする第一のカウンタと、
前記第一のカウンターの出力で、前記複数のレジスタの内の１つに前記信号線の値を取り込み、更に、第２のクロックでカウントする第２のカウンターと、
前記複数のレジスタの出力のうち１つを前記第２のカウンターで選択するセレクター回路と、
を有し、
前記第２のカウントのＭＳＢ値は、信号線の遅延値に応じて調整されるという態様がある。そうすれば、設計時に定めた信号遅延時間より更に遅い場合でも、レイテンシー（ｌａｔｅｎｃｙ：伝送遅延であって、メモリアクセスなどの際のＣＰＵの待ち時間）を増加させることなく、信号線が高速伝送可能となる。

なお、前記差動回路は、前記信号線にゲートが接続された少なくとも２つのＭＯＳトランジスタを有し、当該ＭＯＳトランジスタの基板電圧値は、前記ＮＭＯＳトランジスタが形成されているウェル上の前記トランジスタを挟む基板コンタクトから供給される基板電圧値によって設定される、という態様がある。そうすれば、ＭＯＳを形成するウェルを別々に分離する必要がなく、各々のＭＯＳの基板電圧値を設定できるので、面積を削減することができる。

なお、前記遷移時間調整器は、前記信号線に接続された増幅部の感度を調整することで前記遷移時間を調整する、という態様がある。そうすれば、送信ドライバーを補正しないので、信号線の距離を短くでき、小面積、消費電力の削減、高速調整が可能となる。

なお、前記増幅部は、前記信号線の転送周波数が任意の周波数値以下のときに遮断される、という態様がある。そうすれば、低周波時に意図的に増幅する必要がなくなって消費電力の削減が図れる。

なお、前記受信部の終端抵抗は、前記信号線の転送周波数が任意の周波数値以下のときに遮断される、という態様がある。そうすれば、低周波時に意図的に終端させる必要がなくなってＤＣ電流が発生しなくなるので、消費電力の削減が図れる。

なお、前記遷移時間調整器は、前記信号線の抵抗値と容量値の積を調整することで前記遷移時間を調整する、という態様がある。そうすれば、実際の波形の傾きを、定義した波形に対する調整幅を広くした状態で精度良く補正できる。

なお、前記送信側ドライブ能力調整器は、前記送信側のデータ遷移状態に応じて、信号転送時間を制御する、という態様がある。そうすれば、データ転送周波数に応じて、信号転送時間が異なり、周波数変調できるので、信号線がより高速伝送可能となる。

なお、前記遷移時間検出器は、
位相の異なるクロックを生成する位相シフトクロック生成器と、
前記位相シフトクロック生成器で生成される前記クロックに同期して前記電圧レベル検出器の検出結果を保持する情報保持器と、
前記情報保持で保持している前記電圧レベル検出結果と期待値とを比較する比較器と、
を備える、という態様がある。そうすれば、信号線の信号波形の傾きを精度良く検出できる。さらに、補正中のノイズを遮断でき、実際の波形の傾きを定義した波形に精度良くかつ高速に補正できる。

なお、前記位相シフトクロック生成器は、
互いに並列に接続された複数のインバータと、
前記複数のインバータの出力を制御信号によって切り替える選択回路と、
を有し、
前記複数のインバータの各ＭＯＳトランジスタの基板電圧値は、前記各ＭＯＳトランジスタが形成されているウェル上の前記各ＭＯＳトランジスタを挟む基板コンタクトから供給される基板電圧値によって設定される、という態様がある。そうすれば、信号伝送方向の両端で設定された基板電圧値で各々のインバータの遅延値が設定できるので、簡単なレイアウト構成にて各インバータの遅延差に細かな設定を行うことが可能となるうえに小面積化が可能となる。

なお、前記遷移時間検出器は、前記比較器の比較結果同士の差分を演算する演算器を有し、当該遷移時間検出器は前記比較器での比較結果が良好な最小の位相差に関する情報を出力する、という態様がある。そうすれば、すべての検出器からの情報を処理できるので、信号線の信号波形の傾きを精度良くかつ高速に検出できる。さらに、実際の波形の傾きを定義した波形に精度良く補正できる。

なお、前記遷移時間検出器は、前記電圧レベル検出器の検出結果同士の電圧差分と基準電圧値とを比較する比較器を有する、という態様がある。そうすれば、簡易な構成で本発明を実現できる。

なお、前記信号線はクロック信号線である、という態様がある。そうすれば、クロックのスキューによる半導体集積回路の動作周波数のオーバーヘッドを削減できる。

なお、前記信号線は、バスラインである、という態様がある。そうすれば、バスの高速伝送が可能となり、半導体集積回路のバスのレイテンシーを削減することが可能となる。

なお、前記信号線の受信部を有し、
前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記受信部が期待値以外を検出した後にそれらの処理を実行する、という態様がある。そうすれば、必要なときのみ各回路要素が動作するので、消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器との出力をそれぞれ記憶する記憶装置をさらに有し、
前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の出荷検査時にそれらの処理を実行して、それら処理の結果を前記記憶装置に記憶する、という態様がある。そうすれば、歩留まりを低下させる信号波形の乱れの要因成分を実使用に先だって調整することが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の動作周波数が任意の値以上のときにそれらの処理を実行する、という態様がある。そうすれば、高速伝送でタイミングがクリティカルなときのみ補正されるので、消費電力の削減を図ることが可能となる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の動作周波数が任意の値以下のときにそれらの処理を実行する、という態様がある。そうすれば、低速伝送でタイミング制約がぎりぎりまで遅延時間を調整可能となり、信号線の電圧振幅を低くできるので、消費電力の削減を図ることが可能となる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の出荷後の任意の期間ごとにそれらの処理を実行する、という態様がある。そうすれば、信号線にかかわる各回路の経年劣化による信号波形の精度の劣化を補正できる。また、半導体集積回路を実使用期間において断続的に補正処理が実施されるので、消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の温度が任意の値以上のときにそれらの処理を実行する、という態様がある。そうすれば、高温で信号線の特性を劣化させる要因となる抵抗や送信部の影響に基づく信号波形の傾きを精度良く検出できる。また、ある温度未満では補正処理動作を停止させることにより消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の温度が任意の値以下のときにそれらの処理を実行する、という態様がある。そうすれば、低温で信号線の特性を鋭敏にさせる要因となる抵抗や送信部の影響に基づく信号線の信号波形の異常遷移を精度良く検出できる。また、ある温度超では補正処理動作を停止させることにより消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の振幅電圧が任意の値以上のときにそれらの処理を実行する、という態様がある。そうすれば、高電圧で信号線の特性を鋭敏にさせる要因となる抵抗や送信部の影響に基づく信号線の信号波形の異常遷移を精度良く検出できる。信号線の信号波形の傾きを精度良く検出できる。また、ある電圧未満では補正処理動作を停止させることにより消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の振幅電圧が任意の値以下のときにそれらの処理を実行する、という態様がある。そうすれば、低電圧で信号線の特性を劣化させる要因となる抵抗や送信部の影響に基づく信号線の信号波形の傾きを精度良く検出できる。また、ある電圧超では補正処理動作を停止させることにより消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の活性化率が任意の値以上のときにそれらの処理を実行する、という態様がある。そうすれば、ある活性化率未満では補正処理動作を停止させることにより、消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線にかかわる機能ブロックが動作を開始する際にそれらの処理を実行する、という態様がある。そうすれば、必要がないときは、これらの回路要素を停止させることにより、消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、停止時に電源を遮断する、という態様がある。そうすれば、これらの回路要素の電流リークがなくなって、消費電力の削減を図ることが可能になる。

なお、前記電圧レベル検出器は、停止時における当該電圧レベル検出器の検出結果を保持する、という態様がある。そうすれば、これらの回路要素が停止時も補正情報を遷移時間調整器に伝達できる。また、遷移時間調整器における消費電力の削減を図ることが可能になる。

なお、外部接続用のパッドと、
前記電圧レベル検出器の検出結果を出力する検出結果出力線と、
をさらに有し、
前記検出結果出力線が前記パッドに接続される、
という態様がある。そうすれば、これらの回路要素を事前に正常動作しているかを出荷前に容易に検査でき、正常動作できるように回路構成をトリミングすることが可能になる。

なお、前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路内に自己テスト機能を具備する、という態様がある。そうすれば、信号線の信号波形の遷移時間の補正を行う前に、これらの各回路要素が正常動作しているかを高速にかつ容易に検査でき、その検査結果に基づいて正常動作が可能となるように回路構成をトリミングすることができる。

なお、前記信号線の受信部をさらに備え、
前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記受信部を調整するものであって、当該受信部に近い箇所に配置されている、という態様がある。そうすれば、受信部の補正命令を高速に伝達できる。さらには信号線の面積オーバーヘッドを削減できて消費電力の削減を図ることが可能になる。

なお、前記信号線の送信部をさらに備え、
前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記送信部を調整するものであって、当該送信部に近い箇所に配置されている、という態様がある。そうすれば、送信部の補正命令が高速に伝達できる。さらには、信号線の面積オーバーヘッドを削減できて消費電力の削減を図ることが可能になる。

なお、前記信号線の送受信部をさらに備え、
前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器と前送受信部とは、電源電圧が共通である、という態様がある。そうすれば、これらの回路要素専用の電源ラインの面積オーバーヘッドを削減でき、物理配置設計を容易にすることが可能となる。

なお、前記信号線にかかわる機能ブロックに基板電圧を供給する基板電圧制御器をさらに備え、
前記ＭＯＳトランジスタの基板電圧として、前記基板電圧制御器の出力電圧を用いる、という態様がある。そうすれば、これらの回路要素専用の基板電圧制御器および基板信号線ラインの面積オーバーヘッドを削減できて、消費電力の削減を図ることが可能になる。

本発明を別の視点から見ると次のように構成される。すなわち、本発明の半導体集積回路は、
信号線と、
任意の位相差をもつ複数のクロックを発生させるクロック発生器と、
前記複数のクロックの内の１つに同期して参照電圧と前記信号線の電圧値とを比較する複数の増幅回路と、
を有し、
前記増幅回路の参照電圧値はそれぞれ異なる。これにより、信号線が遷移する際、信号線の電位が、任意に設定されたクロック位相差内に入っているかどうかを検出することが可能になる。

なお、前記複数の増幅回路の出力値が期待値と一致するか否かを検出する比較回路をさらに有する、という態様がある。そうすれば、各時間において、信号線の電圧値が各々の増幅回路の参照電圧を超えたか否かを判定することが可能となり、信号線の波形傾きが、任意に設定されたクロック位相差内に入っているかどうかを検出することが可能となる。

本発明によれば、電圧レベル検出器により信号線の電圧レベルを検出し、遷移時間検出器により電圧レベル検出器からの情報を用いて信号線の非活性電圧状態から活性電圧状態への遷移時間とその遷移中に逆遷移があるか否かを検出し、遷移時間調整器により遷移時間検出器からの情報に基づいて信号線の信号波形の遷移時間を調整している。そのため、本発明は、信号線の信号波形の傾きを精度良く検出でき、意図しない波形の逆遷移などの異常も検出できるとともに、実際の波形の傾きを定義した波形に精度良く補正できる。

以下、本発明の好ましい具体例について図面を参照して説明する。図１は、本発明の実施の形態における半導体集積回路１の構成を示す回路図である。１０は半導体集積回路１中の信号線回路である。信号線回路１０は、送信回路１１と、信号を増幅する増幅回路１２と、受信回路１３とを備える。２１は送信回路１１と増幅回路１２との間の信号線の電圧レベルを検出する第１の電圧レベル検出回路である。２２は増幅回路１２と受信回路１３との間の信号線の電圧レベルを検出する第２の電圧レベル検出回路である。電圧レベル検知回路２１，２２はＭＯＳトランジスタから構成されており、信号線の信号を３つのＮＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３のゲートと１つのＰＭＯＳトランジスタＱＰ４のゲートとで受信する（符号Ｄ参照）。また、電圧レベル検知回路２１，２２は、各クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３がゲートに入力されるＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３を備えており、信号が遷移する前に出力線ＯＵＴ１，ＯＵＴ２，ＯＵＴ３をプリチャージする。つまり、電圧レベル検知回路２１，２２は、ドミノ回路の構成を有する。なお、電圧レベル検出回路は２１，２２のみではなく、信号線の複数の箇所に設けた方が精度良く信号波形の傾きを検出することができるが、ここでは図示していない。２３は電圧レベル検出回路２１，２２の検出結果を用いて遷移時間（信号波形の傾きに相当）を検出する遷移時間検出回路である。２４は遷移時間検出回路２３の結果に基づいて遷移時間を調整することによって信号波形を補正する遷移時間調整回路である。遷移時間調整回路２４は、信号線回路１０の特性を補正することによって遷移時間を調整する。その調整方法については後述するように様々に考えられるが、ここでは端子Ｔｃの値を調整することによって遷移時間を調整するものとする。２５はテスト・モード制御回路である。テスト・モード制御回路２５は、テスト回路２５ａとモード制御回路２５ｂとを有する。テスト回路２５ａは、電圧レベル検知回路２１，２２と遷移時間検出回路２３と遷移時間調整回路２４とをテストする。モード制御回路２５ｂは、テスト対象となる各回路２１，２２，２３，２４を制御する。２６は半導体集積回路１の機能を実現する機能回路であって信号線回路１０によって伝送される信号を受信して所定の処理を行う。なお、図示しないが信号線回路１０の送信側にも同様に機能回路２６を設けてもよい。２７は基板電圧制御回路である。基板電圧制御回路２７は、機能回路２６に所望の基板電圧を供給する。２８は半導体集積回路１の温度、電圧、周波数を検知する検知回路である。検知回路２８はテスト・モード制御回路２５に接続される。２９はＣＰＵタイマーである。ＣＰＵタイマー２９はテスト・モード制御回路２５に接続される。３０は信号線回路１０の活性化率を検知する活性化率検知回路である。３１は信号線回路１０が正常な期待値を出力したかを判定する比較回路である。比較回路３１はテスト・モード制御回路２５に接続される。

図１を参照して半導体集積回路１の動作を説明する。信号線回路１０が起動する前に、基板電圧が基板電圧制御回路２７から電圧レベル検出回路２１，２２の各ＭＯＳトランジスタの基板ＢＮ３，ＢＮ２，ＢＮ１，ＢＰ２に印加される。なお、基板電圧制御回路２７はさらに受信回路１３の基板電圧を制御してもよい。また、各ＮＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３のソースに０Ｖ，ＶＤＤ／２−Ｖｔ，ＶＤＤ−Ｖｔの電圧が印加される。また、ＰＭＯＳトランジスタＱＰ４のソースにＶＤＤ／２＋Ｖｔの電圧が印加される。ここで、ＶＤＤについては、信号線回路１０の信号電圧振幅幅が０ＶからＶＤＤまであると定義する。また、ＶｔはＭＯＳトランジスタの閾値であり、３００ｍＶになるように基板電圧制御回路２７から基板電圧が印加される。また、信号線回路１０中の信号線が活性化される前に、電圧レベル検出回路２１，２２のクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、一度“Ｈ”レベルから“Ｌ”レベルに遷移した後、“Ｈ”レベルになっており、出力線ＯＵＴ１，ＯＵＴ２，ＯＵＴ３は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３のソースに供給された電圧値になっている。また、出力線ＯＵＴ４は、ＮＭＯＳトランジスタＱＮ４のソースに供給された電圧値になっている。その後ある時間を経て、信号線回路１０の信号線が０ＶからＶＤＤに遷移する。その時、出力線ＯＵＴ１から出力線ＯＵＴ３の順番で“Ｈ”レベルから“Ｌ”レベルに遷移する。ここで、信号線回路１０の信号線が、ＶＤＤまで遷移する期間中に、一度ＶＤＤ／２以下に遷移したのち、次いでＶＤＤまで遷移すると、出力線ＯＵＴ４は“Ｌ”レベルから“Ｈ”レベルに遷移する。これが逆遷移検出である。出力線ＯＵＴ１〜ＯＵＴ４が“Ｈ”レベルから“Ｌ”レベルに遷移する時間を遷移時間検出回路２３Ａで計測し、その時間情報を遷移時間調整回路２４に供給する。遷移時間調整回路２４は、供給されるその時間情報と事前に定義しておいた信号遷移時間の情報とを比較し、実際の信号線の遷移時間情報が予め定義しておいた遷移時間情報と異なる場合、信号線回路１０の各構成素子の値を調整する。

以上のように本実施の形態によれば、信号線の信号波形の傾きを精度良く検出できる。さらに、意図しない波形の逆遷移などの異常も検出できる。

次に上記をさらに具体化した構成について説明する。図２は、電圧レベル検出回路２１の詳細である。ＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３の電源は、電圧供給回路２１Ａから供給される。電圧供給回路２１Ａは、電源と接地の間に接続された抵抗の各節の電圧が基準電圧値として入力される複数の増幅器１を有する。増幅器１は、増幅器１の出力電圧値が、基準電圧値へと補正されるようなフィードバック構成を有する。電圧供給回路２１Ａの各増幅器１から各電源電圧値がＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３の電源に供給される。ここで本実施形態においては、各々のＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２，ＱＮ３のソース電位と、基板電位やクロックとは個別に制御することが可能となっている。

図３は、基板電圧値ＢＰ１，ＢＮ１，ＢＰ２，ＢＮ２，ＢＰ３，ＢＮ３の供給方法の詳細であり、電圧レベル検出回路２１のうち増幅器と抵抗を除く３つのＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３と３つのＮＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３の物理レイアウト図を示している。ＮＷＥＬＬ上にＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３が、ＰＷＥＬＬ上にＮＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３が配置されている。これら６つのＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２，ＱＮ３のソースは、それぞれ、別々の配線に接続されており、順にＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＳＳ１，ＶＳＳ２，ＶＳＳ３の電位が供給される。ＰＭＯＳトランジスタＱＰ１のドレインとＮＭＯＳトランジスタＱＮ１のドレインとは共通に接続されている。同様に、ＰＭＯＳトランジスタＱＰ２のドレインとＮＭＯＳトランジスタＱＮ２のドレインとは共通に接続されている。同様に、ＰＭＯＳトランジスタＱＰ３のドレインとＮＭＯＳトランジスタＱＮ３のドレインとは共通に接続されている。各ＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２，ＱＮ３のドレインは、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の配線を介して外部に出力される。また、ＮＷＥＬＬに基板タップＢＰ１１，ＢＰ１２，ＢＰ２１，ＢＰ２３，ＢＰ３１、ＰＷＥＬＬ上に基板タップＢＮ１１，ＢＮ１２，ＢＮ２１，ＢＮ２３，ＢＮ３１が設けられる。それぞれの基板タップの基板電圧値は、本実施形態では、ＢＰ１１＝１Ｖ、 ＢＰ１２＝１．２Ｖ、ＢＰ２１＝１．２Ｖ、ＢＰ２３＝１．４Ｖ、ＢＰ３１＝２Ｖ、ＢＮ１１＝−１Ｖ、ＢＮ１２＝−０．８Ｖ、ＢＮ２１＝−０．８Ｖ、ＢＮ２３＝−０．６Ｖ、ＢＮ３１＝０が供給される。各ＭＯＳトランジスタの基板電圧値の設定に関しては、例えば、基板タップＢＰ１１，ＢＰ１２の電圧値の抵抗分割による中間電圧値が、ＰＭＯＳトランジスタＱＰ１の基板電圧値となる。仮にＰＭＯＳトランジスタＱＰ１の閾値特性が、トランジスタの形状やチャンネル領域の注入濃度のばらつきによって、ＰＭＯＳトランジスタＱＰ２，ＱＰ３と異なっていても、基板タップＢＰ１１の電圧を調整することによって、ＰＭＯＳトランジスタＱＰ２、ＱＰ３と同様な値となるようにＰＭＯＳのトランジスタＱＰ１の閾値を変更することが可能となる。つまり、トランジスタのランダムな特性ばらつきに関して特性補正することが可能である。更に、図３の物理レイアウト配置は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３を形成する各ＮＷＥＬＬ，ＰＷＥＬＬを分離せずに基板電圧を調整可能にできるところに特徴がある。つまり、従来は異なる基板電位をＭＯＳトランジスタに供給する場合、その電位供給は、ＷＥＬＬを分離することによって行われていた。その場合、各ＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３を形成する各々ＮＷＥＬＬ，ＰＷＥＬＬを分離するレイアウト配置が必要となる結果、ＷＥＬＬを分離させる間隔が生じて面積オーバーヘッドが生じる。しかしながら、図３に示す本実施の形態の物理レイアウト配置では、ＷＥＬＬを分離させる間隔が生じないので、レイアウト面積削減が可能となる。なお、図３では、ＰＭＯＳトランジスタＱＰ１，ＱＰ２間の基板タップは、各ＷＥＬＬで２個ずつ配置しているが、トランジスタ特性補正の精度を粗くする場合は、１個でも良い。また、このようなレイアウトは電圧レベル検出回路２１においてのみではなく、異なる基板電位をＭＯＳトランジスタに供給したい場合には有効である。

図４は、半導体集積回路１の詳細図面であり、機能回路２６としてプロセッサとメモリ制御部が存在する場合に、その間で信号をやり取りするデータバスに本発明を適用した例である。メモリ制御部は、ＰＡＤを介して、外部とデータをやりとりする。外部とメモリ制御部のデータのやりとりは、ＤＤＲや通常のＣＭＯＳ伝送など様々なインターフェース仕様が考えられる。メモリ制御部は、プロセッサＡ，プロセッサＢ，プロセッサＣとの間で信号線回路１０を介してデータ通信を行う。各プロセッサとメモリ制御部との間の信号線回路１０は、図面で示したようなバス幅（３２ビット，６４ビット，１２８ビット等）で構成される。また、プロセッサＣとメモリ制御部との間ではデータ転送クロックαをデータ線と併走して設けてクロック同期でデータ転送を行う。データ転送クロック線とデータ線を併走させると、配線遅延などがほぼ同じになるので、クロック信号線とデータ線とを併走させない場合より、配線データ通信がより実現し易い。

図５は、本発明を複数のチップにまたがって実装した電子装置１Ｄの詳細の一例である。チップ１は、チップ２，３，４と信号線回路１０を介してデータ通信をする。信号線回路１０内の各電圧レベル検出回路２１，２２は、各々のチップに形成されている。なお、信号線を囲む周りの材質は、シリコンなどの半導体であっても良いし、何も設けられていなくても良い。

図６は、信号線回路１０と機能回路２６との間の接続の一例を示した詳細図である。機能回路２６はフリップフロップＦＦによってデータを受信している。その他の構成については例えばプロセッサでもメモリ制御部でも良く、特に限定はしない。受信回路１３は、カウンター１Ｅ１，カウンター１Ｅ２，レジスタＲＥＧ［１：４］，セレクター回路１Ｅ３を備える。レジスタＲＥＧ［１：４］はデータ線からデータが入力され、カウンター１Ｅ１からの出力信号によって制御される。すなわちカウンター１Ｅ１から４本の出力信号が出力され、その４本のうち一本がイネーブルとなり、そのイネーブルになっているレジスタＲＥＧのデータだけが取り込まれる。各レジスタＲＥＧ［１：４］の出力は、カウンター１Ｅ２からの出力信号を制御信号とするセレクター回路１Ｅ３で４個のうち１個のデータが選択され、機能ブロック２６中のフリップフロップＦＦにデータが取り込まれる。データ転送クロックαは、カウンター１Ｅ１をインクリメントする。

仮に、設計時、レジスタＲＥＧ［１：４］のうち、２個しか使用しておらず、この状態でデータ転送クロックαによって、カウンター１Ｅ１は、１から２までカウントし、データは、各レジスタＲＥＧ［１：２］までに入力されるように設定してあると仮定する。さらには、機能回路２６のクロックβでカウントされるカウンター１Ｅ２も、１から２までのデータを選択できるように設定してあると仮定する。そうした場合に、製造後、データ到着時間と機能回路２６のクロックβの立ち上がりエッジ到着時間の遅延との間の差が大きくなると、受信回路１３の出力期待値が異なってしまう。その際のタイミングチャートを図７に示す。なお、機能回路２６のクロックβとして、データ転送クロックαを用いても良い。この図において、横軸は時間であり、縦軸は、データ転送クロックα、機能ブロッククロック、信号線のデータがどのサイクルのデータ転送クロックαで転送されたかがわかるサイクル数、カウンター１Ｅ１のカウント値（１０進）、各レジスタの出力がどのサイクルのデータ転送クロックαで転送されたかがわかるサイクル数、カウンター２Ｅ２のカウント値、および機能回路２６のフリップフロップの出力値がどのサイクルのデータ転送クロックαで転送されたかがわかるサイクル数をそれぞれ示す。この場合、レイテンシー（クロック周期の倍数）は３である。ＣＭＰ．１３１にて出力された結果をモード制御回路２５に伝達し、モード制御回路２５から遅延時間調整回路２４にて、信号線回路１０の送信回路を高速にする。次以降のサイクルでも出力期待値が異なる場合は、ＴＣ［２］にてカウンター２Ｅ２のカウント値を１個ずらすことによりレイテンシー（クロック周期の倍数）は、２だけで、信号線データは確実に機能回路２６に伝送できる。なお、図７は、カウント数変更とかかれた箇所の各ノードのタイミングチャートである。

また、［（データ転送クロックαの立ち上がりエッジと機能回路２６のクロックβの立ち上がりエッジの遅延差）＋データ転送時間］方が、［（データ転送のレイテンシー：クロック周期の倍数）−（レジスタの数Ｍ−１）×クロック周期］より小さい場合のタイミングチャートを図８に示す。横軸は時間であり、縦軸は、データ転送クロックα、機能ブロッククロック、信号線のデータがどのサイクルのデータ転送クロックαで転送されたかがわかるサイクル数、カウンター１Ｅ１のカウント値（１０進）、各レジスタの出力がどのサイクルのデータ転送クロックαで転送されたかがわかるサイクル数、カウンター２Ｅ２のカウント値、および機能回路２６のフリップフロップの出力値がどのサイクルのデータ転送クロックαで転送されたかがわかるサイクル数をそれぞれ示す。

ＴＣ［１］にてレジスタＲＥＧ［１：４］の使用数を１つ増やす。データ転送クロックαの立ち上がりエッジと機能回路２６のクロックβの立ち上がりエッジの遅延差は、位相比較器１Ｅ５にて検出され、データ転送時間は、電圧レベル検出回路２１及び２２でデータが、ＶＤＤ／２に遷移した時間差で求められる。

また、ＴＣ［１］にてレジスタＲＥＧ［１：４］の使用数を１つ増やすと同時にカウンター１Ｅ２も同様にＴＣ［１］にてカウント値を増加させ、ＴＣ［２］にてカウント値を１つづらし、ＲＥＧ［１：３］の取り込んだデータが、選択できるようにセレクター回路１Ｅ３を制御する。このような構成をとることにより、データ転送クロックαの遅延とデータ到着時間及び機能回路２６のクロックβの遅延が、設計時より大きく異なった場合でも、レジスタＲＥＧ［１：Ｍ］の使用数を可変に調整でき、レイテンシー（クロック周期の倍数）は、２だけで、データ通信を安定して動作させることが可能となる。なお、データ転送クロックαは、図４のメモリ制御部から転送されてもよいし、半導体集積回路１内のクロック生成回路から転送されてもよい。

図９は、図６で示した例の別の回路図である。電圧レベル検出回路２２と受信回路１３と期待値比較回路３１とをより簡易に実現した例である。図９では電圧レベル検出回路２２は、３つの差動回路１ＥＣ１から構成される。各々の差動回路１ＥＣ１は、図１０Ａ、図１０Ｂで示す回路構成を有する。差動回路１ＥＣ１は、クロック１１，１２，１３に同期して入力信号電圧値と各参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３との差分を増幅する。図１０Ａと図１０Ｂとの差異は、え差動ペアトランジスタがＰＭＯＳトランジスタで構成されているか、ＮＭＯＳトランジスタで構成されているかの違いである。また図９の受信回路１３は、３つのレジスタで構成され、各差動回路１ＥＣ１の出力がそれぞれのレジスタのデータ入力端子に接続される。比較回路３１は、３つの差動回路１ＥＣ１の出力が一致しているかどうかを判定する３入力ＥＸＯＲとｃｌｋ２で同期するフリップフロップで構成されている。

クロックｃｌｋ１１，ｃｌｋ１２，ｃｌｋ１３は、あらかじめ設定された遅延値からなり、これらのクロックｃｌｋ１１，ｃｌｋ１２，ｃｌｋ１３には、例えば、１０ｐｓｅｃの遅延差が設定されている。参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆは、異なる電圧値が設定されており、例えば、Ｖｒｅｆ１＝０．４Ｖ，Ｖｒｅｆ２＝０．５Ｖ，Ｖｒｅｆ３＝０．６Ｖのように電位差を有する。もし、信号線の波形の傾きが、基準の波形の傾き値［Ｖ／ｓｅｃ］を満たしているならば、すべての図１０Ａの差動回路はＨを出力する。比較回路３１では、Ｈをフリップフロップのデータに取り込む。信号線の立下りの波形の傾きを検出する回路は、クロックｃｌｋ１３，ｃｌｋ１２，ｃｌｋ１１の順に遅延値が設定されている回路で実現できる。また、比較回路３１も同構成で実現できる。このような構成をとることにより、電圧レベル検出回路２２と受信回路１３のデータ保持回路を兼用でき、小面積かつ低消費電力化が実現可能となる。

なお、図１０Ａ，図１０Ｂで示した差動ペアトランジスタを、図１１Ａ，図１１Ｂで示したようなレイアウトで構成することにより、差動ペアトランジスタのオフセット（閾値差）が削減可能となる。それは、例えば、図１１Ａの基板タップＶＢＰ１１，ＶＢＰ１２で設定されるように基板電圧値に差をつけることにより、ＮＷＥＬＬ抵抗に電位差が発生して差動ペアトランジスタの基板電圧が変わり、閾値をそろえることが可能であるからである。例えば、差動ペアトランジスタの閾値にばらつきがない場合には基板タップＶＢＰ１１とＶＢＰ１２に同一の電位を設定すればオフセットは生じない。一方で差動ペアトランジスタの閾値にばらつきがある場合にはＶＢＰ１１とＶＢＰ１２とに異なる電位を設定する。そうすると、差動ペアトランジスタと基板タップとの位置関係によって各々のトランジスタの基板電位を微妙に調整することができる。すなわち、閾値を調整することができる。差動ペアトランジスタのオフセットが改善されることにより、より高精度な電圧値比較が可能となる。

次に遷移時間調整回路２４の様々の例について説明する。遷移時間調整回路２４は何れも遷移時間検出回路２３によって検出された遷移時間に応じて、信号線回路１０の特性を変化させて信号線の波形を調整するものである。そのためには遷移時間検出回路２３で検出された遷移時間に基づいて信号線回路１０の特性を変化させるための制御信号を生成する必要があるが、その構成については当業者であれば、比較回路、カウンター、フリップフロップを用いて容易に構成することができるため図示はしない。

図１２に、遷移時間調整回路２４の一例である遷移時間調整回路２４Ａを示す。遷移時間調整回路２４Ａは信号線のインダクタンス値を調整する。これにより遷移時間調整回路２４Ａは、信号線のインダクタンス成分に相互干渉するように信号線回路１０への接続ポイントＴｃに電流を流して、そのインダクタンスを調整する。電流値は遷移時間検出回路２３によって検出される遷移時間に応じて決定される。

図１３に、遷移時間調整回路２４の他の例である遷移時間調整回路２４Ｂを示す。遷移時間調整回路２４Ｂは信号線の容量を調整する。これにより遷移時間調整回路２４Ｂは、信号線に平行に走らせた配線に、遷移時間検出回路２３で検出される遷移時間に応じて、同位相の遷移もしくは逆位相の遷移となる波形遷移を生じさせる。これにより、遷移時間調整回路２４Ｂは、配線に生じさせる遷移の向きと振幅とを調整することによって信号線の容量を調整できる。

図１４に、遷移時間調整回路２４の他の例である遷移時間調整回路２４Ｃを示す。遷移時間調整回路２４Ｃは、信号線において受信回路１３に対する終端抵抗として機能する抵抗の値を調整する。遷移時間調整回路２４Ｃは、遷移時間検出回路２３で検出される遷移時間に応じてＮＭＯＳトランジスタのゲート電圧を調整することによって、信号線の終端抵抗を調整できる。

図１５に、遷移時間調整回路２４の他の例である遷移時間調整回路２４Ｄを示す。遷移時間調整回路２４Ｄは、信号線における送信回路１１のドライブ能力調整器を制御する。送信側ドライブ能力調整器は、送信側ドライブを構成するＭＯＳトランジスタの並列度数、ソースの電源電圧値、並びに基板の電圧値や、同じく送信側ドライブを構成する抵抗値などを制御する。なお、図１における増幅回路１２のドライブ能力を、遷移時間調整回路２４Ｄによって制御してもよい。そうすれば、より一層の高精度化が図れる。

図１６にドライブ能力と終端抵抗とを同時に制御する遷移時間調整回路２４の一例を示す。５Ａは終端抵抗回路とドライブ能力調整回路を兼用した回路であり遷移時間調整回路２４に相当する。回路５Ａでは可変抵抗５Ｂと可変インバータ５Ｂ１が並列に接続され、信号線５Ｂ１Ｉ，５Ｂ１Ｏはそれぞれ、差動回路に入力されている。遷移時間検出回路２３の検出結果に応じて、端子Ｅｎ２［１：２］，Ｅｐ［１：２］に入力する値を変化させることにより可変インバータ５Ｂ１のドライブ能力を可変にできる。

図１７は、図１６の可変抵抗５Ｂの詳細図面である。可変抵抗５Ｂは、３つのトランスファーゲートＴｒａｎｓ５Ｂ１，Ｔｒａｎｓ５Ｂ２，Ｔｒａｎｓ５Ｂ３から構成されている。各トランスファーゲートＴｒａｎｓ５Ｂ１，Ｔｒａｎｓ５Ｂ２，Ｔｒａｎｓ５Ｂ３は、ＰＭＯＳトランジスタやＮＭＯＳトランジスタから構成される。トランスファーゲートＴｒａｎｓ５Ｂ１，Ｔｒａｎｓ５Ｂ２，Ｔｒａｎｓ５Ｂ３で構成された３つの抵抗を調整するゲート電圧調整端子ＥＮ１［１：３］，ＥＰ１［１：３］と、基板電圧端子ＢＰ１［１：３］，ＢＮ１［１：３］に入力される値とが遷移時間検出回路２３の検出結果に応じて調整されることで、可変抵抗５Ｂの抵抗値を制御することができる。ゲート電圧調整端子ＥＮ１［１：３］，ＥＰ１［１：３］と基板電圧端子ＢＰ１［１：３］，ＢＮ１［１：３］の各端子の電圧は、アナログ値をもつ。これらの端子は、信号線５Ｂ１Ｉ，５Ｂ１Ｏの電圧差が大きくなるように調整される。これは、電圧レベル検出回路２２で得た信号波形情報と受信回路１３の期待値によって、データが所望のクロック周波数で伝送できるようにするためである。すなわち、高速にデータ（ギガヘルツオーダー）を転送する際には、可変抵抗５Ｂは、数ｋオームになるように設定される。低速にデータ（ギガヘルツオーダー以下）を転送する際には、可変抵抗５Ｂの抵抗値を調整するゲート電圧調整端子ＥＮ１［１：３］は０Ｖ、ゲート電圧調整端子ＥＰ１［１：３］は電源電圧値に設定される。

これにより、低速データを転送する際、信号線５Ｂ１Ｉを終端抵抗に接続することなく、開放端とすることができるので、終端抵抗部で発生するＤＣ電流を遮断することができるので、消費電力の削減を図ることができる。更に、高速データ転送方式と低速データ転送方式が異なる場合（この例では、高速では、電流モード方式、低速では、電圧モード方式）でも、両方式でこの構成を兼用することができる。

図１８は、受信回路１３の差動信号に終端抵抗回路５Ａを使用する場合であり、信号線対５Ｂ１Ｉ，５Ｂ１ＩＢに図１６で示した可変終端回路が接続された例である。終端抵抗５Ａ’では、別の制御信号が接続できるので、信号線対５Ｂ１Ｉ，５Ｂ１ＩＢの波形の傾きに応じて、各々の終端抵抗回路５Ａ，５Ａ’の抵抗値を調整できる。

図１９は、受信回路１３の差動信号線対５Ｂ１Ｉ，５Ｂ１ＩＢに可変抵抗５Ｂが接続された例である。遷移時間検出回路２３の検出結果に応じて、トランスファーゲートにおける３つの抵抗を調整するゲート電圧調整端子ＥＮ１［１：３］ ＥＰ１［１：３］の値と基板電圧端子ＢＰ１［１：３］，ＢＮ１［１：３］の値とが調整される。これによって、信号線対５Ｂ１Ｉ，５Ｂ１ＩＢの波形の傾きに応じて、可変抵抗５Ｂの抵抗値を調整できる。

図２０は、図１の送信回路１１の詳細を示した図面である。送信前のデータＤ１は、フリップフロップ５Ｅ１のデータ入力部、ロジック５Ｅ２のＡ端子、遷移時間調整回路２４の入力端子に接続されている。また、ロジック５Ｅ２のＢ端子は、フリップフロップ５Ｅ１の出力端子Ｑに接続されており、ロジック５Ｅの真理値表は、図２０に示したようになっており、ＡとＢ入力端子が同じ場合は、遷移時間調整回路２４にデータを送信せず、２４はデータ出力しない。ＡとＢ入力端子が異なる場合は、遷移時間調整回路２４にデータを送信し、遷移時間調整回路２４はデータ出力する。遷移時間調整回路２４Ａは、常にデータＤ１を伝送する。このような構成により、信号線のデータパターンによって、信号線の電圧振幅と電流能力の調整が可能となる。また、遷移時間調整回路２４，２４Ａは、図１の端子Ｔｃからの制御信号ＥＢ１、ＥＢ２によって、出力電圧値を調整する。これらにより、データパターンに応じて送信回路１１の信号線の傾きが可変にすることが可能となる。つまり、データ転送時間が可変になることにより、信号線の周波数変調ができるので、より高速伝送が可能となる。

図２１は、図１の送信回路１１の別の詳細回路を示した図面である。送信前のデータＤ１は、フリップフロップ５Ｅ３のデータ入力部とスイッチ５Ｆ２の端子とに接続されている。また、送信クロックｃｌｋは、ｄｕｔｙ補正５Ｆ１とフリップフロップ５Ｅ３のクロック端子に入力されており、スイッチ５Ｆ２は、ｄｕｔｙ補正５Ｆ１からのクロックＣＬＫＡで切り替え制御をおこないクロックＣＬＫＡがＨ期間は、Ｄ１の入力を伝達し、クロックＣＬＫＡがＬ期間は、フリップフロップ５Ｅ３の反転出力ＱＢを伝達する。スイッチ５Ｆ２のもう一方の端子は、遷移時間調整回路２４に入力される。ｄｕｔｙ補正５Ｆ１は、図１の端子Ｔｃからの制御信号ＥＡによってクロックＣＬＫＡのＤｕｔｙ比率（Ｈ期間とＬ期間の比率）を調整する。また、遷移時間調整回路２４は、遷移時間検出回路２３から出力される制御信号ＥＢによって、出力電圧値を調整する。これらにより、送信回路１１の信号線の傾きを可変にすることが可能となる。つまり、データ転送時間が可変になることにより、信号線の周波数変調ができるので、より高速伝送が可能となる。

図２２にタイミングチャートを示す。横軸は時間であり、縦軸はクロックＣＬＫＡとＤ１フリップフロップ５Ｅ３の反転出力ＱＢと遷移時間調整回路２４の出力Ｏとを示す。遷移時間調整回路２４の出力Ｏの周波数は、Ｄ１のデータパターンやクロックＣＬＫＡのＤｕｔｙ比によって異なる。

なお、図１６〜図２１の例においては、遷移時間調整回路２４は信号線回路１０内に組み込まれた構成となっている。

図２３に、遷移時間調整回路２４の他の例である遷移時間調整回路２４Ｅを示す。遷移時間調整回路２４Ｅは、信号線における受信回路１３の感度を調整し、さらには、差動回路の電流源のゲート電極Ｇのバイアス電圧値を調整する。なお、信号線回路１０の増幅回路１２を同様の調整方法で遷移時間調整回路２４Ｅによって調整してもよい。そうすれば、尚一層の効果を発揮することができる。

また、図２３の受信回路１３における信号線がゲートに接続されている２つのＭＯＳトランジスタは、図３及び図１１で詳述したレイアウトで各ＭＯＳトランジスタの基板電圧を調整できる。これにより、差動ペアのトランジスタのばらつきを補正することができる。この補正に関しては、受信回路からの出力をＣＭＰ３１に入力し、入力する受信回路の出力が期待値と異なれば、モード制御回路２５から遷移時間調整回路２４を介して、ＴＣを制御する。ここでいうＴＣを制御するとは、差動ペアトランジスタの両端にある基板コンタクトの電圧値の制御を行うことである。

図２４は、増幅回路１２の詳細図面である。差動信号線対５Ｂ１Ｉ、５Ｂ１ＩＢにクロスカップル接続されたＮＭＯＳ対とＮＭＯＳのソース部にＰＭＯＳのゲート容量と可変抵抗６Ａ１が接続されている。この可変抵抗６Ａ１は、遷移時間検出回路２３の検出結果に応じて制御される。これにより、増幅回路１２のインピーダンスを可変にすることが可能となる。

図２５は、増幅回路１２の別の詳細図面である。Ｅ２［１：２］がゲートに接続されたＮＭＯＳトランジスタのドレインに差動信号線対５Ｂ１Ｉ，５Ｂ１ＩＢが接続され、同一のＮＭＯＳトランジスタのソースにクロスカップル接続されたＮＭＯＳのドレインが接続されている。この可変抵抗６Ａ１は、遷移時間検出回路２３の検出結果に応じて制御される。また、遷移時間検出回路２３の検出結果に応じてＥ１［１：２］，Ｅ２［１：２］も制御され、より増幅回路１２のインピーダンスを可変にすることが可能となる。これによって遷移時間が調整される。また、低速伝送の際には、Ｅ１［１：２］，Ｅ２［１：２］の電位を０にすることにより、通常のＣＭＯＳインターフェースが実現され、消費電力の削減を図ることができる。

図２６は、電圧レベル検知回路２１によって直接増幅回路１２を補正する例である。この電圧レベル検知回路２１は、図９と同じであり、各クロックｃｌｋ１１，ｃｌｋ１２，ｃｌｋ１３や基準電圧ｖｒｅｆ１，ｖｒｅｆ２，ｖｒｅｆ３は同じ方法で設定されている。電圧レベル検知回路２１の各増幅回路１Ｅ１Ｃ１の出力ＯＵＴ［３：１］が、増幅回路１２の各ＰＭＯＳトランジスタのゲートに接続されている。この構成により信号線がＬレベルからＨレベルに遷移する際において、信号線の電位レベルがある時間内に到達していない場合には、増幅回路１２のＰＭＯＳトランジスタによって電流が増幅される。なお、信号線がＨレベルからＬレベルに遷移する際も同様な方法で実現可能であり、容易に推定できるものである。なお、この方法は、送信回路１１や受信回路１３でも適用可能である。

図２７に、遷移時間調整回路２４の他の例である遷移時間調整回路２４Ｆを示す。遷移時間調整回路２４Ｆは、信号線の抵抗値を調整する。具体的には、遷移時間調整回路２４Ｆは、並列に接続された抵抗の接続個数をスイッチにより調整することにより、上記抵抗値と調整する。なお、遷移時間調整回路２４Ｆによって信号線の抵抗値と容量値との両方を調整すれば、調整幅が広く、信号線の遷移を精度良く補正できる。

図２８に、遷移時間検出回路２３の一例である遷移時間検出回路２３Ａを示す。遷移時間検出回路２３Ａは、位相の異なるクロックを生成する位相シフトクロック生成回路３５と、位相の異なるクロックで電圧レベル検知回路２１，２２の情報を保持するフリップフロップ３２と、フリップフロップ３２からの情報を期待値と比較する比較器３３と、カウンター３４とを備える。遷移時間検出回路２３Ａは、位相差が小さなクロックから順に生成させ、期待値と一致した時の時間情報を出力する。

すなわち、図２８は、図１の電圧レベル検出回路２１のうち、ＱＰ１のみを使用した場合の例であり、最初のクロックがフリップフロップ３２に入力される前に、あらかじめ、ＮＭＯＳトランジスタＱＮ１のソース電圧を接地に設定する。ＰＭＯＳトランジスタＱＰ１のソース電圧をＶＤＤ／２に設定する。その状態で信号線を立ち上がらせ、クロックをフリップフロップ３２に入力し、そのフリップフロップ３２の出力Ｑを比較器３３で期待値と比較し、期待値と一致すれば、カウンター３４をデクリメントさせ、位相シフトクロック生成回路３５にて規定のクロック位相差分だけクロックをマイナスシフトできる状態にする。更に、位相シフトクロック生成回路３５にて規定のクロック位相差分だけクロックをマイナスシフトし、期待値と不一致するまでこの動作を繰り返す。不一致がでる寸前の状態値をカウンター３４に保持しておく。この値をＴ１とする。

次にあらかじめ、ＮＭＯＳトランジスタＱＮ１のソース電圧をＶＤＤ／２−Ｖｔに設定する。ＰＭＯＳトランジスタＱＰ１のソース電圧をＶＤＤ−Ｖｔに設定する。その状態で信号線を立ち上がらせ、クロックをフリップフロップ３２に入力し、そのフリップフロップ３２の出力Ｑを比較器３３で期待値と比較し、期待値と一致すれば、カウンター３４をデンクリメントさせる。この動作を期待値と不一致するまで繰り返す。そして不一致がでる寸前の状態値をカウンター３４に保持しておく。この値をＴ２とする。

更に、あらかじめ、ＮＭＯＳトランジスタＱＮ１のソース電圧をＶＤＤ−Ｖｔに設定する。ＰＭＯＳトランジスタＱＰ１のソース電圧を３ＶＤＤ／２−Ｖｔに設定する。その状態で信号線を立ち上がらせ、クロックをフリップフロップ３２に入力し、そのフリップフロップ３２の出力Ｑを比較器３３で期待値と比較し、期待値と一致すれば、カウンター３４をデンクリメントさせる。この動作を期待値と不一致するまで繰り返す。そして不一致がでる寸前状態値をカウンターに保持しておく。この値をＴ３とする。

遷移時間調整回路２４は、これら、Ｔ１、Ｔ２、Ｔ３の値がカウンター３４から入力される。Ｔ２−Ｔ１の差は、信号線が０Ｖ−＞ＶＤＤ／２までの波形の傾きの値、Ｔ３−Ｔ２の差は信号線がＶＤＤ／２＞ＶＤＤまでの波形の傾きの値、Ｔ３−Ｔ１の差は信号線が０−＞ＶＤＤまでのおおよその波形の傾きの値である。これらの値が小さい場合、信号線の波形を緩やかになるように、遷移時間調整回路２４にてＴＣを制御し、この値が大きい場合は、信号線の波形を急峻になるように、遷移時間調整回路２４にてＴＣを制御する。更に上記一連で説明した動作を繰り返し、信号波形の傾きが所望の値になるようにする。

なお、精度を粗く、ある波形の傾き以下で良い場合には、電圧レベル検出回路２１のＭＯＳトランジスタＱＰ１，ＱＮ１を各電源値に設定した後、信号線を立ち上がらせ、フリップフロップ３２の出力Ｑの値が期待値と一致すれば、特にカウンター３４をデクリメントさせず、次の動作へ移動する。逆に、フリップフロップ３２の出力Ｑが期待値と異なっていれば、信号線の波形を急峻になるように、遷移時間調整回路２４にてＴｃを制御する。また、低振幅の波形を検出する場合は、電圧レベル検出回路２１の供給電圧を調整する。

図２９に、遷移時間検出回路２３の例である遷移時間検出回路２３Ｂを示す。遷移時間検出回路２３Ｂは、位相の異なるクロックを生成する位相シフトクロック生成回路３５と、位相の異なるクロックで電圧レベル検知回路２１，２２の出力を保持するフリップフロップ３２，３２と、フリップフロップ３２，３２の出力と期待値とを比較する比較器３３，３３と、演算器３６とを備える。この構成によれば、位相差が小さなクロックを、位相差の小さい順に生成させたうえで、比較器３３，３３の期待値とフリップフロップ３２，３２の出力とが一致した時点における位相値の差分を演算器３６で演算して、その演算結果を出力する。

すなわち、図２９は、図１の遷移検出回路２１のうち、複数のＰＭＯＳトランジスタ、つまりＰＭＯＳトランジスタＱＰ１，ＱＰ２を使用した場合の例であり、図８で示した例より少ないクロック数で波形の傾きを検出することができる。あらかじめ、ＰＭＯＳトランジスタＱＰ１，ＱＰ２のソースに固定電位を印加しておき、その後、信号線を立ち上がらせ、位相シフトクロック生成回路３５では、各フリップフロップ３２，３２に様々な位相のクロックを供給する。そのフリップフロップ３２の出力Ｑを比較器３３でデータを比較し、その期待値比較結果を演算器３６にて演算し、両方の比較結果が期待値と一致すれば、位相シフトクロック生成回路３５にて各フリップフロップ３２に供給するクロックの位相差を規定のクロック位相差分を縮める状態にする。このような一連の動作を繰り返して、演算器３６において各期待値が異なる状態になると、その直前の位相差が信号線の波形の傾きであると判断する。これらの値が小さい場合、信号線の波形が緩やかになるように、遷移時間調整回路２４にてＴＣを制御し、この値が大きい場合は、信号線の波形を急峻になるように、遷移時間調整回路２４にてＴＣを制御する。なお、精度を粗く、ある波形の傾き以下で良い場合には、位相シフトクロック生成回路３５にて各フリップフロップ３２に供給するクロックの位相差を規定のクロック位相差分だけ生成し、演算器３６で期待値が異なっていれば、信号線の波形を急峻になるように、遷移時間調整回路２４にてＴＣを制御する簡易動作も可能である。

図３０は、位相シフトクロック生成回路３５からの位相の異なるクロックを出力する回路例である。まず、カウンターからの値をデコードして、Ｅ［１：Ｎ］の制御信号で、インバータＥ［１：Ｎ］の出力を切り替える。各インバータＥにおいて、ＮＭＯＳトランジスとＰＭＯＳトランジスとはトランジスタサイズが同じであるが、基板電圧ＢＮと基板電圧ＢＰとは互いに異なる。つまり、各インバータＥの遅延値は、基板電圧に応じて異なる。各インバータＥは、トランジスタ形状を同じにして、異なる遅延値が実現できるので、この構成では、微細化プロセスによるトランジスタばらつきの影響を受けにくい利点がある。

図３１は、各インバータＥ［１］，Ｅ［２］の出力位相差の中間値を生成させる回路例である。このような回路を用いることにより、より精度の高い位相シフトクロックが生成可能となる。

図３２は、位相シフトクロック生成回路３５からの位相の異なるクロックを出力する別の回路例である。図３０と異なるのは、インバータＥではなく、トライステートインバータＥ１である。カウンターからの値をデコードして、Ｅ［１：Ｎ］の制御信号で、トライステートインバータＥ１［１：Ｎ］の出力を切り替える。各トライステートインバータＥ１において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとはトランジスタサイズが同じであるが、基板電圧ＢＮと基板電圧ＢＰとは互いに異なる。

図３３は、図３１の回路のレイアウト図面である。各ＭＯＳトランジスタの基板タップを各トライステートインバータＥ１の両端におき、ＢＰ１，ＢＰ２，ＢＮ１，ＢＮ２に異なる電圧を印加する。ＢＮ１とＢＮ２間の基板抵抗によって、各ＭＯＳトランジスタの基板電圧は設定される。このようなレイアウト配置は、各ＮＷＥＬＬ，ＰＷＥＬＬを分離せずに基板電圧を調整可能にできるので、レイアウト面積の削減が可能となる。

なお、遷移時間検出回路２３は、電圧レベル検知回路２１，２２からの情報同士の電圧差分と基準電圧値とを比較しても良い。そうすれば、簡易な構成で、信号線の信号波形の傾きを精度良く検出できる。

なお、信号線は半導体集積回路１のクロック信号線であってもよい。そうすれば、クロックのスキューによる半導体集積回路１の動作周波数のオーバーヘッドを削減できる。

また、信号線はバスラインであってもよい。そうすれば、バスの高速伝送が可能となり、半導体集積回路１のバスのレイテンシー（伝送遅延）を削減することが可能になる。

また、比較回路３１が、受信回路１３における受信信号が期待値以外であることを検出する際にのみ、上述した本発明の信号補正処理を実行してもよい。そうすれば、必要なときのみ各機能要素が動作するので、低消費電力化が可能となる。この場合、期待値も補正して機能回路２６に伝達することが望ましい。

また、半導体集積回路１の出荷検査時に信号補正を実行し、記憶装置に各々の機能要素からの情報を格納してもよい。そうすれば、未然に歩留まりを低下させる信号波形の要因成分を救済することができる。

また、信号線の動作周波数が任意の値以上のときにのみ、上述した本発明の信号補正処理を実行してもよい。そうすれば、高速伝送でタイミングがクリティカルなときのみ本発明の補正されることになって、消費電力の削減を図ることが可能になる。

また、信号線の動作周波数が任意の値以下のときにのみ、上述した本発明の信号補正処理を実行してもよい。そうすれば、低速伝送でタイミング制約がぎりぎりまで遅延時間を調整することが可能になって、信号線の電圧振幅を低く抑えることができて、その分、さらに消費電力の削減を図ることが可能になる。

また、半導体集積回路１が出荷された後、ある任意の期間ごとに上述した本発明の信号補正処理を実行してもよい。そうすれば、信号線にかかわる各回路の経年劣化による信号波形の精度の劣化を補正することができる。この場合さらに、半導体集積回路の実使用期間において断続的に配置された任意の短期間のみ、上述した本発明の信号補正処理が実施されるので、その分、さらに、消費電力の削減を図ることが可能になる。

また、半導体集積回路１の温度が任意の値以上のときにのみ、上述した本発明の信号補正処理を実行してもよい。そうすれば、高温環境化で信号線の特性を劣化させる要因となる抵抗や、送信回路１１の影響によって生じる信号線の信号波形の傾きを精度良く検出することができる。また、ある温度未満では本発明の信号補正処理を停止させることにより、消費電力の削減を図ることが可能になる。

また、半導体集積回路１の温度が任意の値以下のときにのみ、上述した本発明の信号補正処理を実行してもよい。そうすれば、低温で信号線の特性を鋭敏にさせる要因となる抵抗や、送信回路１１の影響によって生じる信号線の信号波形の異常遷移を精度良く検出することができる。また、ある温度超では本発明の信号補正処理を停止させることにより、消費電力の削減を図ることが可能になる。

また、信号線の振幅電圧が任意の値以上のときにのみ、上述した本発明の信号補正処理を実行してもよい。そうすれば、高電圧で信号線の特性を鋭敏にさせる要因となる抵抗や、送信回路１１の影響によって生じる信号線の信号波形の異常遷移を精度良く検出することができる。また、ある電圧未満では本発明の信号補正処理を停止させることにより、消費電力の削減を図ることが可能になる。

また、信号線の振幅電圧が任意の値以下のときにのみ、上述した本発明の信号補正処理を実行してもよい。そうすれば、低電圧で信号線の特性を劣化させる要因となる抵抗や、送信回路１１の影響によって生じる信号線の信号波形の傾きを精度良く検出することができる。また、ある振幅電圧超では本発明の信号補正処理を停止させることにより、消費電力の削減を図ることが可能になる。さらには、送信回路や受信回路の電源ノイズからの影響を低減することができる。このような電源ノイズは本発明の信号補正処理を実行する回路を設けることに起因して増加する可能性がある。

また、信号線の活性化率が任意の値以上のときにのみ、本発明の信号補正処理を実行してもよい。そうすれば、信号線の信号波形の傾きを精度良く検出できる。さらに、ある活性化率未満では本発明の信号補正処理を停止させることにより、消費電力の低減を図ることが可能になる。

また、信号線にかかわる機能ブロックが動作を開始する際にのみ、本発明の信号補正処理を実行してもよい。そうすれば、必要がないときには、本発明の信号補正処理は停止状態となって、その分、消費電力の削減を図ることが可能になる。

また、本発明の信号補正処理を実現する各回路要素は、停止時、電源を遮断するのが好ましい。そうすれば、これら回路要素の電流リークがなくなって、その分、消費電力の削減が可能になる。

また、本発明の信号補正処理を実現する各回路要素は、停止時、検知した値を保持するのが好ましい。そうすれば、これら回路要素が停止している期間においても補正情報を遷移時間調整器に伝達することが可能になって、さらに遷移時間調整器の消費電力を削減することが可能になる。

また、半導体集積回路１の出荷検査時には、本発明の信号補正処理を実現する各設定電圧値や、出力線ＯＵＴ１などの情報をテスト・モード制御回路２５に伝達してここで期待値と事前に比較したうえで、その比較結果をＰＡＤを介して外部のテスト装置に伝達するのが好ましい。そうすれば、本発明の信号補正処理を実現する各回路要素の検査およびトリミング制御により、より精度の良い信号補正が可能となる。

また、本発明の信号補正処理によって受信回路１３を調整する場合には、遷移時間調整回路２４を、受信回路１３側に近い箇所に配置するのが好ましい。そうすれば、受信回路１３の補正命令を高速に伝達できる。また、信号線の面積オーバーヘッドを削減できて消費電力の削減を図ることが可能になる。

また、本発明の信号補正処理によって送信回路１４を調整する場合には、遷移時間調整回路２４を、送信回路１４側に近い箇所に配置するのが好ましい。そうすれば、送信回路１１の補正命令が高速に伝達できる。また、信号線の面積オーバーヘッドを削減できて消費電力の削減を図ることが可能になる。

また、本発明の信号補正処理を実行する各回路要素の電源電圧は、信号線の送受信回路１１，１３の電源電圧と共通にするのが好ましい。そうすれば、これら回路要素専用の電源ラインの面積オーバーヘッドを削減できて、物理配置設計の容易化が可能になる。

また、電圧レベル検知回路２１，２２の基板電圧は、機能ブロックに基板電圧を供給する基板電圧制御回路２７の出力電圧を使用するように構成するのが好ましい。これは、図３４に示すような回路構成である。図３４において、３７は定電流源、３８ａはＰＭＯＳによる基板電圧制御用のトランジスタ、３８ｂはＮＭＯＳによる基板電圧制御用のトランジスタ、３９は比較器、４０はＡ／Ｄ変換器、４１はＤ／Ａ変換器である。

基板電圧制御回路２７からの基板電圧ＢＰ，ＢＮをＡ／Ｄ変換器４０によりＡ／Ｄ変換し、さらに、Ｄ／Ａ変換器４１によりＤ／Ａ変換して各ＭＯＳトランジスタの基板電圧に変換する。これにより、これらの回路要素専用の基板電圧制御回路および基板信号線ラインの面積オーバーヘッドを削減できて、消費電力の削減が可能になる。

また、別の電圧レベル検出回路２１を図３５に示す。これらは、ＣＭＯＳトランジスタで構成されたオペアンプ回路で構成される。

本発明の半導体集積回路は、ＣＰＵを有する半導体チップとして有用である。また、そのチップを用いるチップセットなどでも適応できる。さらには、携帯電話やＩＣカードチップなどにも適応できる。また、本発明の半導体集積回路を搭載した電気製品は環境にやさしい特長を有する。

本発明の実施の形態における半導体集積回路の構成を示す回路図。 本発明の実施の形態における電圧レベル検出回路の詳細回路の例。 本発明の実施の形態における電圧レベル検出回路の電源、基板供給のレイアウト例。 本発明の実施の形態における半導体集積回路の例。 図５は本発明の実施の形態における電子装置の例。 本発明の実施の形態における信号線回路と機能回路との例。 本発明の実施の形態における信号線回路と機能回路のタイミングチャート。 本発明の実施の形態における信号線回路と機能回路のタイミングチャート。 本発明の実施の形態における信号線回路と電圧レベル検出回路と機能回路と比較回路の例。 本発明の実施の形態における差動増幅回路の第１例。 本発明の実施の形態における差動増幅回路の第２例。 本発明の実施の形態における差動増幅回路のレイアウトの第１例。 本発明の実施の形態における差動増幅回路のレイアウトの第２例。 本発明の実施の形態における、信号線のインダクタンスを調整可能な遷移時間調整回路の例を示す回路図。 本発明の実施の形態における、信号線の容量を調整可能な遷移時間調整回路の例を示す回路図。 本発明の実施の形態における、信号線の終端抵抗を調整可能な遷移時間調整回路の例を示す回路図。 本発明の実施の形態における、信号線の送信回路のドライブ能力を調整可能な遷移時間調整回路の例を示す回路図。 本発明の実施の形態における受信回路の例。 本発明の実施の形態における受信回路の例。 本発明の実施の形態における受信回路の例。 本発明の実施の形態における受信回路の例。 本発明の実施の形態における送信回路の例。 本発明の実施の形態における送信回路の例。 本発明の実施の形態における送信回路のタイミングチャート。 本発明の実施の形態における、信号線の受信回路の感度を調整可能な遷移時間調整回路の例を示す回路図。 本発明の実施の形態における増幅回路の例。 本発明の実施の形態における増幅回路の例。 本発明の実施の形態における電圧レベル検知回路が直接、増幅回路を補正する例。 本発明の実施の形態における、信号線の抵抗を調整可能な遷移時間調整回路の例を示す回路図。 本発明の実施の形態における遷移時間検出回路の例を示す回路図。 本発明の実施の形態における遷移時間検出回路の別の例を示す回路図。 本発明の実施の形態における位相シフトクロック生成回路の例。 本発明の実施の形態における位相シフトクロック生成回路の例。 本発明の実施の形態における位相シフトクロック生成回路の例。 本発明の実施の形態における位相シフトクロック生成回路のレイアウト例。 本発明の実施の形態における基板電圧制御回路の例を示す回路図。 本発明の実施の形態における電圧レベル検出回路の別の例を示す回路図。

符号の説明

１ 半導体集積回路
１０ 信号線回路
１１ 送信回路（送信部）
１２ 増幅回路（増幅部）
１３ 受信回路（受信部）
２１，２２ 電圧レベル検出回路（電圧レベル検知器）
２３ 遷移時間検出回路（遷移時間検出器）
２４ 遷移時間調整回路（遷移時間調整器）
２５ テスト・モード制御回路
２５ａ テスト回路
２５ｂ モード制御回路
２６ 機能回路
２７ 基板電圧制御回路
２８ 検知回路
２９ ＣＰＵタイマー
３０ 活性化率検出回路
３１ 比較回路
３２ フリップフロップ
３３ 比較器
３４ カウンター
３５ 位相シフトクロック生成回路
３６ 演算器

Claims (51)

1. 信号線と、
   前記信号線の電圧レベルを検出する電圧レベル検出器と、
   前記電圧レベル検出器が検出する前記電圧レベルに基づいて、前記信号線の非活性電圧状態から活性電圧状態へ遷移する遷移期間の時間長を検出する遷移時間検出器と、
   を備え、
   前記電圧レベル検出器は、前記遷移期間において、前記信号線の電圧レベルを検出し、
   前記電圧レベル検出器は、少なくとも１つのＮＭＯＳトランジスタを有し、当該ＮＭＯＳトランジスタのゲートには前記信号線が接続され、当該ＮＭＯＳトランジスタのソースには第１の電圧が設定され、当該ＮＭＯＳトランジスタのドレインには、前記信号線が非活性電圧状態から活性電圧状態へ遷移する遷移期間より前に前記第１の電圧より大きな電圧が設定され、
   前記電圧レベル検出器は、前記遷移期間において前記ＮＭＯＳトランジスタのドレイン電圧を検出し、
   前記遷移時間検出器は、前記電圧レベル検出器が検出する前記ドレイン電圧に基づいて、前記遷移期間の時間長を検出する、
   半導体集積回路。
2. 前記遷移時間検出器は、前記電圧レベル検出器が検出する前記電圧レベルに基づいて、前記遷移期間中に逆遷移が生じるか否かをさらに判断する、
   請求項１の半導体集積回路。
3. 前記ＮＭＯＳトランジスタは、その閾値電圧が所望値となるようにその基板電圧が設定される、
   請求項１の半導体集積回路。
4. 前記ＮＭＯＳトランジスタの基板電圧値は、前記ＮＭＯＳトランジスタが形成されているウェル上の前記トランジスタを挟む基板コンタクトから供給される基板電圧値によって設定される、
   請求項３の半導体集積回路。
5. 前記電圧レベル検出器は、
   そのソースには第２の電圧が設定され、そのドレインには前記遷移期間の開始前に前記第２の電圧より低い電圧が設定され、そのゲートには前記信号線が接続されるＰＭＯＳトランジスタと、
   そのドレインには前記ＰＭＯＳトランジスタのドレインが接続されそのゲートには前記ＮＭＯＳトランジスタのドレインが接続されたＮＭＯＳトランジスタと、
   を有しており、
   当該電圧レベル検出器は、前記遷移期間内で前記ＰＭＯＳトランジスタのドレイン電圧を検出し、
   前記遷移時間検出器は、前記電圧レベル検出器が検出する前記ＰＭＯＳトランジスタのドレイン電圧に基づいて、前記遷移期間の時間長を検出するとともに、当該遷移期間中に逆遷移が生じるか否かを判断する、
   請求項１の半導体集積回路。
6. 前記ＰＭＯＳトランジスタは、その閾値電圧が所望値となるようにその基板電圧が設定される、
   請求項５の半導体集積回路。
7. 前記遷移時間検出器の検出結果に基づいて前記信号線の信号波形の遷移時間を調整する遷移時間調整器をさらに備える、
   請求項１の半導体集積回路。
8. 前記遷移時間調整器は、前記信号線のインダクタンス値を調整することで前記遷移時間を調整する、
   請求項７の半導体集積回路。
9. 前記遷移時間調整器は、前記信号線の容量を調整することで前記遷移時間を調整する、
   請求項７の半導体集積回路。
10. 前記遷移時間調整器は、前記信号線の受信部の終端抵抗を調整することで前記遷移時間を調整する、
    請求項７の半導体集積回路。
11. 前記信号線の受信部の終端抵抗は、前記信号線の転送周波数が任意の周波数値以下のときに遮断される、
    請求項１０の半導体集積回路。
12. 前記信号線の送信側ドライブ能力調整器をさらに備え、
    前記遷移時間調整器は、前記送信側ドライブ能力調整器を制御することで前記遷移時間を調整する、
    請求項７の半導体集積回路。
13. ＭＯＳトランジスタを備えた送信側ドライブをさらに有し、
    前記送信側ドライブ能力調整器は、前記ＭＯＳトランジスタの並列度数を制御することで前記遷移時間を調整する、
    請求項１２の半導体集積回路。
14. ＭＯＳトランジスタを備えた送信側ドライブをさらに有し、
    前記送信側ドライブ能力調整器は、前記ＭＯＳトランジスタのソースの電源電圧値を制御することで前記遷移時間を調整する、
    請求項１２の半導体集積回路。
15. ＭＯＳトランジスタを備えた送信側ドライブをさらに有し、
    前記送信側ドライブ能力調整器は、前記ＭＯＳトランジスタの基板の電圧値を制御することで前記遷移時間を調整する、
    請求項１２の半導体集積回路。
16. 前記送信側ドライブ能力調整器は、前記送信側のデータ遷移状態に応じて、信号転送時間を制御する、
    請求項１３の半導体集積回路。
17. 抵抗を備えた送信側ドライブをさらに有し、
    前記送信側ドライブ能力調整器は、前記抵抗の抵抗値を制御することで前記遷移時間を調整する、
    請求項１２の半導体集積回路。
18. 前記信号線の受信部をさらに有し、
    前記遷移時間調整器は、前記受信部の感度を調整することで前記遷移時間を調整する、
    請求項７の半導体集積回路。
19. 前記信号線の受信部は、
    第一のクロックで同期する複数のレジスタと、
    前記第一のクロックでカウントする第一のカウンターと、
    前記第一のカウンターの出力で、前記複数のレジスタの内の１つに前記信号線の値を取り込み、更に、第２のクロックでカウントする第２のカウンターと、
    前記複数のレジスタの出力のうち１つを前記第２のカウンターで選択するセレクター回路と、
    を有し、
    前記第２のカウントのＭＳＢ値は、信号線の遅延値に応じて調整される、
    請求項１８の半導体集積回路。
20. 前記受信部は、差動回路から構成される、
    請求項１８の半導体集積回路。
21. 前記差動回路は、前記信号線にゲートが接続された少なくとも２つのＭＯＳトランジスタを有し、当該ＭＯＳトランジスタの基板電圧値は、前記ＮＭＯＳトランジスタが形成されているウェル上の前記トランジスタを挟む基板コンタクトから供給される基板電圧値によって設定される、
    請求項２０の半導体集積回路。
22. 前記信号線に接続された増幅部を有し、
    前記遷移時間調整器は、前記増幅部の感度を調整することで前記遷移時間を調整する、
    請求項７の半導体集積回路。
23. 前記増幅部は、前記信号線の転送周波数が任意の周波数値以下のときに遮断される、
    請求項２２の半導体集積回路。
24. 前記遷移時間調整器は、前記信号線の抵抗値を調整することで前記遷移時間を調整する、
    請求項７の半導体集積回路。
25. 前記遷移時間調整器は、前記信号線の抵抗値と容量値との積を調整することで前記遷移時間を調整する、
    請求項７の半導体集積回路。
26. 前記遷移時間検出器は、
    位相の異なるクロックを生成する位相シフトクロック生成器と、
    前記位相シフトクロック生成器で生成される前記クロックに同期して前記電圧レベル検出器の検出結果を保持する情報保持器と、
    前記情報保持で保持している前記電圧レベル検出結果と期待値とを比較する比較器と、
    を備える、
    請求項１の半導体集積回路。
27. 前記位相シフトクロック生成器は、
    互いに並列に接続された複数のインバータと、
    前記複数のインバータの出力を制御信号によって切り替える選択回路と、
    を有し、
    前記複数のインバータの各ＭＯＳトランジスタの基板電圧値は、前記各ＭＯＳトランジスタが形成されているウェル上の前記各ＭＯＳトランジスタを挟む基板コンタクトから供給される基板電圧値によって設定される、
    請求項２６の半導体集積回路。
28. 前記遷移時間検出器は、前記比較器の比較結果同士の差分を演算する演算器を有し、当該遷移時間検出器は、前記比較器での比較結果が良好な最小の位相差に関する情報を出力する、
    請求項２６の半導体集積回路。
29. 前記遷移時間検出器は、前記電圧レベル検出器の検出結果同士の電圧差分と基準電圧値とを比較する比較器を有する、
    請求項１の半導体集積回路。
30. 前記信号線は、クロック信号線である、
    請求項１の半導体集積回路。
31. 前記信号線は、バスラインである、
    請求項１の半導体集積回路。
32. 前記信号線の受信部を有し、
    前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記受信部が期待値以外を検出した後にそれらの処理を実行する、
    請求項７の半導体集積回路。
33. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器との出力をそれぞれ記憶する記憶装置をさらに有し、
    前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の出荷検査時にそれらの処理を実行して、それら処理の結果を前記記憶装置に記憶する、
    請求項７の半導体集積回路。
34. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の動作周波数が任意の値以上のときにそれらの処理を実行する、
    請求項７の半導体集積回路。
35. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の動作周波数が任意の値以下のときにそれらの処理を実行する、
    請求項７の半導体集積回路。
36. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の出荷後の任意の期間ごとにそれらの処理を実行する、
    請求項７の半導体集積回路。
37. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の温度が任意の値以上のときにそれらの処理を実行する、
    請求項７の半導体集積回路。
38. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路の温度が任意の値以下のときにそれらの処理を実行する、
    請求項７の半導体集積回路。
39. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の振幅電圧が任意の値以上のときにそれらの処理を実行する、
    請求項７の半導体集積回路。
40. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の振幅電圧が任意の値以下のときにそれらの処理を実行する、
    請求項７の半導体集積回路。
41. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線の活性化率が任意の値以上のときにそれらの処理を実行する、
    請求項７の半導体集積回路。
42. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記信号線にかかわる機能ブロックが動作を開始する際にそれらの処理を実行する、
    請求項７の半導体集積回路。
43. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、停止時に電源を遮断する、
    請求項７の半導体集積回路。
44. 前記電圧レベル検出器は、停止時における当該電圧レベル検出器の検出結果を保持する、
    請求項１の半導体集積回路。
45. 外部接続用のパッドと、
    前記電圧レベル検出器の検出結果を出力する検出結果出力線と、
    をさらに有し、
    前記検出結果出力線が前記パッドに接続される、
    請求項１の半導体集積回路。
46. 前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、当該半導体集積回路内に自己テスト機能を具備する、
    請求項７の半導体集積回路。
47. 前記信号線の受信部をさらに備え、
    前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記受信部を調整するものであって、当該受信部に近い箇所に配置されている、
    請求項７の半導体集積回路。
48. 前記信号線の送信部をさらに備え、
    前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器とは、前記送信部を調整するものであって、当該送信部に近い箇所に配置されている、
    請求項７の半導体集積回路。
49. 前記信号線の送受信部をさらに備え、
    前記電圧レベル検出器と前記遷移時間検出器と前記遷移時間調整器と前送受信部とは、電源電圧が共通である、
    請求項７の半導体集積回路。
50. 前記信号線にかかわる機能ブロックに基板電圧を供給する基板電圧制御器をさらに備え、
    前記ＭＯＳトランジスタの基板電圧として、前記基板電圧制御器の出力電圧を用いる、
    請求項３の半導体集積回路。
51. 前記信号線にかかわる機能ブロックに基板電圧を供給する基板電圧制御器をさらに備え、
    前記ＭＯＳトランジスタの基板電圧として、前記基板電圧制御器の出力電圧を用いる、
    請求項６の半導体集積回路。

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