JPH11112347A - Ａ／ｄ変換器、ａ／ｄ変換器の駆動方法、コンパレータ及びコンパレータの駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】デジタル変換速度を高速化することができるＡ
／Ｄ変換器を提供すること。 【解決手段】第２〜第４コンパレータ回路部１２ｂ〜１
２ｄは、それぞれ同一の回路構成からなる３個の第１〜
第３チョッパ型コンパレータ２１，２２，２３を備えて
いる。第１チョッパ型コンパレータ２１は、サンプリン
グ動作、比較動作、出力動作の各動作を順番に行いそれ
を繰り返す。第２チョッパ型コンパレータ２２は、図３
に示すようにサンプリング動作、比較動作、出力動作の
各動作を順番に行いそれを繰り返す。第３チョッパ型コ
ンパレータ２３は、サンプリング動作、比較動作、出力
動作の各動作を順番に行いそれを繰り返す。又、第１〜
第３チョッパ型コンパレータ２１〜２３のサンプリング
動作、比較動作及び出力動作の各動作は、第１〜第３チ
ョッパ型コンパレータ２１〜２３が互いに重ならないよ
うに動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ変換器、Ａ
／Ｄ変換器の駆動方法、コンパレータ及びコンパレータ
の駆動方法に関するものである。

【０００２】近年、電子機器においてはアナログ装置に
おいてもデジタル化が進みそのためＡ／Ｄ変換器の普及
は著しい。又、電子機器は高速処理が要求されこれらＡ
／Ｄ変換器も同様により高速に動作するものが望まれて
いる。これに伴って、Ａ／Ｄ変換器に用いられるコンパ
レータについてもさらなる高速化が求められている。

【０００３】

【従来の技術】従来、高速タイプのＡ／Ｄ変換器として
フラッシュ型Ａ／Ｄ変換器が一般的に知られている。こ
のフラッシュ型Ａ／Ｄ変換器にはチョッパ型コンパレー
タが使用されている。

【０００４】図１０はチョッパ型コンパレータを使用し
たＮビットフラッシュ型Ａ／Ｄ変換器を示す。同変換器
は、基準電圧生成回路５１、（２^N −１）個のチョッパ
型コンパレータ５２、エンコーダ５３とから構成されて
いる。

【０００５】基準電圧生成回路５１は、２^N 個の等しい
抵抗値の抵抗Ｒを直列に接続した分圧回路にて構成さ
れ、基準電圧ＶR を２^N 個の抵抗Ｒにて分圧し、その分
圧した各電圧をそれぞれ比較電圧Ｖ１〜ＶN-1 として対
応する各コンパレータ５２に加える。各チョッパ型コン
パレータ５２は、アナログ入力電圧ＶAXを入力する。各
チョッパ型コンパレータ５２はそれぞれ対応する比較電
圧Ｖ1 〜ＶN-1 とアナログ入力電圧ＶAXとの大小を比較
し、その比較結果をエンコーダ５３に出力する。エンコ
ーダ５３は、各コンパレータ５２の比較結果に基づいて
アナログ入力電圧ＶAXに対するＮビットのデジタル出力
信号を出力する。

【０００６】各チョッパ型コンパレータ５２は、３個の
第１〜第３スイッチＳＷ１〜ＳＷ３、コンデンサＣ、及
び、ＣＭＯＳインバータＩＶとから構成されている。第
１スイッチＳＷ１は第１制御信号φ１に基づいて開閉し
前記アナログ入力電圧ＶAXをコンデンサＣの一端に供給
する。第２スイッチＳＷ２は第２制御信号φ２に基づい
て開閉し前記基準電圧生成回路５１からの比較電圧をコ
ンデンサＣの一端に供給する。前記コンデンサＣの他端
はインバータＩＶを介してエンコーダ５３に接続されて
いる。ＣＭＯＳインバータＩＶの出力端子と入力端子と
の間には第３スイッチＳＷ３が接続されている。第３ス
イッチＳＷ３は第３制御信号φ３に基づいて開閉する。

【０００７】第１〜第３制御信号φ１〜φ３は制御信号
生成回路５４から所定のタイミングで出力され、各スイ
ッチＳＷ１〜ＳＷ３を制御する。詳述すると、第２制御
信号φ２により第２スイッチＳＷ２が開いた状態（オフ
状態）にあって、第１及び第３制御信号φ１，φ３によ
り第１及び第３スイッチＳＷ１，ＳＷ３が閉じた状態
（オン状態）にあるとき、サンプリング動作、即ちアナ
ログ入力電圧ＶAXを入力する。この時、インバータＩＶ
の入出力端子は該インバータＩＶのしきい値電圧ＶTHと
なり、コンデンサＣの端子間電圧ＶｃはＶｃ＝ＶAX−Ｖ
TH、になる。

【０００８】やがて、第１〜第３制御信号φ１〜φ３に
より第１〜第３スイッチＳＷ１〜ＳＷ３をオフ状態させ
てサンプリング動作を完了させた後、比較動作に移る。
比較動作は、第１及び第３制御信号φ１，φ３により第
１及び第３スイッチＳＷ１，ＳＷ３をオフ状態にすると
ともに、第２制御信号φ２により第２スイッチＳＷ２を
オン状態にする。第１スイッチＳＷ１がオフ状態、第２
スイッチＳＷ２がオン状態に切り替わることによりコン
デンサＣの一端には、比較電圧が印加される。

【０００９】この時、比較電圧が先のサンプリング動作
の時に入力したアナログ入力電圧ＶAXより大きい時、イ
ンバータＩＶの入力端子の電圧は該インバータＩＶのし
きい値電圧ＶTHより大きな値になるため、インバータＩ
ＶはＬレベルの出力信号をエンコーダ５３に出力する。
反対に、比較電圧が先のサンプリング動作の時に入力し
たアナログ入力電圧ＶAXより小さい時、インバータＩＶ
の入力端子の電圧は該インバータＩＶのしきい値電圧Ｖ
THより小さな値になるため、インバータＩＶはＨレベル
の出力信号をエンコーダ５３に出力する。つまり、各チ
ョッパ型コンパレータ５２は制御信号φ１〜φ３に基づ
いてサンプリング動作、比較動作を順番に実行し、それ
ぞれ対応する比較電圧Ｖ1 〜ＶN-1 とアナログ入力電圧
ＶAXとの比較結果をエンコーダ５３に出力する。

【００１０】

【発明が解決しようとする課題】ところで、上記したチ
ョッパ型コンパレータを使用したＮビットフラッシュ型
Ａ／Ｄ変換器は、高速化を図る上で優れているが、上記
したように、チョッパ型コンパレータにおいて、サンプ
リング動作と比較動作の２つの動作が行われることと比
較動作に時間を要することからさらなる高速化を図る上
で限界があった。

【００１１】本発明は上記問題点を解消するためになさ
れたものであって、その目的はさらに高速化を図ること
ができるＡ／Ｄ変換器、Ａ／Ｄ変換器の駆動方法を提供
することにある。又、本発明の第２の目的は、Ａ／Ｄ変
換器の高速化に寄与することができるコンパレータ及び
コンパレータの駆動方法を提供することにある。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、互いに異なる電位からなる複数の比較電圧と、各比
較電圧に対して設けられたコンパレータにてそれぞれ該
比較電圧とアナログ電圧とを比較するＡ／Ｄ変換器であ
って、前記各比較電圧毎に、その比較電圧とアナログ電
圧とを比較するコンパレータを複数設けた。

【００１３】請求項２に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、比較電圧に対して設けられた
複数のコンパレータの出力と、その隣接する比較電圧に
対して設けられた複数のコンパレータの出力とをそれぞ
れ比較する新たなコンパレータを設けた。

【００１４】請求項３に記載の発明は、請求項１又は２
に記載のＡ／Ｄ変換器において、前記コンパレータはチ
ョッパ型コンパレータである。請求項４に記載の発明
は、請求項１乃至３のいずれか１に記載のＡ／Ｄ変換器
において、Ａ／Ｄ変換器は、フラッシュ型Ａ／Ｄ変換器
である。

【００１５】請求項５に記載の発明は、請求項１乃至３
のいずれか１に記載のＡ／Ｄ変換器において、Ａ／Ｄ変
換器は、ハーフ・フラッシュ型Ａ／Ｄ変換器である。請
求項６に記載の発明は、請求項１に記載のＡ／Ｄ変換器
の駆動方法であって、各比較電圧毎に設けたコンパレー
タにおいて、その各コンパレータが行う、アナログ電圧
を入力するサンプリング動作、比較電圧を入力し前記ア
ナログ電圧と比較する比較動作、及び、該比較動作によ
る比較結果を出力する出力動作のうち少なくともサンプ
リング動作と出力動作が互いに重ならないようにタイミ
ングで動作させるようにした。

【００１６】請求項７に記載の発明は、アナログ電圧と
比較電圧とを入力し前記両電圧を比較して該比較結果を
出力するコンパレータを複数設けてなるコンパレータで
ある。

【００１７】請求項８に記載の発明は、アナログ電圧と
比較電圧とを入力し前記両電圧を比較して該比較結果を
出力するコンパレータを複数設け、各コンパレータにつ
いてアナログ電圧を互いに異なるタイミングで入力させ
るとともに、各コンパレータの比較結果の出力を互いに
異なるタイミングで出力させるようにしたコンパレータ
の駆動方法である。

【００１８】（作用）請求項１の発明によれば、各コン
パレータをタイミングをずらして動作させることによ
り、アナログ電圧を短い間隔で比較しその比較結果を得
ることができる。その結果、デジタル変換速度を高速化
することができる。

【００１９】請求項２の発明によれば、請求項１に記載
のＡ／Ｄ変換器の作用に加えて、新たなコンパレータに
よる比較電圧に対して設けられた複数のコンパレータの
出力と、その隣接する比較電圧に対して設けられた複数
のコンパレータの出力との比較は、その比較電圧と隣接
する比較電圧の中間電圧とアナログ入力電圧との比較を
意味する。従って、デジタル変換速度を高速化すること
ができるとともに、高分解能なデジタル変換が可能とな
る。

【００２０】請求項３の発明によれば、チョッパ型コン
パレータよりなるＡ／Ｄ変換器をより高速にデジタル変
換することができる。請求項４の発明によれば、フラッ
シュ型Ａ／Ｄ変換器をより高速にデジタル変換させるこ
とができる。

【００２１】請求項５の発明によれば、ハーフ・フラッ
シュ型Ａ／Ｄ変換器をより高速にデジタル変換させるこ
とができる。請求項６の発明によれば、各コンパレータ
のサンプリング動作と出力動作が互いに重ならないよう
にタイミングで動作させることにより、アナログ電圧を
短い間隔で比較しその比較結果を得ることができる。そ
の結果、デジタル変換速度を高速化することができる。

【００２２】請求項７の発明によれば、各コンパレータ
をタイミングをずらして動作させることにより、アナロ
グ電圧を短い間隔で比較でき、その比較結果を得ること
ができる。

【００２３】請求項８の発明によれば、各コンパレータ
をアナログ電圧を互いに異なるタイミングで入力させる
とともに、各コンパレータの比較結果結果の出力を互い
に異なるタイミングで出力させることにより、アナログ
電圧を短い間隔で比較しその比較結果を得ることができ
る。

【００２４】

【発明の実施の形態】

（第１実施形態）以下本発明を具体化したチョッパ型コ
ンパレータを使用した３ビットフラッシュ型Ａ／Ｄ変換
器の一実施形態を図面に従って説明する。図１は３ビッ
トフラッシュ型Ａ／Ｄ変換器の電気的構成を説明するた
めの電気回路図である。図２はそのＡ／Ｄ変換器を構成
するチョッパ型コンパレータの電気的構成を説明するた
めの電気回路図である。

【００２５】図１において、比較電圧生成回路１１は８
個の等しい抵抗値の抵抗Ｒを直列に接続した分圧回路に
て構成され、その分圧回路の一端は基準電圧ＶR が印加
される直流電源線に接続され、他端はグランドに接続さ
れている。比較電圧生成回路１１は基準電圧ＶR を８個
の抵抗Ｒにて分圧し、その分圧した各電圧をそれぞれ比
較電圧ＶR1〜ＶR7として対応する第１〜第７コンパレー
タ回路部１２ａ〜１２ｇに加える。各コンパレータ回路
部１２ａ〜１２ｇは、アナログ入力電圧ＶAXを入力す
る。第１〜第７コンパレータ回路部１２ａ〜１２ｇはそ
れぞれ対応する比較電圧ＶR1〜ＶR7とアナログ入力電圧
ＶAXとの大小を比較し、その比較結果をエンコーダ１３
に出力する。エンコーダ１３は、第１〜第７コンパレー
タ回路部１２ａ〜１２ｇの比較結果に基づいてアナログ
入力電圧ＶAXに対する３ビットのデジタル出力信号Ｓ
０，Ｓ１，Ｓ２を出力する。

【００２６】第１〜第７コンパレータ回路部１２ａ〜１
２ｇは、それぞれ同一の回路にて形成されているので、
説明の便宜上、第２〜第４コンパレータ回路部１２ｂ〜
１２ｄについて説明してその他のコンパレータ回路部の
詳細な説明は省略する。図２は、第２〜第４コンパレー
タ回路部１２ｂ〜１２ｄの電気回路を示す。第２〜第４
コンパレータ回路部１２ｂ〜１２ｄは、それぞれ同一の
回路構成からなる３個の第１〜第３チョッパ型コンパレ
ータ２１，２２，２３を備えている。

【００２７】各コンパレータ回路部１２ｂ〜１２ｄの第
１チョッパ型コンパレータ２１は、４個のアナログスイ
ッチよりなる第１〜第４スイッチＳＷ１ａ〜ＳＷ４ａ、
コンデンサＣ１、及び、ＣＭＯＳインバータＩＶ１とか
ら構成されている。第１スイッチＳＷ１ａは第１制御信
号φ１ａに基づいて開閉し前記アナログ入力電圧ＶAXを
コンデンサＣ１の一端に供給する。第２スイッチＳＷ２
ａは第２制御信号φ２ａに基づいて開閉し前記比較電圧
生成回路１１からの比較電圧ＶR2，ＶR3，ＶR4をそれぞ
れのコンデンサＣ１の一端に供給する。コンデンサＣ１
の他端はインバータＩＶ１に接続され、そのインバータ
ＩＶ１の出力端子は第４スイッチＳＷ４ａを介してエン
コーダ１３に接続されている。第４スイッチＳＷ４ａは
第４制御信号φ４ａに基づいて開閉する。ＣＭＯＳイン
バータＩＶ１の出力端子と入力端子との間には第３スイ
ッチＳＷ３ａが接続されている。第３スイッチＳＷ３ａ
は第３制御信号φ３ａに基づいて開閉する。

【００２８】各コンパレータ回路部１２ｂ〜１２ｄの第
２チョッパ型コンパレータ２２は、４個のアナログスイ
ッチよりなる第１〜第４スイッチＳＷ１ｂ〜ＳＷ４ｂ、
コンデンサＣ２、及び、ＣＭＯＳインバータＩＶ２とか
ら構成されている。第１スイッチＳＷ１ｂは第１制御信
号φ１ｂに基づいて開閉し前記アナログ入力電圧ＶAXを
コンデンサＣ２の一端に供給する。第２スイッチＳＷ２
ｂは第２制御信号φ２ｂに基づいて開閉し前記比較電圧
生成回路１１からの比較電圧ＶR2，ＶR3，ＶR4をそれぞ
れのコンデンサＣ２の一端に供給する。コンデンサＣ２
の他端はインバータＩＶ２に接続され、そのインバータ
ＩＶ２の出力端子は第４スイッチＳＷ４ｂを介してエン
コーダ１３に接続されている。第４スイッチＳＷ４ｂは
第４制御信号φ４ｂに基づいて開閉する。ＣＭＯＳイン
バータＩＶ２の出力端子と入力端子との間には第３スイ
ッチＳＷ３ｂが接続されている。第３スイッチＳＷ３ｂ
は第３制御信号φ３ｂに基づいて開閉する。

【００２９】各コンパレータ回路部１２ｂ〜１２ｄの第
３チョッパ型コンパレータ２３は、４個のアナログスイ
ッチよりなる第１〜第４スイッチＳＷ１ｃ〜ＳＷ４ｃ、
コンデンサＣ３、及び、ＣＭＯＳインバータＩＶ３とか
ら構成されている。第１スイッチＳＷ１ｃは第１制御信
号φ１ｃに基づいて開閉し前記アナログ入力電圧ＶAXを
コンデンサＣ３の一端に供給する。第２スイッチＳＷ２
ｃは第２制御信号φ２ｃに基づいて開閉し前記比較電圧
生成回路１１からの比較電圧ＶR2，ＶR3，ＶR4をそれぞ
れのコンデンサＣ３の一端に供給する。コンデンサＣ３
の他端はインバータＩＶ３に接続され、そのインバータ
ＩＶ３の出力端子は第４スイッチＳＷ４ｃを介してエン
コーダ１３に接続されている。第４スイッチＳＷ４ｃは
第４制御信号φ４ｃに基づいて開閉する。ＣＭＯＳイン
バータＩＶ３の出力端子と入力端子との間には第３スイ
ッチＳＷ３ｃが接続されている。第３スイッチＳＷ３ｃ
は第３制御信号φ３ｃに基づいて開閉する。

【００３０】各第１〜第４制御信号φ１ａ〜φ４ａ，φ
１ｂ〜φ４ｂ，φ１ｃ〜φ４ｃは制御信号生成回路１４
から所定のタイミングで出力されている。各コンパレー
タ回路部１２ｂ〜１２ｄの第１チョッパ型コンパレータ
２１に供給される第１〜第４制御信号φ１ａ〜φ４ａ
は、以下のタイミングで制御信号生成回路１４から出力
される。そして、第１チョッパ型コンパレータ２１は、
図３に示すようにサンプリング動作、比較動作、出力動
作の各動作を順番に行いそれを繰り返すようになってい
る。

【００３１】サンプリング動作は、第１、第３スイッチ
ＳＷ１ａ，ＳＷ３ａがオン状態、第２、第４スイッチＳ
Ｗ２ａ，ＳＷ４ａがオフ状態となる。比較動作は、第２
スイッチＳＷ２ａがオン状態、第１、第３、第４スイッ
チＳＷ１ａ，ＳＷ３ａ，ＳＷ４ａをオフ状態となる。出
力動作は、第２、第４スイッチＳＷ２ａ，ＳＷ４ａがオ
ン状態、第１、第３スイッチＳＷ１ａ，ＳＷ３ａがオフ
状態となる。

【００３２】即ち、サンプリング動作時、第１、第３制
御信号φ１ａ，φ３ａは第１、第３スイッチＳＷ１ａ，
ＳＷ３ａをオン状態にするためのＨレベルの信号、第
２、第４制御信号φ２ａ，φ４ａは第２、第４スイッチ
ＳＷ２ａ，ＳＷ４ａをオフ状態にするためのＬレベルの
信号となる。

【００３３】比較動作時、第２制御信号φ２ａは第２ス
イッチＳＷ２ａをオン状態にするためのＨレベルの信
号、第１、第３、第４制御信号φ１ａ，φ３ａ，φ４ａ
は第１、第３、第４スイッチＳＷ１ａ，ＳＷ３ａ，ＳＷ
４ａをオフ状態にするためのＬレベルの信号となる。

【００３４】出力動作時、第２及び第４制御信号φ２
ａ，φ４ａは第２及び第４スイッチＳＷ２ａ，ＳＷ４ａ
をオン状態にするためのＨレベルの信号、第１及び第３
制御信号φ１ａ，φ４ａは第１及び第３スイッチＳＷ１
ａ，ＳＷ３ａをオフ状態にするためのＬレベルの信号と
なる。

【００３５】各コンパレータ回路部１２ｂ〜１２ｄの第
２チョッパ型コンパレータ２２に供給される第１〜第４
制御信号φ１ｂ〜φ４ｂは、以下のタイミングで制御信
号生成回路１４から出力される。そして、第１チョッパ
型コンパレータ２１と同様に、第２チョッパ型コンパレ
ータ２２は、図３に示すようにサンプリング動作、比較
動作、出力動作の各動作を順番に行いそれを繰り返すよ
うになっている。

【００３６】即ち、サンプリング動作時、第１、第３制
御信号φ１ｂ，φ３ｂは第１、第３スイッチＳＷ１ｂ，
ＳＷ３ｂをオン状態にするためのＨレベルの信号、第
２、第４制御信号φ２ｂ，φ４ｂは第２、第４スイッチ
ＳＷ２ｂ，ＳＷ４ｂをオフ状態にするためのＬレベルの
信号となる。

【００３７】比較動作時、第２制御信号φ２ｂは第２ス
イッチＳＷ２ｂをオン状態にするためのＨレベルの信
号、第１、第３、第４制御信号φ１ｂ，φ３ｂ，φ４ｂ
は第１、第３、第４スイッチＳＷ１ｂ，ＳＷ３ｂ，ＳＷ
４ｂをオフ状態にするためのＬレベルの信号となる。

【００３８】出力動作時、第２及び第４制御信号φ２
ｂ，φ４ｂは第２及び第４スイッチＳＷ２ｂ，ＳＷ４ｂ
をオン状態にするためのＨレベルの信号、第１及び第３
制御信号φ１ｂ，φ４ｂは第１及び第３スイッチＳＷ１
ｂ，ＳＷ３ｂをオフ状態にするためのＬレベルの信号と
なる。

【００３９】各コンパレータ回路部１２ｂ〜１２ｄの第
３チョッパ型コンパレータ２３に供給される第１〜第４
制御信号φ１ｃ〜φ４ｃは、以下のタイミングで制御信
号生成回路１４から出力される。そして、第３チョッパ
型コンパレータ２３は、図３に示すようにサンプリング
動作、比較動作、出力動作の各動作を順番に行いそれを
繰り返すようになっている。

【００４０】サンプリング動作時、第１、第３制御信号
φ１ｃ，φ３ｃは第１、第３スイッチＳＷ１ｃ，ＳＷ３
ｃをオン状態にするためのＨレベルの信号、第２、第４
制御信号φ２ｃ，φ４ｃは第２、第４スイッチＳＷ２
ｃ，ＳＷ４ｃをオフ状態にするためのＬレベルの信号と
なる。

【００４１】比較動作時、第２制御信号φ２ｃは第２ス
イッチＳＷ２ｃをオン状態にするためのＨレベルの信
号、第１、第３、第４制御信号φ１ｃ，φ３ｃ，φ４ｃ
は第１、第３、第４スイッチＳＷ１ｃ，ＳＷ３ｃ，ＳＷ
４ｃをオフ状態にするためのＬレベルの信号となる。

【００４２】出力動作時、第２及び第４制御信号φ２
ｃ，φ４ｃは第２及び第４スイッチＳＷ２ｃ，ＳＷ４ｃ
をオン状態にするためのＨレベルの信号、第１及び第３
制御信号φ１ｃ，φ４ｃは第１及び第３スイッチＳＷ１
ｃ，ＳＷ３ｃをオフ状態にするためのＬレベルの信号と
なる。

【００４３】又、制御信号生成回路１４は、図３に示す
ように第１〜第３チョッパ型コンパレータ２１〜２３の
サンプリング動作、比較動作及び出力動作の各動作が、
第１〜第３チョッパ型コンパレータ２１〜２３が互いに
重ならないように各第１〜第４制御信号φ１ａ〜φ４
ａ，φ１ｂ〜φ４ｂ，φ１ｃ〜φ４ｃを出力する。つま
り、第１チョッパ型コンパレータ２１がサンプリング動
作の時、第２チョッパ型コンパレータ２２は比較動作、
第３チョッパ型コンパレータ２３は出力動作を行う。そ
して、第１チョッパ型コンパレータ２１が比較動作の
時、第２チョッパ型コンパレータ２２は出力動作、第３
チョッパ型コンパレータ２３はサンプリング動作を行
う。第１チョッパ型コンパレータ２１が出力動作の時、
第２チョッパ型コンパレータ２２はサンプリング動作、
第３チョッパ型コンパレータ２３は比較動作を行う。

【００４４】次に、上記のように構成した３ビットフラ
ッシュ型Ａ／Ｄ変換器の作用について説明する。今、第
１チョッパ型コンパレータ２１がサンプリング動作を開
始すると、第２チョッパ型コンパレータ２２は先のサン
プリング動作で入力したアナログ入力電圧ＶAXと比較電
圧ＶR1〜ＶR7の比較動作を開始する。又、第３チョッパ
型コンパレータ２３は先の比較動作で得た比較結果をエ
ンコーダ１３に出力する出力動作を開始する。従って、
この時点では、第１〜第７コンパレータ回路部１２ａ〜
１２ｇの各第３チョッパ型コンパレータ２３がサンプリ
ング動作でサンプリングしたアナログ入力電圧ＶAXに対
する比較結果がエンコーダ１３に出力され、３ビットの
デジタル信号Ｓ０〜Ｓ２に変換される。

【００４５】次に、第１チョッパ型コンパレータ２１が
サンプリング動作を完了し比較動作を開始すると、第２
チョッパ型コンパレータ２２は先の比較動作で得た比較
結果をエンコーダ１３に出力する出力動作を開始する。
又、第３チョッパ型コンパレータ２３は、新たなサンプ
リング動作を開始する。従って、この時点では、第１〜
第７コンパレータ回路部１２ａ〜１２ｇの各第２チョッ
パ型コンパレータ２２がサンプリング動作でサンプリン
グしたアナログ入力電圧ＶAXに対する比較結果がエンコ
ーダ１３に出力され、３ビットのデジタル信号Ｓ０〜Ｓ
２に変換される。

【００４６】次に、第１チョッパ型コンパレータ２１が
出力動作を開始すると、第２チョッパ型コンパレータ２
２は新たなサンプリング動作を開始するとともに、第３
チョッパ型コンパレータ２３は先のサンプリング動作で
入力したアナログ入力電圧ＶAXと比較電圧ＶR1〜ＶR7の
比較動作を開始する。従って、この時点では、第１〜第
７コンパレータ回路部１２ａ〜１２ｇの各第１チョッパ
型コンパレータ２１がサンプリング動作でサンプリング
したアナログ入力電圧ＶAXに対する比較結果がエンコー
ダ１３に出力され、３ビットのデジタル信号Ｓ０〜Ｓ２
に変換される。

【００４７】以後、同様な動作を繰り返してＡ／Ｄ変換
器はその時々のアナログ入力電圧ＶAXをデジタル変換す
る。次に、上記実施形態の特徴を以下に記載する。

【００４８】（１）上記実施形態では、第１〜第７コン
パレータ回路部１２ａ〜１２ｇは、それぞれ同一の回路
構成からなる３個の第１〜第３チョッパ型コンパレータ
２１，２２，２３を設けた。そして、各コンパレータ回
路部１２ａ〜１２ｇに設けた第１〜第３チョッパ型コン
パレータ２１，２２，２３において、そのサンプリング
動作、比較動作及び出力動作の各動作が、互いに重なら
ないように動作する。従って、一つのチョッパ型コンパ
レータ、例えば第１チョッパ型コンパレータ２１がサン
プリング動作、比較動作及び出力動作を行う間に、他の
第２、第３チョッパ型コンパレータ２２，２３からの先
にサンプリングして得たアナログ入力電圧ＶAXの比較結
果がエンコーダ１３に出力されデジタル変換されること
になり、アナログ入力電圧ＶAXを高速にＡ／Ｄ変換する
ことができる。つまり、本実施形態のフラッシュ型Ａ／
Ｄ変換器は従来のフラッシュ型Ａ／Ｄ変換器に比べて３
倍の速さでデジタル変換することができる。

【００４９】（２）又、各コンパレータ回路部１２ａ〜
１２ｇに設けた第１〜第３チョッパ型コンパレータ２
１，２２，２３において、そのサンプリング動作、比較
動作及び出力動作の各動作が、互いに重ならないように
動作させるようにしたので、時間要する比較動作は、余
裕をもって比較動作することができるともに精度の高い
比較を行うことができる。

【００５０】尚、上記実施形態では、サンプリング動
作、比較動作、出力動作の各動作が互いに重ならないよ
うにしたが、比較動作については重なるようにして実施
してもよい。

【００５１】上記実施形態では、第１〜第７コンパレー
タ回路部１２ａ〜１２ｇに３個の第１〜第３チョッパ型
コンパレータ２１，２２，２３を設けたが、図４に示す
ように、２個の第１及び第２チョッパ型コンパレータ２
１，２２で構成したり，４個以上で構成して実施しても
よい。この場合においても、少なくとも各チョッパ型コ
ンパレータのサンプリング動作と出力動作の各動作が、
前記したように互いに重ならないように制御する必要が
ある。

【００５２】又、上記実施形態では、３ビットのフラッ
シュ型Ａ／Ｄ変換器に具体化したが、２ビット又は４ビ
ット以上のフラッシュ型Ａ／Ｄ変換器に応用してもよ
い。 （第２実施形態）次に、本発明の第２実施形態について
説明する。本実施形態はハーフ・フラッシュ型Ａ／Ｄ変
換器に具体化したものである。尚、本実施形態のハーフ
・フラッシュ型Ａ／Ｄ変換器はそのＡ／Ｄ変換器に設け
られるコンパレータに特徴を有する。そして、その他の
部分は一般的なハーフ・フラッシュ型Ａ／Ｄ変換器から
容易に理解することができるため、本実施形態では、説
明の便宜上、特徴を有する点について詳細に説明し他の
部分については省略する。

【００５３】図５は、４ビットのハーフ・フラッシュ型
Ａ／Ｄ変換器３０の電気的構成を示す。このハーフ・フ
ラッシュ型Ａ／Ｄ変換器３０には、３個の上位ビット用
のコンパレータ回路部３１と３個の下位ビット用のコン
パレータ回路部３２を備えている。３個の上位ビット用
のコンパレータ回路部３１の各出力は上位２ビットの上
位ビット用エンコーダ３３に出力される。又、３個の下
位ビット用のコンパレータ回路部３２の各出力は、下位
２ビットの下位ビット用エンコーダ３４に出力される。
上位及び下位ビット用のコンパレータ回路部３１，３２
はそれぞれ同一の回路構成である。図６、図７は各コン
パレータ回路部３１，３２内の回路構成説明するための
電気回路を示す。コンパレータ回路部３１，３２は、そ
れぞれ同一の回路構成からなる２個の第１及び第２チョ
ッパ型コンパレータ３５，３６，３７，３８を設けてい
る。

【００５４】上位ビット側の各コンパレータ回路部３１
に設けられた第１チョッパ型コンパレータ３５は、４個
のアナログスイッチよりなる第１〜第４スイッチＳＷ１
１ａ〜ＳＷ１４ａ、コンデンサＣ１１、及び、ＣＭＯＳ
インバータＩＶ１１とから構成されている。第１スイッ
チＳＷ１１ａは開閉し前記アナログ入力電圧ＶAXをコン
デンサＣ１１の一端に供給する。第２スイッチＳＷ１２
ａは開閉し複数の抵抗Ｒにて生成される比較電圧ＶRA，
ＶRB，ＶRCをそれぞれのコンデンサＣ１１の一端に供給
する。コンデンサＣ１１の他端はインバータＩＶ１１に
接続され、そのインバータＩＶ１１の出力端子は第４ス
イッチＳＷ１４ａを介してエンコーダ３３に接続されて
いる。ＣＭＯＳインバータＩＶ１１の出力端子と入力端
子との間には第３スイッチＳＷ１３ａが接続されてい
る。

【００５５】そして、第１チョッパ型コンパレータ３５
は、図８に示すようにサンプリング動作、比較動作、出
力動作、非動作の各動作を順番に行いそれを繰り返すよ
うになっている。サンプリング動作は、第１、第３スイ
ッチＳＷ１１ａ，ＳＷ１３ａがオン状態、第２、第４ス
イッチＳＷ１２ａ，ＳＷ１４ａがオフ状態となる。比較
動作は、第２スイッチＳＷ１２ａがオン状態、第１、第
３、第４スイッチＳＷ１１ａ，ＳＷ１３ａ，ＳＷ１４ａ
をオフ状態となる。出力動作は、第２及び第４スイッチ
ＳＷ１１ａ，ＳＷ１４ａがオン状態、第１及び第３スイ
ッチＳＷ１１ａ，ＳＷ１３ａがオフ状態となる。又、非
動作は、各スイッチＳＷ１１ａ〜ＳＷ１４ａがオフ状態
となる。

【００５６】上位ビット側の各コンパレータ回路部３１
に設けられた第２チョッパ型コンパレータ３７は、４個
のアナログスイッチよりなる第１〜第４スイッチＳＷ１
１ｂ〜ＳＷ１４ｂ、コンデンサＣ１２、及び、ＣＭＯＳ
インバータＩＶ１２とから構成されている。第１スイッ
チＳＷ１１ｂは開閉し前記アナログ入力電圧ＶAXをコン
デンサＣ１２の一端に供給する。第２スイッチＳＷ１２
ｂは開閉し比較電圧ＶRA，ＶRB，ＶRCをそれぞれのコン
デンサＣ１２の一端に供給する。コンデンサＣ１２の他
端はインバータＩＶ１２に接続され、そのインバータＩ
Ｖ１２の出力端子は第４スイッチＳＷ１４ｂを介してエ
ンコーダ３３に接続されている。ＣＭＯＳインバータＩ
Ｖ１２の出力端子と入力端子との間には第３スイッチＳ
Ｗ１３ｂが接続されている。

【００５７】そして、第２チョッパ型コンパレータ３７
は、上記第１チョッパ型コンパレータ３５と同様に、各
スイッチＳＷ１１ｂ〜ＳＷ１４ｂが開閉制御されてサン
プリング動作、比較動作、出力動作、非動作を行う。

【００５８】又、上位ビット側のコンパレータ回路部３
１の第１チョッパ型コンパレータ３５と第２チョッパ型
コンパレータ３７との間において、サンプリング動作、
比較動作、出力動作及び非動作の各動作が互いに重なら
ないように各スイッチＳＷ１１ａ〜ＳＷ１４ａ，ＳＷ１
１ｂ〜ＳＷ１４ｂが開閉制御される。つまり、図８に示
すように第１チョッパ型コンパレータ３５がサンプリン
グ動作を行っている時、第２チョッパ型コンパレータ３
７は比較動作、出力動作及び非動作を行う。又、第１チ
ョッパ型コンパレータ３５が比較動作、出力動作及び非
動作を順に行っている間、第２チョッパ型コンパレータ
３７はサンプリング動作を行う。

【００５９】一方、下位ビット側の各コンパレータ回路
部３２に設けられた第１チョッパ型コンパレータ３６
は、４個のアナログスイッチよりなる第１〜第４スイッ
チＳＷ２１ａ〜ＳＷ２４ａコンデンサＣ２１、及び、Ｃ
ＭＯＳインバータＩＶ２１とから構成されている。第１
スイッチＳＷ２１ａは開閉し前記アナログ入力電圧ＶAX
をコンデンサＣ２１の一端に供給する。第２スイッチＳ
Ｗ２２ａは開閉し比較電圧ＶRa，ＶRb，ＶRcをそれぞれ
のコンデンサＣ２１の一端に供給する。コンデンサＣ２
１の他端はインバータＩＶ２１に接続され、そのインバ
ータＩＶ２１の出力端子は第４スイッチＳＷ２４ａを介
してエンコーダ３４に接続されている。ＣＭＯＳインバ
ータＩＶ２１の出力端子と入力端子との間には第３スイ
ッチＳＷ２３ａが接続されている。

【００６０】そして、第１チョッパ型コンパレータ３６
は、図８に示すようにサンプリング動作、非動作、比較
動作及び出力動作の各動作を順番に行いそれを繰り返す
ようになっている。サンプリング動作は、第１、第３ス
イッチＳＷ２１ａ，ＳＷ２３ａがオン状態、第２、第４
スイッチＳＷ２２ａ，ＳＷ２４ａがオフ状態となる。非
動作は、各スイッチＳＷ２１ａ〜ＳＷ２４ａがオフ状態
となる。比較動作は、第２スイッチＳＷ２２ａがオン状
態、第１、第１、第３、第４スイッチＳＷ２１ａ，ＳＷ
２３ａ，ＳＷ２４ａをオフ状態となる。出力動作は、第
２及び第４スイッチＳＷ２１ａ，ＳＷ１４ａがオン状
態、第１及び第３スイッチＳＷ２１ａ，ＳＷ２３ａがオ
フ状態となる。

【００６１】下位ビット側の各コンパレータ回路部３２
に設けられた第２チョッパ型コンパレータ３８は、４個
のアナログスイッチよりなる第１〜第４スイッチＳＷ２
１ｂ〜ＳＷ２４ｂ、コンデンサＣ２２、及び、ＣＭＯＳ
インバータＩＶ２２とから構成されている。第１スイッ
チＳＷ２１ｂは開閉し前記アナログ入力電圧ＶAXをコン
デンサＣ２２の一端に供給する。第２スイッチＳＷ２２
ｂは開閉し比較電圧ＶRa，ＶRb，ＶRcをそれぞれのコン
デンサＣ２２の一端に供給する。コンデンサＣ２２の他
端はインバータＩＶ２２に接続され、そのインバータＩ
Ｖ２２の出力端子は第４スイッチＳＷ２４ｂを介して下
位ビット用エンコーダ３４に接続されている。ＣＭＯＳ
インバータＩＶ２２の出力端子と入力端子との間には第
３スイッチＳＷ２３ｂが接続されている。

【００６２】そして、第２チョッパ型コンパレータ３８
は、上記第１チョッパ型コンパレータ３６と同様に、各
スイッチＳＷ２１ｂ〜ＳＷ２４ｂが開閉制御されてサン
プリング動作、非動作、比較動作、出力動作を行う。

【００６３】又、下位ビット側のコンパレータ回路部３
２の第１チョッパ型コンパレータ３６と第２チョッパ型
コンパレータ３８との間において、図８に示すようにサ
ンプリング動作、非動作、比較動作及び出力動作の各動
作が互いに重ならないように各スイッチＳＷ２１ａ〜Ｓ
Ｗ２４ａ，ＳＷ２１ｂ〜ＳＷ２４ｂが開閉制御される。
つまり、第１チョッパ型コンパレータ３６がサンプリン
グ動作を行っている時、第２チョッパ型コンパレータ３
８は非動作、比較動作及び出力動作を行う。又、第１チ
ョッパ型コンパレータ３６が非動作、比較動作及び出力
動作を順に行っている間、第２チョッパ型コンパレータ
３８はサンプリング動作を行う。

【００６４】更に、上位ビット側の第１チョッパ型コン
パレータ３５と下位ビット側の第１チョッパ型コンパレ
ータ３６との間において、比較動作及び出力動作が互い
に重ならないように各スイッチＳＷ１１ａ〜ＳＷ１４
ａ，ＳＷ２１ａ〜ＳＷ２４ａが開閉制御される。つま
り、上位ビット側第１チョッパ型コンパレータ３５が比
較動作、出力動作を行っている時、下位ビット側第１チ
ョッパ型コンパレータ３６は出力動作を行う。又、上位
ビット側第１チョッパ型コンパレータ３６が非動作の
時、下位ビット側第１チョッパ型コンパレータ３６は比
較動作、出力動作を行う。

【００６５】更に、上位ビット側の第２チョッパ型コン
パレータ３７と下位ビット側の第２チョッパ型コンパレ
ータ３８との間において、比較動作及び出力動作が互い
に重ならないように各スイッチＳＷ１１ｂ〜ＳＷ１４
ｂ，ＳＷ２１ｂ〜ＳＷ２４ｂが開閉制御される。つま
り、上位ビット側第２チョッパ型コンパレータ３７が比
較動作、出力動作を行っている時、下位ビット側第１チ
ョッパ型コンパレータ３８は出力動作を行う。又、上位
ビット側第２チョッパ型コンパレータ３７が非動作の
時、下位ビット側第２チョッパ型コンパレータ３８は比
較動作、出力動作を行う。

【００６６】尚、上位ビット側の第１及び第２チョッパ
型コンパレータ３５，３７の非動作が出力動作とサンプ
ル動作との間で実行されるのに対して、下位ビット側の
第１及び第２チョッパ型コンパレータ３７，３８の非動
作はサンプル動作と出力動作との間で実行される。これ
は、ハーフ・フラッシュ型Ａ／Ｄ変換器が上位ビット側
コンパレータ回路部３１の比較結果に基づいて下位ビッ
ト側コンパレータ回路部３２に供給する比較電圧ＶRa，
ＶRb，ＶRcを決定するからである。

【００６７】次に、上記のように構成した４ビットハー
フ・フラッシュ型Ａ／Ｄ変換器３０の作用について説明
する。上位ビット用の各第１チョッパ型コンパレータ３
５がサンプリング動作を開始すると、上位ビット用の各
第２チョッパ型コンパレータ３７は先のサンプリング動
作で入力したアナログ入力電圧ＶAXと比較電圧ＶRA，Ｖ
RB，ＶRCとの比較動作を開始する。一方、下位ビット用
の各第１チョッパ型コンパレータ３６は上位ビット用の
第１チョッパ型コンパレータ３５と同様にサンプリング
動作を開始する。又、下位ビット用の各第２チョッパ型
コンパレータ３８は、非動作状態になる。

【００６８】上位及び下位ビット用の第１チョッパ型コ
ンパレータ３５，３６がサンプリング動作中において、
上位ビット用の第２チョッパ型コンパレータ３７は比較
動作・出力動作から非動作状態に移る。従って、上位ビ
ット用のエンコーダ３３は上位２ビットのデジタル信号
Ｓ２，Ｓ３を生成する。

【００６９】一方、下位ビット用の第２チョッパ型コン
パレータ３８は上位ビット用の第２チョッパ型コンパレ
ータ３７の先の比較動作・出力動作よる比較結果に基づ
くエンコーダ３３の判定結果に基づいて選択された比較
電圧ＶRa，ＶRb，ＶRcを入力し先に入力したアナログ電
圧ＶAXとの比較動作を開始し続いて出力動作を行なう。
そして、下位ビット用のエンコーダ３４は下位２ビット
のデジタル信号Ｓ０，Ｓ１を生成する。

【００７０】従って、この時点で上位及び下位ビット用
の第２チョッパ型コンパレータ３７，３８が先にサンプ
リングしたアナログ入力電圧ＶAXはデジタル信号Ｓ０〜
Ｓ３に変換される。

【００７１】上位ビット用の各第１チョッパ型コンパレ
ータ３５が比較動作を開始すると、上位ビット用の各第
２チョッパ型コンパレータ３７はサンプリング動作を開
始する。一方、下位ビット用の各第１チョッパ型コンパ
レータ３６は非動作を開始する。又、下位ビット用の各
第２チョッパ型コンパレータ３８は、サンプリング動作
状態になる。

【００７２】上位ビット用の各第１チョッパ型コンパレ
ータ３５は比較動作が終了すると出力動作を開始する。
従って、上位ビット用のエンコーダ３３は上位２ビット
のデジタル信号Ｓ２，Ｓ３を生成する。そして、上位ビ
ット用の各第１チョッパ型コンパレータ３５は出力動作
が終了すると、非動作状態になる。上位ビット用の各第
１チョッパ型コンパレータ３５が非動作状態となると、
下位ビット用の各第１チョッパ型コンパレータ３６は上
位ビット用の第１チョッパ型コンパレータ３５の先の比
較動作・出力動作よる比較結果に基づくエンコーダ３３
の判定結果に基づいて選択された比較電圧ＶRa，ＶRb，
ＶRcを入力し先に入力したアナログ電圧ＶAXとの比較動
作を開始し続いて出力動作を行なう。そして、下位ビッ
ト用のエンコーダ３４は下位２ビットのデジタル信号Ｓ
０，Ｓ１を生成する。

【００７３】従って、この時点で上位及び下位ビット用
の第１チョッパ型コンパレータ３５，３６が先にサンプ
リングしたアナログ入力電圧ＶAXはデジタル信号Ｓ０〜
Ｓ３に変換される。

【００７４】以後、同様な動作を繰り返してＡ／Ｄ変換
器３０はその時々のアナログ入力電圧ＶAXをデジタル変
換する。次に、上記のように構成したハーフ・フラッシ
ュ型Ａ／Ｄ変換器３０の特徴を以下に記載する。

【００７５】（１）上記実施形態では、上位及び下位ビ
ット用のコンパレータ回路部３１，３２はそれぞれ同一
の回路構成からなる２個の第１及び第２チョッパ型コン
パレータ３５，３６，３７，３８を設けた。そして、上
位及び下位ビット用のコンパレータ回路部３１，３２の
第１チョッパ型コンパレータ３５，３７と上位及び下位
ビット用のコンパレータ回路部３１，３２の第２チョッ
パ型コンパレータ３６，３８とにおいて、その各動作が
互いに重ならないように動作するようにした。

【００７６】従って、上位及び下位ビット用のコンパレ
ータ回路部３１，３２の第１チョッパ型コンパレータ３
５，３６が各動作を行なう間に、上位及び下位ビット用
のコンパレータ回路部３１，３２の第２チョッパ型コン
パレータ３７，３８が先にサンプリングして得たアナロ
グ入力電圧ＶAXをデジタル変換することから、高速にＡ
／Ｄ変換することができる。つまり、従来のハーフ・フ
ラッシュ型Ａ／Ｄ型変換器に比べ２倍の速さでデジタル
変換することができる。

【００７７】（２）しかも、高速で知られている従来の
フラッシュ型Ａ／Ｄ変換器と同じ高速変換を上記実施形
態のハーフ・フラッシュ型Ａ／Ｄ変換器で実現した場
合、チョッパ型コンパレータの数を少なくして実現する
ことができる。ちなみに、８ビットの場合、フラッシュ
型Ａ／Ｄ変換器ではチョッパ型コンパレータが２５５個
であるのに対して本発明のハーフ・フラッシュ型Ａ／Ｄ
変換器ではチョッパ型コンパレータが６０個となる。
又、１０ビットの場合、フラッシュ型Ａ／Ｄ変換器では
チョッパ型コンパレータが１０２３個であるのに対して
本発明のハーフ・フラッシュ型Ａ／Ｄ変換器ではチョッ
パ型コンパレータが１２４個となる。

【００７８】尚、上記実施形態では、上位及び下位ビッ
ト用のコンパレータ回路部３１，３２に２個の第１及び
第２チョッパ型コンパレータ３５，３６，３７，３８を
設けたが、３個以上に構成してもよい。又、上記実施形
態では、４ビットハーフ・フラッシュ型Ａ／Ｄ変換器３
０に具体化したが、それ以外の多ビットハーフ・フラッ
シュ型Ａ／Ｄ変換器に具体化してもよい。

【００７９】発明の実施の形態は、上記各実施形態に限
定されるものではなく、以下のように実施してもよい。 ○上記実施形態のコンパレータ回路部ではチョッパ型コ
ンパレータで構成したが差動型コンパレータに代えて実
施してもよい。

【００８０】○上記実施形態のコンパレータ回路部を、
単独、即ち１つの比較電圧に対してアナログ入力電圧の
大小を比較するだけに使用されるコンパレータに使用す
るようにしてもよい。

【００８１】○上記各実施形態のコンパレータ回路部で
は、第４スイッチを含んだが、これを例えばエンコーダ
に含むように実施してもよい。 ○前記した図４に示すフラッシュ型Ａ／Ｄ変換器につい
て、図８に示すように各コンパレータ回路１２ａ〜１２
ｇ間（図８では第２コンパレータ１２ｂと第３コンパレ
ータ１２ｃとの間を図示）にそれぞれ新たなコンパレー
タ回路部４０を設ける。この新たなコンパレータ回路部
４０は、同一の回路構成からなる２個の第１及び第２チ
ョッパ型コンパレータ４１，４２を設けている。

【００８２】第１チョッパ型コンパレータ４１は、２個
のアナログスイッチよりなる第１，２スイッチＳＷ４１
ａ，ＳＷ４１ｂ、２個のコンデンサＣ４１ａ，Ｃ４１
ｂ、及び、ＣＭＯＳインバータＩＶ４１とから構成され
ている。

【００８３】第１スイッチＳＷ４１ａは、前記第２、第
３コンパレータ回路部１２ｂ，１２ｃの第１チョッパ型
コンパレータ２１がサンプリング動作を行う時に閉路
（オン）してＣＭＯＳインバータＩＶ４１の入力端子と
出力端子とを接続し、それ以外の時には開路（オフ）し
てインバータＩＶ４１の入力端子と出力端子とを遮断す
るようになっている。

【００８４】第２スイッチＳＷ４１ｂは、前記第２、第
３コンパレータ回路部１２ｂ，１２ｃの第１チョッパ型
コンパレータ２１が出力動作を行う時に閉路（オン）し
ＣＭＯＳインバータＩＶ４１の出力（比較結果）をエン
コーダに出力し、それ以外の時には開路（オフ）してＣ
ＭＯＳインバータＩＶ４１の出力（比較結果）をエンコ
ーダに出力しないようにしている。

【００８５】ＣＭＯＳインバータＩＶ４１の入力端子
は、第１コンデンサＣ４１ａを介して第３コンパレータ
回路部１２ｃに設けた第１チョッパ型コンパレータ２１
のインバータＩＶ１の出力端子に接続されている。又、
ＣＭＯＳインバータＩＶ４１の入力端子は、第２コンデ
ンサＣ４１ｂを介して第２コンパレータ回路部１２ｂに
設けた第１チョッパ型コンパレータ２１のインバータＩ
Ｖ１の出力端子に接続されている。

【００８６】第２チョッパ型コンパレータ４２は、２個
のアナログスイッチよりなる第１，２スイッチＳＷ４２
ａ，ＳＷ４２ｂ、２個のコンデンサＣ４２ａ，Ｃ４２
ｂ、及び、ＣＭＯＳインバータＩＶ４２とから構成され
ている。

【００８７】第１スイッチＳＷ４２ａは、前記第２、第
３コンパレータ回路部１２ｂ，１２ｃの第２チョッパ型
コンパレータ２２がサンプリング動作を行う時に閉路
（オン）してＣＭＯＳインバータＩＶ４２の入力端子と
出力端子とを接続し、それ以外の時には開路（オフ）し
てインバータＩＶ４２の入力端子と出力端子とを遮断す
るようになっている。

【００８８】第２スイッチＳＷ４２ｂは、前記第２、第
３コンパレータ回路部１２ｂ，１２ｃの第２チョッパ型
コンパレータ２２が出力動作を行う時に閉路（オン）し
ＣＭＯＳインバータＩＶ４２の出力（比較結果）をエン
コーダに出力し、それ以外の時には開路（オフ）してＣ
ＭＯＳインバータＩＶ４２の出力（比較結果）をエンコ
ーダに出力しないようにしている。

【００８９】ＣＭＯＳインバータＩＶ４２の入力端子
は、第１コンデンサＣ４２ａを介して第３コンパレータ
回路部１２ｃに設けた第２チョッパ型コンパレータ２２
のインバータＩＶ２の出力端子に接続されている。又、
ＣＭＯＳインバータＩＶ４２の入力端子は、第２コンデ
ンサＣ４２ｂを介して第２コンパレータ回路部１２ｂに
設けた第２チョッパ型コンパレータ２２のインバータＩ
Ｖ２の出力端子に接続されている。

【００９０】従って、前記第２、第３コンパレータ回路
部１２ｂ，１２ｃの第１チョッパ型コンパレータ２１が
サンプリング動作している時、新たなコンパレータ回路
部４０における第１チョッパ型コンパレータ４１の第１
スイッチＳＷ４１ａはオン状態となる。そして、このサ
ンプリング動作時には、第２、第３コンパレータ回路部
１２ｂ，１２ｃの各第１チョッパ型コンパレータ２１の
インバータＩＶ１の出力電圧は、共に該インバータＩＶ
１のしきい値電圧ＶTHとなっている。従って、新たなコ
ンパレータ回路部４０における第１チョッパ型コンパレ
ータ４１のインバータＩＶ４１の入力電圧は該インバー
タＩＶ４１のしきい値電圧ＶTHとなっている。

【００９１】続いて、前記第２、第３コンパレータ回路
部１２ｂ，１２ｃの第１チョッパ型コンパレータ２１が
比較動作するとき時、新たなコンパレータ回路部４０に
おける第１チョッパ型コンパレータ４１の第１スイッチ
ＳＷ４１ａはオフ状態となる。

【００９２】この比較時において、第２、第３コンパレ
ータ回路部１２ｂ，１２ｃの各第１チョッパ型コンパレ
ータ２１のインバータＩＶ１の出力電圧との間おいて差
が生じると、その差は、第１及び第２コンデンサＣ４１
ａ，Ｃ４１ｂにて構成される分圧回路の分圧電圧に現れ
る。尚、各第１チョッパ型コンパレータ２１のインバー
タＩＶ１の出力電圧との間おける差は、インバータＩＶ
４１の入力電圧−出力特性においてそのしきい値電圧Ｖ
THを中心として同インバータＩＶ４１の不飽和領域の範
囲（飽和領域と遮断領域の間の領域）内となるようにし
ている（第２、第３コンパレータ回路部１２ｂ，１２ｃ
の各第１チョッパ型コンパレータ２１も同様）。

【００９３】従って、新たなコンパレータ回路部４０に
おける第１チョッパ型コンパレータ４１のインバータＩ
Ｖ４１は、反転増幅器として動作する。その結果、イン
バータＩＶ４１は、その分圧回路の分圧電圧を反転増幅
して出力することになる。このインバータＩＶ４１が反
転増幅した出力値は、該第２、第３コンパレータ回路部
１２ｂ，１２ｃが比較するそれぞれ比較電圧ＶR2，ＶR3
の中間電位（＝（ＶR2＋ＶR3）／２）に対するアナログ
入力電圧ＶAXの比較結果となる。

【００９４】続いて、前記第２、第３コンパレータ回路
部１２ｂ，１２ｃの第１チョッパ型コンパレータ２１が
出力動作するとき時、新たなコンパレータ回路部４０に
おける第１チョッパ型コンパレータ４１の第２スイッチ
ＳＷ４１ｂはオン状態となり次段のエンコーダに出力さ
れる。

【００９５】一方、新たなコンパレータ回路部４０にお
ける第２チョッパ型コンパレータ４２は、同様に、第
２、第３コンパレータ回路部１２ｂ，１２ｃの各第２チ
ョッパ型コンパレータ２２と同期して比較電圧ＶR2，Ｖ
R3の中間電位（＝（ＶR2＋ＶR3）／２）に対するアナロ
グ入力電圧ＶAXの比較結果を出力する。

【００９６】以上、詳述したように、新たなコンパレー
タ回路部４０により、各比較電圧ＶＲ１〜ＶＲ７の中間
電位とアナログ入力電圧ＶAXとの比較がなされる。従っ
て、高速にＡ／Ｄ変換を行うことができるとともに、高
分解能なデジタル変換が可能となる。しかも、比較動作
においてＣＭＯＳインバータ４１，４２の入力電圧が同
ＣＭＯＳインバータ４１，４２のしきい値電圧付近にな
いので、該ＣＭＯＳインバータ４１，４２には大きな電
流が流れない。その結果、消費電力の低減を図ることが
できる。

【００９７】尚、新たなコンパレータ回路部４０の各チ
ョッパ型コンパレータ４１，４２において構成した第１
及び第２コンデンサＣ４１ａ，Ｃ４１ｂ，Ｃ４２ａ，Ｃ
４２ｂを抵抗に置き換えて実施しても同様な効果を得る
ことができる。

【００９８】

【発明の効果】請求項１の発明によれば、Ａ／Ｄ変換器
のデジタル変換速度を高速化することができる。

【００９９】請求項２及び３の発明によれば、Ａ／Ｄ変
換器のデジタル変換速度を高速化することができるとと
もに、高分解能なデジタル変換を可能にすることができ
る。請求項４の発明によれば、フラッシュ型Ａ／Ｄ変換
器をより高速にデジタル変換させることができる。

【０１００】請求項５の発明によれば、ハーフ・フラッ
シュ型Ａ／Ｄ変換器をより高速にデジタル変換させるこ
とができる。請求項６の発明によれば、Ａ／Ｄ変換器の
デジタル変換速度を高速化することができる。

【０１０１】請求項７及び８の発明によれば、アナログ
入力電圧を短い間隔で比較でき、その比較結果を得るこ
とができる。

【図面の簡単な説明】

【図１】フラッシュ型Ａ／Ｄ変換器を説明するためのの
電気回路図

【図２】フラッシュ型Ａ／Ｄ変換器のコンパレータ回路
部内の回路構成説明するための電気回路図

【図３】フラッシュ型Ａ／Ｄ変換器の動作を説明するた
めのタイミングチャート

【図４】フラッシュ型Ａ／Ｄ変換器の別例を説明するた
めの電気回路図

【図５】ハーフ・フラッシュ型Ａ／Ｄ変換器を説明する
ための電気回路図

【図６】上位ビット用コンパレータ回路部内の電気回路
図

【図７】下位ビット用コンパレータ回路部内の電気回路
図

【図８】ハーフ・フラッシュ型Ａ／Ｄ変換器の動作を説
明するためのタイミングチャート

【図９】フラッシュ型Ａ／Ｄ変換器の別例を説明するた
めの電気回路図

【図１０】従来のフラッシュ型Ａ／Ｄ変換器の電気回路
図

【符号の説明】

１２ａ〜１２ｇ 第１〜第７コンパレータ回路部 １３，３３，３４ エンコーダ １４ 制御信号生成回路 ２１〜２３ 第１〜第４チョッパ型コンパレータ ３１ 上位ビット側コンパレータ回路部 ３２ 下位ビット側コンパレータ回路部 ３３ 上位ビット側エンコーダ ３４ 下位ビット側エンコーダ ３５，３６ 第１チョッパ型コンパレータ ３７，３８ 第２チョッパ型コンパレータ ＶR1〜ＶR7 比較電圧 ＶAX アナログ入力電圧 ＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ 第１スイッチ ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ 第２スイッチ ＳＷ３ａ，ＳＷ３ｂ，ＳＷ３ｃ 第３スイッチ ＳＷ４ａ，ＳＷ４ｂ，ＳＷ４ｃ 第４スイッチ Ｃ１〜Ｃ３ コンデンサ ＩＶ１〜ＩＶ３ ＣＭＯＳインバータ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 互いに異なる電位からなる複数の比較電
   圧と、各比較電圧に対して設けられたコンパレータにて
   それぞれ該比較電圧とアナログ電圧とを比較するＡ／Ｄ
   変換器であって、 前記各比較電圧毎に、その比較電圧とアナログ電圧とを
   比較するコンパレータを複数設けたＡ／Ｄ変換器。
2. 【請求項２】 請求項１に記載のＡ／Ｄ変換器におい
   て、比較電圧に対して設けられた複数のコンパレータの
   出力と、その隣接する比較電圧に対して設けられた複数
   のコンパレータの出力とをそれぞれ比較する新たなコン
   パレータを設けたＡ／Ｄ変換器。
3. 【請求項３】 請求項１又は２に記載のＡ／Ｄ変換器に
   おいて、前記コンパレータはチョッパ型コンパレータで
   あるＡ／Ｄ変換器。
4. 【請求項４】 請求項１乃至３のいずれか１に記載のＡ
   ／Ｄ変換器において、Ａ／Ｄ変換器は、フラッシュ型Ａ
   ／Ｄ変換器であるＡ／Ｄ変換器。
5. 【請求項５】 請求項１乃至３のいずれか１に記載のＡ
   ／Ｄ変換器において、Ａ／Ｄ変換器は、ハーフ・フラッ
   シュ型Ａ／Ｄ変換器であるＡ／Ｄ変換器。
6. 【請求項６】 請求項１に記載のＡ／Ｄ変換器の駆動方
   法であって、各比較電圧毎に設けたコンパレータにおい
   て、その各コンパレータが行う、アナログ電圧を入力す
   るサンプリング動作、比較電圧を入力し前記アナログ電
   圧と比較する比較動作、及び、該比較動作による比較結
   果を出力する出力動作のうち少なくともサンプリング動
   作と出力動作が互いに重ならないようにタイミングで動
   作させるようにしたＡ／Ｄ変換器の駆動方法。
7. 【請求項７】 アナログ電圧と比較電圧とを入力し前記
   両電圧を比較して該比較結果を出力するコンパレータを
   複数設けてなるコンパレータ。
8. 【請求項８】 アナログ電圧と比較電圧とを入力し前記
   両電圧を比較して該比較結果を出力するコンパレータを
   複数設け、 各コンパレータについてアナログ電圧を互いに異なるタ
   イミングで入力させるとともに、各コンパレータの比較
   結果の出力を互いに異なるタイミングで出力させるよう
   にしたコンパレータの駆動方法。