JP4988091B2 - ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部 - Google Patents
ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部 Download PDFInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【技術分野】
この発明は、集積回路（ＩＣ）および集積回路を製造する方法に関する。より特定的には、この発明は、極浅または浅いソース／ドレイン延在部を備えるトランジスタを有する集積回路を製造する方法に関する。
【０００２】
【背景技術】
超大規模集積（ＵＬＳＩ）回路などの集積回路（ＩＣ）は、１００万個以上ものトランジスタを含み得る。ＵＬＳＩ回路は、相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含み得る。トランジスタは、ドレインおよびソース領域間に配置された半導体ゲートを含み得る。ドレインおよびソース領域は典型的に、Ｐ型ドーパント（ボロン）またはＮ型ドーパント（リン）で濃くドープされる。
【０００３】
ドレインおよびソース領域は一般的に、部分的にゲート下に配置される薄いまたは浅い延在部を含んでトランジスタの性能を高める。浅いソースおよびドレイン延在部は、ＮチャネルおよびＰチャネルトランジスタの両者に対して、トランジスタの性能を劣化させる短チャネル効果に対する耐性を達成するのを助ける。短チャネル効果は主流ＣＭＯＳ技術に関して最も重要なスケーリングの問題に含まれ、しきい値電圧のロールオフおよびドレイン誘導バリアの低下を引き起こし得る。浅いソースおよびドレイン延在部ならびにしたがって短チャネル効果を制御することは、トランジスタがより小型になるに従って特に重要である。
【０００４】
従来の技術は二重打込みプロセスを用いて浅いソースおよびドレイン延在部を形成する。従来のプロセスに従うと、ソースおよびドレイン延在部は、シリコン基板の上面上に側壁スペーサを有しないトランジスタゲート構造を設けることによって形成される。シリコン基板は、拡散プロセスまたはイオン注入プロセスなどの従来のドーピングプロセスを介してゲート構造の両側上でドープされる。側壁スペーサがなくても、ドーピングプロセスは薄い領域（すなわち基板の上面のすぐ下）にドーパントを導き、ドレインおよびソース延在部を形成するとともにドレインおよびソース領域を部分的に形成する。
【０００５】
ドレインおよびソース延在部を形成した後、ソースおよびドレイン延在部上に、ゲート構造の横方向の側に当接する二酸化ケイ素スペーサが設けられる。基板に２度目のドーピングがされて、より深いソースおよびドレイン領域を形成する。二酸化ケイ素スペーサのブロッキング能力により、ソースおよびドレイン延在部がさらにドープされることはない。
ＵＳ−Ａ−５ ８５８ ８４８は、浅いソースおよびドレイン延在部を備えるトランジスタを形成する従来のプロセスを開示している。プロセスは、半導体基板の上に犠牲誘電体を形成するステップ、開口をエッチングするステップならびに開口の中にゲート誘電体およびポリシリコン電極をそれぞれ堆積するステップを含む。次にゲート誘電体およびゲート電極の部分をエッチングして開口を形成し、薄い濃度のドーパントのその後の堆積を許して浅いソースおよびドレイン延在部を形成する。その後、開口を窒化物で充填してゲートの側壁に窒化物スペーサを形成する。次に犠牲誘電体の残余を除去し、ポリシリコンゲート電極も導通させる注入ステップを用いてメインのソースおよびドレイン領域を形成し、これらは窒化物スペーサと自己整列される。
【０００６】
集積回路（ＩＣ）上に配置されたトランジスタが小型化するにつれ、浅いおよび極浅のソース／ドレイン延在部を備えるトランジスタは、製造がより困難になっている。たとえば、より小型のトランジスタは、（３０ナノメータ（ｎｍ）未満の接合深さの）極浅のソースおよびドレイン延在部を有する。３０ｎｍ未満の接合深さを備えるソースおよびドレイン延在部を形成することは、従来の作製技術を用いては非常に困難である。
【０００７】
従来のイオン注入および拡散ドーピング技術により、ＩＣ上のトランジスタは短チャネル効果を受けやすくなり、これは、基板に深く延びるドーパントプロファイルのテール分布を生じてしまう。また、従来のイオン注入技術は、浅いソースおよびドレイン延在部を維持することが困難である。なぜなら、イオン注入の間にバルク半導体基板に生成された点欠陥により、ドーパントがより容易に拡散する（過渡増速拡散、ＴＥＤ）可能性があるためである。拡散はしばしば、バルク半導体基板の中に垂直方向にソースおよびドレイン延在部を延ばしてしまう。
【０００８】
集積回路（ＩＣ）上に配置されたトランジスタが小型化するにつれ（たとえば、５０ｎｍに近似するゲート長を備えるトランジスタ）、ＣＭＯＳ作製プロセスは２次元チャネルドーピング技術を考えた。２次元ドーピング注入は、均一でない横方向のチャネルドーピングプロファイルと、非常に急勾配かつ逆行したチャネルドーピングプロファイルである垂直方向のチャネルドーピングプロファイルを形成し得る。２次元チャネルドーピングプロファイルは、スケーリング（すなわち、高性能トランジスタの超小型寸法の比例動作および構造素子）に極めて重要である。
【０００９】
２次元チャネルドーピングプロファイルは、ソース全体およびドレイン全体を取囲む深ポケット注入によって従来は形成される。注入は、ソースおよびドレインの導電型とは反対の導電型を有し、ソースおよびドレインの境付近に「ハロー状」構造を形成する。ハロー状構造はソースおよびドレインの接合近くのドーピング濃度を上昇させる。ソースおよびドレインの接合近くの上昇したドーピング濃度は、ソース／ドレイン接合容量（たとえば寄生容量）を劣化させる（すなわち増加させる）。増加した寄生容量はトランジスタの速度を減じてしまう。
【００１０】
このように、浅い延在部および深ポケット注入を用いて短チャネル効果を軽減する。しかしながら、浅い延在部の形成は、トランジスタが小型化するにつれ困難であり、従来のプロセスに従って作製すると、ポケット注入はトランジスタの速度に好ましくない影響を与える可能性がある。
【００１１】
さらに、ＣＭＯＳスケーリングに関連する別の大きな問題は、ゲート導体下に配置された従来のゲート誘電材料に関する。一般的に、トランジスタのサイズが小さくなるにつれ、二酸化ケイ素などの従来のゲート誘電材料は信頼性がより低くなる。たとえば、二酸化ケイ素は「直接トンネリング効果」が引き起こす高い漏れ電流を受けやすい。一般的に、チャネル長さが７０ナノメータ（ｎｍ）以下に近づくにつれ、誘電係数（ｋ）の高い誘電材料が二酸化ケイ素誘電材料に置換わらなければならない。
【００１２】
高ｋ（high-k）誘電材料は、それらの分子構造と関連する熱的不安定性のために、従来のＣＭＯＳプロセスで利用することはできない。（典型的に１０５０℃で１０秒間の）ソース／ドレイン注入活性化アニールなどの高温処理が、高ｋ誘電材料とシリコンとの間の反応を引き起こし得る。また、高ｋ誘電材料は、高温処理に応答して相を（アモルファスから結晶へ）変化させ得る。たとえば、１つの高ｋ誘電材料である五酸化タンタル（Ｔａ2Ｏ5）は、約８００℃でアモルファス材料から結晶材料へ相を変化させる。結晶Ｔａ2Ｏ5材料は高い漏れ電流を有する。
【００１３】
ＣＭＯＳスケーリングと関連するさらに別の問題は、ゲート構造とコンタクトとの間の間隔に関する。集積回路デバイスの層またはレベル間の電気的接続をもたらすには、ＩＣデバイス中にコンタクトが必要である。半導体デバイスは典型的に、コンタクトを介して特定の構造の中にともに結合される多数のトランジスタを含む。
【００１４】
コンタクトは、集積回路上に配置されたトランジスタのソース領域および／またはドレイン領域に一般的に結合される。コンタクトはしばしば、シリサイド層を介してソースおよびドレイン領域に接続される。シリサイド層は一般的に高温プロセスで形成される。シリサイド層はドレイン／ソース直列抵抗を減じる。
【００１５】
従来のプロセスでは、コンタクトは、最小限の許容可能な距離（しばしば、少なくとも１つの最小リソグラフィ特徴）分だけゲート導体から間隔をあけなければならない。コンタクトはゲート構造から間隔をあけなければならないため、整列エラーが、短絡、激しいクロストークまたは、ソースコンタクトもしくはドレインコンタクトを備えるスタックゲートを生じる結果を招くことはない。高度な作製プロセスに従ってリソグラフィ特徴のサイズが減じられると、コンタクトとゲート構造との間の間隔はさらにより重要である。なぜなら僅かな整列エラーが短絡を引き起こす可能性があるからである。コンタクトとゲートとの間の間隔がトランジスタの全体サイズおよびしたがってＩＣのサイズに寄与する。
【００１６】
このように、コンタクトとゲートとの間の整列不良を防止しかつコンタクトとゲートとの間の間隔を減じるようにするプロセスに対する必要性が存在する。さらに、従来の二重打込みプロセスを用いない、浅いソースおよびドレイン延在部を製造する方法に対する必要性が存在する。またさらに、高ｋ誘電材料を利用可能な浅い接合ソースおよびドレイン延在部を有するトランジスタに対する必要性が存在する。
【００１７】
【発明の開示】
この発明は集積回路を作製するためのプロセスに関する。プロセスは、基板上にポリシリコンパターンを形成するステップ、浅いソース領域および浅いドレイン領域を形成するステップ、浅いソース領域と関連する間隔および浅いドレイン領域と関連する間隔に材料を堆積するステップ、ポリシリコンパターンを除去するステップならびにゲート領域上にフォトレジストを設けるステップを含む。プロセスはさらに、深いソース領域および深いドレイン領域を形成するステップ、フォトレジストを除去するステップならびにゲート領域の上にゲート誘電体およびゲート導体を堆積するステップをさらに含む。
【００１８】
この発明は、第１の絶縁構造の下に浅いソース領域および第２の絶縁構造の下に浅いドレイン領域を含む基板上に集積回路を作製する方法にさらに関する。基板の第１の導電構造は、第１の絶縁構造により第２の導電構造から分離される。基板の第３の導電構造も、第２の絶縁構造により第２の導電構造から分離される。第２の導電構造はゲート場所にある。この方法は、第１の導電構造および第３の導電構造を除去するステップ、基板をドープして深いソース領域および深いドレイン領域を形成するステップ、第２の導電構造を除去するステップならびにゲート場所の上にゲート導体を設けるステップを含む。
【００１９】
この発明は、基板上に集積回路を作製するダマシン法にも関する。基板の第１の導電構造は、第１の空間により第２の導電構造から分離される。基板の第３の導電構造も、第２の空間により第２の導電構造から分離される。第２の導電構造はゲート場所にある。この方法は、第１の空間の下に浅いソース領域および第２の空間の下に浅いドレイン領域を形成するステップ、第１の空間および第２の空間に絶縁材料を堆積するステップ、第１の導電構造および第３の導電構造をエッチングするステップ、深いソース領域および深いドレイン領域を形成するステップ、第２の導電構造をエッチングするステップならびにゲート場所の上にゲート導体を堆積するステップを含む。
【００２０】
この発明の例示的な実施例が添付の図面を参照して以下に説明され、ここで同じ参照番号は同じ要素を示す。
【００２１】
【発明を実行するためのモード】
図１Ａ−図１３Ｂは、基板上にＰチャネルおよびＮチャネルトランジスタを形成するための、有利な相補型金属酸化物半導体（ＣＭＯＳ）作製ダマシンプロセスを図示する。図１Ａ−図１３Ａは、Ｎチャネルトランジスタを含む集積回路の部分と関連するプロセスを示す。図１Ｂ−図１３Ｂは、Ｐチャネルトランジスタを含む集積回路の部分に対するプロセスを示す。以下のように図１Ａ−図１３Ｂを参照して、有利なプロセスおよびトランジスタ構造が後述される。
【００２２】
図１Ａおよび図１Ｂを参照して、集積回路１５は、半導体基板１４の部分１７Ａ上に配置されたＮチャネルトランジスタ１６Ａ（図１Ａ）および半導体基板１４の部分１７Ｂ上に配置されたＰチャネルトランジスタ１６Ｂ（図１Ｂ）を含む。部分１７Ａは好ましくは基板１４のｐウェルまたはｐ型領域（ｐ−）内にある。これに代えて、基板１４全体をｐ型ドーパント（ｐ−）で薄くドープすることができる。部分１７Ｂと関連する基板１４はｎ型ドーパント（ｎ−）で薄くドープされる。部分１７Ｂは好ましくは基板１４と関連するｎウェルまたはｎ型領域（ｎ−）の一部である。
【００２３】
半導体基板１４は好ましくは単結晶シリコンウェハなどの単結晶シリコン材料である。トランジスタ１６Ａおよび１６Ｂは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの電界効果トランジスタであり得る。トランジスタ１６Ａおよび１６Ｂは（たとえば５０ｎｍに近似する）１００ｎｍ未満のゲート長を好ましくは有し、１，０００，０００個以上のトランジスタを含む超大規模集積（ＵＬＳＩ）回路の一部である。トランジスタ１６Ａおよび１６Ｂは絶縁構造５２の間に設けられる。構造５２間の横方向寸法（たとえば図１Ａ−図１３Ｂの左から右）は好ましくは１０００ｎｍ未満（たとえば４００−６００ｎｍ）である。
【００２４】
トランジスタ１６Ａは、ゲートスタックまたは構造１８Ａ、ソース領域２２Ａおよびドレイン領域２４Ａを含む。トランジスタ１６Ｂは、ゲートスタックまたは構造１８Ｂ、ソース領域２２Ｂおよびドレイン領域２４Ｂを含む。領域２２Ａおよび２４Ａは、深い領域２３Ａおよび浅い領域２５Ａを含む。領域２２Ｂおよび２４Ｂは、深い領域２３Ｂおよび浅い領域２５Ｂを含む。浅い領域２５Ａおよび２５Ｂは、それぞれトランジスタ１８Ａおよび１８Ｂに対するソース／ドレイン延在部として働き、それらはトランジスタ１６Ａおよび１６Ｂが短チャネル効果に対する実質的な耐性を達成するのを助ける。短チャネル効果は、トランジスタ１６Ａおよび１６Ｂの性能だけでなく、トランジスタ１６Ａおよび１６Ｂと関連するＩＣの製造性を劣化させ得る。
【００２５】
領域２５Ａおよび２５Ｂは、深い領域２３Ａおよび２３Ｂよりも薄い極浅延在部（たとえば３０ｎｍ未満の接合深さ）であり得る。しかしながら、領域２５Ａおよび２５Ｂは３０ｎｍよりも深いものであり得る。領域２５Ａおよび２５Ｂは好ましくは１０−４０ｎｍの深さおよび９０−１３０ｎｍの幅である。
【００２６】
領域２３Ａおよび２３Ｂは好ましくは１００ｎｍ（８０−２５０ｎｍ）の深さおよび８０−１４０の幅である。領域２２Ａおよび２４Ａはｃｍ3当り１０19-21のｎ型ドーパント濃度を有し、領域２２Ｂおよび２４Ｂはｃｍ3当り１０19-21のｐ型ドーパント濃度を有する。ｎ型ドーパントは、リン（Ｐ）、砒素（Ａｓ）または他のドーパントであり得、ｐ型ドーパントは、ボロン（Ｂ）、二フッ化ボロン（ＢＦ2）または他のドーパントであり得る。
【００２７】
ゲート構造１８Ａおよび１８Ｂは好ましくは１００−３００ｎｍの高さおよび８０−１２０ｎｍの幅であり、金属導体２６、金属層またはプラグ２８、高誘電係数（ｋ）の誘電層３０、金属層２９およびゲート酸化物バッファ層３２を含む。導体２６は好ましくは窒化チタン（ＴｉＮ）の２０−４０ｎｍ厚のコンフォーマル層である。プラグ２８は好ましくはタングステン（Ｗ）の５０−２５０ｎｍ厚の層である。層３０は好ましくは五酸化タンタル（Ｔａ2Ｏ5）または二酸化チタン（ＴｉＯ2）の２−１０ｎｍ厚のコンフォーマル層である。層２９は好ましくはニッケル（Ｎｉ）などの金属の８−１２ｎｍ厚の層である。層３２は好ましくは熱的に成長した二酸化ケイ素または堆積された窒化ケイ素（Ｓｉ3Ｎ4）の４−８ｎｍ厚の層である。これに代えて、層２６、プラグ２８および層２９は他の導電または半導電材料と置換え可能である。
【００２８】
ゲートスタック構造１８Ａは絶縁構造３４Ａと絶縁構造３６Ａとの間に配置される。ゲート構造１８Ｂは絶縁構造３４Ｂと絶縁構造３６Ｂとの間に配置される。コンタクト４０Ａがソース領域２２Ａの上に設けられ、コンタクト４２Ａがドレイン領域２４Ａの上に設けられる。コンタクト４０Ｂはソース領域２２Ｂの上に設けられ、コンタクト４２Ｂはドレイン領域２４Ｂの上に設けられる。好ましくは、コンタクト４０Ａ、４２Ａ、４０Ｂおよび４２Ｂはそれぞれ深い領域２３Ａおよび２３Ｂの上に設けられる。
【００２９】
コンタクト４０Ａ、４２Ａ、４０Ｂおよび４２Ｂは各々シリサイド層４１を含む。層４１は好ましくはニッケルシリサイドの２０−３０ｎｍ厚の層である。これに代えて、他の金属、シリサイドまたは導電層を用いることができる。
【００３０】
絶縁構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは、ゲート構造１８Ａおよび１８Ｂのための絶縁スペーサとして働く。構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは好ましくは８０−１２０ｎｍの幅および１００−３００ｎｍの高さであり、コンタクト４０Ａおよび４２Ａとゲート構造１８Ａとの間の分離ならびにコンタクト４０Ｂおよび４２Ｂとゲート構造１８Ｂとの間の分離を与える。構造３４Ａ、３４Ｂならびに３６Ａおよび３６Ｂは化学気相成長（ＣＶＤ）テトラオルトシリケート（ＴＥＯＳ）プロセスによってコンフォーマルに堆積され、エッチバックされてトランジスタ１６Ａおよび１６Ｂのための特定の構造を残すことができる。これに代えて、構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは窒化ケイ素（Ｓｉ3Ｎ4）などの他の絶縁材料であり得る。構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂと類似の絶縁構造５３を構造５２の上に設けることができる。
【００３１】
この発明の別の例示的な実施例に従うと、絶縁構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは低ｋ（low-k）材料であり得る。低ｋ材料は、コンタクト４０Ａ、４０Ｂ、４２Ａおよび４２Ｂならびに構造５３と関連する容量効果を有利に減じる。低ｋ材料（ｋは３未満、好ましくは２未満）は、気相成長およびスピンオンコーティング技術から作ることができる。たとえば、ポリマーのパリレンおよびポリナフタレン族ならびにポリテトラフルオロエチレン（ＰＴＦＥ）の気相成長を用いて低ｋ材料を形成することができる。これに代えて、フッ化ＳｉＯ２ガラスのプラズマ励起化学気相成長（ＰＥＣＶＤ）および高密度プラズマＣＶＤならびにアモルファスＣ：Ｆが低ｋ誘電材料を形成することができる。空隙形成および五フッ化スチレンのプラズマ処理およびＰＴＦＥのパルスプラズマ処理も用いることができる。さらに、スピンコーティングにより材料を堆積することができる。スピンコーティング材料は、（フッ化されたまたはフッ化されていない）有機ポリマー、無機ポリマー（無孔性）、無機−有機ハイブリッドまたは多孔性材料（キセロゲルまたはエーロゲル）を含む。低ｋ材料の合成は、ウェイ・ウィリアム・リーおよびポールＳ．ホー（Wei William Lee and Paul S. Ho）による、「ＵＬＳＩ層間誘電体用途のための低誘電係数材料」（“Low-Dielectric-Constant Materials for ULSI Interlayer Dielectric Applications”, MRS Bulletin (October, 1997), pages 19-23）と題された論文に記載されている。
【００３２】
図１Ａ−図１３Ｂを参照して、集積回路１５の作製は以下のように後述される。図２Ａおよび図２Ｂにおいて、部分１７Ａおよび１７Ｂは、従来のシャロートレンチ分離（ＳＴＩ）技術によって形成される構造５２を含む。これに代えて、シリコンの選択酸化（ＬＯＣＯＳ）技術を含む他の分離技術を用いて分離構造５２を形成することができる。さらに、従来のプロセスに従ってウェル注入、パンチスルー注入およびしきい値調節注入を基板１４に与える。基板１４は、基板１４上に熱的に成長するパッド層または酸化物層５５も含む。層５５は好ましくは２−５ｎｍの厚みを有する。
【００３３】
図３Ａおよび図３Ｂを参照して、酸化物層５５の上に導電層３８が堆積される。層３８は好ましくは１００−３００ｎｍの厚みであり、これをマスクとして用いて絶縁構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂと、コンタクト４０Ａ、４０Ｂ、４２Ａおよび４２Ｂと、ゲート構造１８Ａおよび１８Ｂとを規定する。層３８は、プラズマ励起化学気相成長（ＰＥＣＶＤ）によって堆積された、ドープされたまたはドープされていないポリシリコン層であり得る。これに代えて、他の堆積技術および導電材料を用いることができる。
【００３４】
図４Ａおよび図４Ｂにおいて、導電層３８をフォトリソグラフィプロセスで選択的にエッチングして構造６２、６４および６６を形成する。構造６２、６４および６６は好ましくは８０−１２０ｎｍの幅を有し、プラズマドライエッチを用いる深紫外リソグラフィプロセスで形成される。構造６２、６４および６６は、オーバーエッチングまたはトリムエッチングによる１つの最小リソグラフィ特徴よりも小さな幅を有し得る。
【００３５】
構造６２、６４および６６は孔または空間６８および孔または空間７０を規定する。構造６４はゲート領域１１８と関連付けられる。空間６８はソース延在部（ソース領域２２Ａの浅い領域２５Ａおよびソース領域２２Ｂの浅い領域２５Ｂ、図１Ａおよび図１Ｂ）と関連付けられ、空間７０はドレイン延在部（ドレイン領域２４Ａの浅い領域２５Ａおよびドレイン領域２４Ｂの浅い領域２５Ｂ、図１Ａおよび図１Ｂ）と関連付けられる。構造６２、６４および６６と関連付けられるポリシリコンパターンは、フォトレジストマスクを設けることと、基板１４上の層３８を選択的にエッチングして空間６８および７０を形成することとによって形成される。
【００３６】
図５Ａおよび図５Ｂを参照して、基板１４は自己整列されたＮ−ＭＯＳ注入を経て部分１７Ａの空間６８および７０下に浅い領域２５Ａを設ける。空間６８および７０ならびに構造６２、６４および６６を含む部分１７Ｂは、フォトリソグラフィまたはフォトレジストマスク８０で完全に覆われる。マスク８０は部分１７Ａを覆わない。マスク８０は、Ｎ−ＭＯＳ注入から（マスク８０下の）基板１４の部分１７Ｂを保護する。部分１７Ｂは典型的には部分１７Ａと同じ基板１４上にあるため、部分１７Ｂは、マスクされていなければ、同様のプロセスを受ける。
【００３７】
領域２５Ａは、低エネルギ（１−１０ＫｅＶ（キロ電子ボルト））を用いて平方センチ（ｃｍ2）当り５×１０14−２×１０15のドーパント分量で１０−４０ｎｍの深さまでリン（Ｐ）または砒素（Ａｓ）（または他のｎ型ドーパント）を注入し、アニールすることによって形成することができる。アニールは、高速熱アニール（ＲＴＡ）、レーザアニールまたはパルスアニールを含み得る。これに代えて、低エネルギレベル（５ＫｅＶ以下）で砒素を用いることができる。
【００３８】
Ｎ−ＭＯＳ注入を９０°の角度または他の角度で施して領域２５Ａを形成することができる。Ｎ−ＭＯＳ注入と関連するドーパントは、基板１４内の接合深さの３０−６０％の距離だけ横方向に拡散することができる。領域２５Ａは好ましくは立方センチ当り１０19-21のドーパント濃度を有する。
【００３９】
さらに、部分１７Ａに他の注入を施すことができる。たとえば、空間６８および７０を通して、ハローもしくはポケット注入または他のドーパントプロファイルエンジニアリング技術を施すことができる。好ましくは、ハローまたはポケット注入をＮ−ＭＯＳ注入の前に施して２次元チャネルドーピングプロファイルを形成する。ハロー注入は、部分１７Ａの空間６８および７０を通して領域２５Ａの下の深さ（好ましくは領域２３Ａ下）までｐ型ドーパントを与える。ハロー注入は空間６８および７０に限られるのが有利であり、したがって結果的に生じるポケット領域は領域２５Ａに好ましくない影響を与えず、接合容量を増加させない。ドーピングの後、エッチング、ストリッピングまたは他の除去プロセスで層８０（図５Ｂ）を除去する。
【００４０】
図６Ａおよび図６Ｂを参照して、自己整列されたＰ−ＭＯＳ注入が基板１４に施され、部分１７Ｂの空間６８および７０の下に浅い領域２５Ｂを設ける。空間６８および７０ならびに構造６２、６４および６６を含む部分１７Ａはフォトリソグラフィまたはフォトレジストマスク８２で完全に覆われる。マスク８２は部分１７Ｂは覆わない。マスク８２はＰ−ＭＯＳ注入から（マスク８２の下の）基板１４の部分１７Ａを保護する。
【００４１】
領域２５Ｂは、低エネルギ（１−１０ＫｅＶ）を用いて平方センチ当り５×１０14−２×１０16のドーパント分量で１０−４０ｎｍの深さまでボロン（Ｂ）（または他のｐ型ドーパント）を注入し、アニールすることによって形成することができる。アニールは、ＲＴＡ、レーザアニールまたはパルスアニールを含み得る。これに代えて、より低いエネルギレベル（５ＫｅＶ以下）で二フッ化ボロン（ＢＦ2）をｐ型ドーパントとして用いることができる。領域２５Ｂは好ましくは立方センチ当り１０19-21のドーパント濃度を有する。
さらに、部分１７Ｂに他の注入を施すことができる。たとえば、空間６８および７０を通して、ハローもしくはポケット注入または他のドーパントプロファイルエンジニアリング技術を施すことができる。好ましくは、Ｐ−ＭＯＳ注入の前にハローまたはポケット注入を施して２次元ドーピングプロファイルを形成する。ハロー注入は、部分１７Ｂの空間６８および７０を通して領域２５Ｂの下の深さ（好ましくは領域２３Ｂの下）までｎ型ドーパントを与える。ハロー注入は空間６８および７０に限られるのが有利であり、したがって結果的に生じるポケット領域は領域２５Ｂに好ましくない影響を与えることはなく、接合容量を増加させない。
【００４２】
９０°の角度または他の角度でＰ−ＭＯＳ注入を施して領域を形成することができる。Ｐ−ＭＯＳ注入と関連するドーパントは、基板１４内で接合深さの３０−６０％の距離だけ横方向に拡散する。領域２３Ｂはｃｍ3当り１０19-21のｐ型ドーパント濃度を有する。これに代えて、図６Ａ−図６Ｂを参照して説明されたＰ−ＭＯＳ注入は、図５Ａおよび図５Ｂを参照して説明されたＮ−ＭＯＳ注入の前に行なうことができる。
【００４３】
図７Ａおよび図７Ｂを参照して、層８２（図６Ａおよび６Ｂ）を除去し、絶縁層をコンフォーマル堆積プロセスで堆積して空間６８および７０を充填する。絶縁層は化学機械研磨（ＣＭＰ）を受けて、空間６８および７０の中にそれぞれ絶縁構造３４Ａおよび３４Ｂと絶縁構造３６Ａおよび３６Ｂとを残し、構造５２の上に構造５３を残す。これに代えて、他の空間充填技術を用いて空間６８および７０（図６Ａおよび図６Ｂ）に絶縁材料を与えることができる。
【００４４】
好ましくは、構造３４Ａ、３４Ｂ、３６Ａ、３６Ｂと関連する絶縁層は、ＣＶＤによりＴＥＯＳプロセスで堆積される。絶縁構造３４Ａ、３４Ｂ、３６Ａ、３６Ｂは二酸化ケイ素または窒化ケイ素であり得る。構造３４Ａ、３４Ｂ、３６Ａ、３６Ｂは、簡略化のために層５５を含んで示される。この発明の別の代替的な実施例に従うと、低ｋ誘電材料が用いられる。低ｋ誘電材料は好ましくは水素シルセスキオキサン（ＨＳＱ）、スピンオンガラス（ＳＯＧ）またはベンゾシクロブテン（ＢＣＢ）である。低ｋ誘電材料は図１Ａおよび図１Ｂを参照して論じられる。
【００４５】
図８Ａおよび図８Ｂを参照して、導電構造６２、６４および６６を部分１７Ａおよび１７Ｂから除去し、孔または空間９２、９４および９６を残す。層５５は空間９２、９４および９６の中に残る。層５５は構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂの二酸化ケイ素材料と同化するため、層５５は、構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂの下には示されない。空間９２、９４および９６は好ましくは８０−１２０ｎｍの幅である。空間９２、９４および９６は１つのリソグラフィ特徴よりも小さいものであり得る。導電構造６２、６４および６６は、二酸化ケイ素に対してポリシリコンに選択的な等方性ドライエッチングまたは化学的ウェットエッチングプロセスで除去することができる。
【００４６】
図９Ａおよび図９Ｂを参照して、部分１７Ｂはフォトリソグラフィまたはフォトレジストマスク１１２で完全に覆われ、部分１７Ａの空間９４はマスク１１２で覆われる。マスク１１２はフォトリソグラフィプロセスで選択的にエッチングされ、開口９４にはマスク１１２を残すが、部分１７Ａの空間９２および９６には残さない。
【００４７】
マスク１１２を選択的にエッチングまたはパターニングした後、基板１４はｎ＋ソース／ドレイン接合注入を受けて、空間９２および９６の下に深い領域２３Ａを形成する。領域２３Ａは好ましくはｃｍ3当り１０19-21のｎ型ドーパント濃度を有する。好ましくは、基板１４に対して１５−２５ＫｅＶのエネルギで、ｃｍ2当り５×１０15のドーパント分量の砒素ドーパントが加速される。領域２３Ａは１００ｎｍの深さまで基板１４の中に延びる。マスク１１２は部分１７Ｂを保護し、ｎ−ソース／ドレイン接合注入の後に除去される。
【００４８】
図１０Ａおよび１０Ｂを参照して、部分１７Ａは、フォトリソグラフィまたはフォトレジストマスク１１４で完全に覆われる。部分１７Ｂの開口９４もマスク１１４で覆われる。マスク１１４はフォトリソグラフィプロセスで選択的にエッチングされ、空間９４にはマスク１１４を残すが、部分１７Ｂの空間９２および９６には残さない。
【００４９】
マスク１１４を選択的にエッチングまたはパターニングした後、基板１４はｐ＋ソース／ドレイン接合注入を受けて、空間９２および９６の下に深い領域２３Ｂを形成する。領域２３Ｂは好ましくはｃｍ3当り１０19-21のｎ型ドーパント濃度を有する。好ましくは、基板１４に対して１５−２５ＫｅＶのエネルギレベルでｃｍ2当り１−５×１０15のドーパント分量の二フッ化ボロンドーパントが加速される。領域２３Ｂは基板１４の中に１００ｎｍの深さまで延びる。マスク１１４は部分１７Ａを保護し、ｐ−ソース／ドレイン接合注入の後に除去される。これに代えて、図１０Ａおよび図１０Ｂを参照して説明されたｐ＋ソース／ドレイン接合注入は、図９Ａおよび図９Ｂを参照して説明されたｎ＋ソース／ドレイン接合注入の前に行なうことができる。
【００５０】
図１１Ａおよび図１１Ｂを参照して、マスク１１４を除去した後、高速熱アニール（ＲＴＡ）を施して部分１７Ａおよび１７Ｂの領域２３Ａ、２５Ａ、２３Ｂおよび２５Ｂ中で注入を活性化させる。層５５を除去し、ゲート酸化物形成プロセスを行なう。ゲート酸化物プロセスは、ゲート酸化物バッファ層３２を形成するステップを含む。ゲート酸化物バッファ層３２は、Ｏ2またはＮＯ2プロセス中で４−８オングストロームの厚みまで熱的に成長され、好ましくは二酸化ケイ素である。
【００５１】
層３２は材料３０と基板１４との間の界面を改良する。ＣＶＤにより部分１７Ａおよび１７Ｂの上に高ｋ誘電層３０が堆積される。高ｋ誘電層３０は、アモルファスＴａ2Ｏ5材料の２０−４０ｎｍ厚の層であり得る。層３０は好ましくは、ＲＴＡステップの後に金属有機ＣＶＤプロセスでコンフォーマルに堆積されてアモルファスＴａ2Ｏ5材料の結晶化を防止する。層３０が堆積された後、金属導体２６の３０−４０ｎｍ厚の層がＣＶＤによりコンフォーマルに堆積される。金属導体２６は好ましくはＴｉＮである。これに代えて、導体２６はポリシリコンまたは金属であり得る。
【００５２】
図１２Ａおよび図１２Ｂを参照して、層３０および３２ならびに導体２６は、空間６８および７０から選択的にエッチングされる。ゲート領域１１８上の層１２４を用いるフォトリソグラフィプロセスは、ゲート領域１１８上（たとえば図８Ａ−図１０Ｂの空間９４）の層３０および３２ならびに導体２６を守る。
【００５３】
図１３Ａおよび図１３Ｂを参照して、マスク１２４を除去する。マスク１２４を除去した後、ニッケルスパッタリングプロセスは空間６８および７０（図１２）内ならびに導体２６および絶縁体構造５３上に８−１２ｎｍ厚の層として層２９（ニッケル層）を設ける。これに代えて、他の耐熱性材料を用いることができる。
【００５４】
ニッケルシリサイド化プロセスを用いて領域２３Ａおよび２３Ｂ上にシリサイド化層を形成する。ニッケルシリサイド化プロセスは５００−６００℃の温度でのＲＴＡを含む。層２９の厚みの６０％（５−８ｎｍ）が基板１４を消費する。ニッケルシリサイド化プロセスと関連する低温は層３０に影響しないのが有利である。シリサイド化プロセスは、接触抵抗を減じるモノニッケルシリサイドを形成する。
【００５５】
層２９を設けた後、ＣＶＤにより層２９の上にタングステン層９７としてプラグ２８が堆積される。これに代えて、タングステン以外の耐熱性金属を堆積することができる。層９７は、コンタクト４０Ａ、４０Ｂ、４２Ａおよび４２Ｂならびにプラグ２８に対して用いられる。層９７の堆積の後、基板１４は、構造３４Ａ、３６Ａ、３４Ｂおよび３６Ｂの上面に達するまで、ＣＭＰを受ける。
【００５６】
この発明の有利な方法は、自己整列された浅いソースおよびドレイン延在部を設ける。自己整列されたコンタクト４０Ｂおよび４２Ｂだけでなく、自己整列ゲート構造１８Ａおよび１８Ｂならびに自己整列ソース／ドレイン延在部（領域２５Ａおよび２５Ｂ）が形成される。コンタクト４０Ａ、４２Ａ、４０Ｂおよび４２Ｂの自己整列性は、構造１８Ａおよび１８Ｂとコンタクト４０Ｂおよび４２Ｂとの間の求められるリソグラフィ間隔を減じる。
【００５７】
好ましい実施例、例、材料および値が与えられたが、それらは例示の目的のためのみのものであることを理解されたい。この発明の装置および方法は開示されたとおりの詳細および条件に限られるものではない。たとえば、高ｋ誘電材料に言及しているが、他の材料を用いることが可能である。したがって、添付の請求項に規定される、この発明の精神から逸脱することなく、開示された詳細に対して変更がなされ得る。
【図面の簡単な説明】
【図１Ａ】 この発明の例示的な実施例に従う浅いソース／ドレイン延在部を備えるＮチャネルトランジスタを含む集積回路の部分の断面図である。
【図１Ｂ】 この発明の別の例示的な実施例に従う浅いソース／ドレイン延在部を備えるＰチャネルトランジスタを含む集積回路の部分の断面図である。
【図２Ａ】 浅いトレンチ分離ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図２Ｂ】 浅いトレンチ分離ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図３Ａ】 ポリシリコン堆積ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図３Ｂ】 ポリシリコン堆積ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図４Ａ】 ポリシリコンパターニングステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図４Ｂ】 ポリシリコンパターニングステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図５Ａ】 Ｎチャネルトランジスタのための浅い接合注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図５Ｂ】 Ｐチャネルトランジスタのための浅い接合注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図６Ａ】 Ｎチャネルトランジスタのための浅い接合注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図６Ｂ】 Ｐチャネルトランジスタのための浅い接合注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図７Ａ】 二酸化ケイ素堆積および化学機械研磨のステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図７Ｂ】 二酸化ケイ素堆積および化学機械研磨のステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図８Ａ】 ポリシリコン除去ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図８Ｂ】 ポリシリコン除去ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図９Ａ】 Ｎチャネルトランジスタのための深いソース／ドレイン注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図９Ｂ】 Ｐチャネルトランジスタのための深いソース／ドレイン注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１０Ａ】 Ｎチャネルトランジスタのための深いソース／ドレイン接合注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図１０Ｂ】 Ｐチャネルトランジスタのための深いソース／ドレイン接合注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１１Ａ】 ゲート誘電体およびゲート金属堆積ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図１１Ｂ】 ゲート誘電体およびゲート金属堆積ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１２Ａ】 ゲート金属除去ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図１２Ｂ】 ゲート金属除去ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１３Ａ】 ニッケル堆積ステップを示す、図１Ａに図示された集積回路の断面図である。
【図１３Ｂ】 ニッケル堆積ステップを示す、図１Ｂに図示された集積回路の断面図である。
【技術分野】
この発明は、集積回路（ＩＣ）および集積回路を製造する方法に関する。より特定的には、この発明は、極浅または浅いソース／ドレイン延在部を備えるトランジスタを有する集積回路を製造する方法に関する。
【０００２】
【背景技術】
超大規模集積（ＵＬＳＩ）回路などの集積回路（ＩＣ）は、１００万個以上ものトランジスタを含み得る。ＵＬＳＩ回路は、相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含み得る。トランジスタは、ドレインおよびソース領域間に配置された半導体ゲートを含み得る。ドレインおよびソース領域は典型的に、Ｐ型ドーパント（ボロン）またはＮ型ドーパント（リン）で濃くドープされる。
【０００３】
ドレインおよびソース領域は一般的に、部分的にゲート下に配置される薄いまたは浅い延在部を含んでトランジスタの性能を高める。浅いソースおよびドレイン延在部は、ＮチャネルおよびＰチャネルトランジスタの両者に対して、トランジスタの性能を劣化させる短チャネル効果に対する耐性を達成するのを助ける。短チャネル効果は主流ＣＭＯＳ技術に関して最も重要なスケーリングの問題に含まれ、しきい値電圧のロールオフおよびドレイン誘導バリアの低下を引き起こし得る。浅いソースおよびドレイン延在部ならびにしたがって短チャネル効果を制御することは、トランジスタがより小型になるに従って特に重要である。
【０００４】
従来の技術は二重打込みプロセスを用いて浅いソースおよびドレイン延在部を形成する。従来のプロセスに従うと、ソースおよびドレイン延在部は、シリコン基板の上面上に側壁スペーサを有しないトランジスタゲート構造を設けることによって形成される。シリコン基板は、拡散プロセスまたはイオン注入プロセスなどの従来のドーピングプロセスを介してゲート構造の両側上でドープされる。側壁スペーサがなくても、ドーピングプロセスは薄い領域（すなわち基板の上面のすぐ下）にドーパントを導き、ドレインおよびソース延在部を形成するとともにドレインおよびソース領域を部分的に形成する。
【０００５】
ドレインおよびソース延在部を形成した後、ソースおよびドレイン延在部上に、ゲート構造の横方向の側に当接する二酸化ケイ素スペーサが設けられる。基板に２度目のドーピングがされて、より深いソースおよびドレイン領域を形成する。二酸化ケイ素スペーサのブロッキング能力により、ソースおよびドレイン延在部がさらにドープされることはない。
ＵＳ−Ａ−５ ８５８ ８４８は、浅いソースおよびドレイン延在部を備えるトランジスタを形成する従来のプロセスを開示している。プロセスは、半導体基板の上に犠牲誘電体を形成するステップ、開口をエッチングするステップならびに開口の中にゲート誘電体およびポリシリコン電極をそれぞれ堆積するステップを含む。次にゲート誘電体およびゲート電極の部分をエッチングして開口を形成し、薄い濃度のドーパントのその後の堆積を許して浅いソースおよびドレイン延在部を形成する。その後、開口を窒化物で充填してゲートの側壁に窒化物スペーサを形成する。次に犠牲誘電体の残余を除去し、ポリシリコンゲート電極も導通させる注入ステップを用いてメインのソースおよびドレイン領域を形成し、これらは窒化物スペーサと自己整列される。
【０００６】
集積回路（ＩＣ）上に配置されたトランジスタが小型化するにつれ、浅いおよび極浅のソース／ドレイン延在部を備えるトランジスタは、製造がより困難になっている。たとえば、より小型のトランジスタは、（３０ナノメータ（ｎｍ）未満の接合深さの）極浅のソースおよびドレイン延在部を有する。３０ｎｍ未満の接合深さを備えるソースおよびドレイン延在部を形成することは、従来の作製技術を用いては非常に困難である。
【０００７】
従来のイオン注入および拡散ドーピング技術により、ＩＣ上のトランジスタは短チャネル効果を受けやすくなり、これは、基板に深く延びるドーパントプロファイルのテール分布を生じてしまう。また、従来のイオン注入技術は、浅いソースおよびドレイン延在部を維持することが困難である。なぜなら、イオン注入の間にバルク半導体基板に生成された点欠陥により、ドーパントがより容易に拡散する（過渡増速拡散、ＴＥＤ）可能性があるためである。拡散はしばしば、バルク半導体基板の中に垂直方向にソースおよびドレイン延在部を延ばしてしまう。
【０００８】
集積回路（ＩＣ）上に配置されたトランジスタが小型化するにつれ（たとえば、５０ｎｍに近似するゲート長を備えるトランジスタ）、ＣＭＯＳ作製プロセスは２次元チャネルドーピング技術を考えた。２次元ドーピング注入は、均一でない横方向のチャネルドーピングプロファイルと、非常に急勾配かつ逆行したチャネルドーピングプロファイルである垂直方向のチャネルドーピングプロファイルを形成し得る。２次元チャネルドーピングプロファイルは、スケーリング（すなわち、高性能トランジスタの超小型寸法の比例動作および構造素子）に極めて重要である。
【０００９】
２次元チャネルドーピングプロファイルは、ソース全体およびドレイン全体を取囲む深ポケット注入によって従来は形成される。注入は、ソースおよびドレインの導電型とは反対の導電型を有し、ソースおよびドレインの境付近に「ハロー状」構造を形成する。ハロー状構造はソースおよびドレインの接合近くのドーピング濃度を上昇させる。ソースおよびドレインの接合近くの上昇したドーピング濃度は、ソース／ドレイン接合容量（たとえば寄生容量）を劣化させる（すなわち増加させる）。増加した寄生容量はトランジスタの速度を減じてしまう。
【００１０】
このように、浅い延在部および深ポケット注入を用いて短チャネル効果を軽減する。しかしながら、浅い延在部の形成は、トランジスタが小型化するにつれ困難であり、従来のプロセスに従って作製すると、ポケット注入はトランジスタの速度に好ましくない影響を与える可能性がある。
【００１１】
さらに、ＣＭＯＳスケーリングに関連する別の大きな問題は、ゲート導体下に配置された従来のゲート誘電材料に関する。一般的に、トランジスタのサイズが小さくなるにつれ、二酸化ケイ素などの従来のゲート誘電材料は信頼性がより低くなる。たとえば、二酸化ケイ素は「直接トンネリング効果」が引き起こす高い漏れ電流を受けやすい。一般的に、チャネル長さが７０ナノメータ（ｎｍ）以下に近づくにつれ、誘電係数（ｋ）の高い誘電材料が二酸化ケイ素誘電材料に置換わらなければならない。
【００１２】
高ｋ（high-k）誘電材料は、それらの分子構造と関連する熱的不安定性のために、従来のＣＭＯＳプロセスで利用することはできない。（典型的に１０５０℃で１０秒間の）ソース／ドレイン注入活性化アニールなどの高温処理が、高ｋ誘電材料とシリコンとの間の反応を引き起こし得る。また、高ｋ誘電材料は、高温処理に応答して相を（アモルファスから結晶へ）変化させ得る。たとえば、１つの高ｋ誘電材料である五酸化タンタル（Ｔａ2Ｏ5）は、約８００℃でアモルファス材料から結晶材料へ相を変化させる。結晶Ｔａ2Ｏ5材料は高い漏れ電流を有する。
【００１３】
ＣＭＯＳスケーリングと関連するさらに別の問題は、ゲート構造とコンタクトとの間の間隔に関する。集積回路デバイスの層またはレベル間の電気的接続をもたらすには、ＩＣデバイス中にコンタクトが必要である。半導体デバイスは典型的に、コンタクトを介して特定の構造の中にともに結合される多数のトランジスタを含む。
【００１４】
コンタクトは、集積回路上に配置されたトランジスタのソース領域および／またはドレイン領域に一般的に結合される。コンタクトはしばしば、シリサイド層を介してソースおよびドレイン領域に接続される。シリサイド層は一般的に高温プロセスで形成される。シリサイド層はドレイン／ソース直列抵抗を減じる。
【００１５】
従来のプロセスでは、コンタクトは、最小限の許容可能な距離（しばしば、少なくとも１つの最小リソグラフィ特徴）分だけゲート導体から間隔をあけなければならない。コンタクトはゲート構造から間隔をあけなければならないため、整列エラーが、短絡、激しいクロストークまたは、ソースコンタクトもしくはドレインコンタクトを備えるスタックゲートを生じる結果を招くことはない。高度な作製プロセスに従ってリソグラフィ特徴のサイズが減じられると、コンタクトとゲート構造との間の間隔はさらにより重要である。なぜなら僅かな整列エラーが短絡を引き起こす可能性があるからである。コンタクトとゲートとの間の間隔がトランジスタの全体サイズおよびしたがってＩＣのサイズに寄与する。
【００１６】
このように、コンタクトとゲートとの間の整列不良を防止しかつコンタクトとゲートとの間の間隔を減じるようにするプロセスに対する必要性が存在する。さらに、従来の二重打込みプロセスを用いない、浅いソースおよびドレイン延在部を製造する方法に対する必要性が存在する。またさらに、高ｋ誘電材料を利用可能な浅い接合ソースおよびドレイン延在部を有するトランジスタに対する必要性が存在する。
【００１７】
【発明の開示】
この発明は集積回路を作製するためのプロセスに関する。プロセスは、基板上にポリシリコンパターンを形成するステップ、浅いソース領域および浅いドレイン領域を形成するステップ、浅いソース領域と関連する間隔および浅いドレイン領域と関連する間隔に材料を堆積するステップ、ポリシリコンパターンを除去するステップならびにゲート領域上にフォトレジストを設けるステップを含む。プロセスはさらに、深いソース領域および深いドレイン領域を形成するステップ、フォトレジストを除去するステップならびにゲート領域の上にゲート誘電体およびゲート導体を堆積するステップをさらに含む。
【００１８】
この発明は、第１の絶縁構造の下に浅いソース領域および第２の絶縁構造の下に浅いドレイン領域を含む基板上に集積回路を作製する方法にさらに関する。基板の第１の導電構造は、第１の絶縁構造により第２の導電構造から分離される。基板の第３の導電構造も、第２の絶縁構造により第２の導電構造から分離される。第２の導電構造はゲート場所にある。この方法は、第１の導電構造および第３の導電構造を除去するステップ、基板をドープして深いソース領域および深いドレイン領域を形成するステップ、第２の導電構造を除去するステップならびにゲート場所の上にゲート導体を設けるステップを含む。
【００１９】
この発明は、基板上に集積回路を作製するダマシン法にも関する。基板の第１の導電構造は、第１の空間により第２の導電構造から分離される。基板の第３の導電構造も、第２の空間により第２の導電構造から分離される。第２の導電構造はゲート場所にある。この方法は、第１の空間の下に浅いソース領域および第２の空間の下に浅いドレイン領域を形成するステップ、第１の空間および第２の空間に絶縁材料を堆積するステップ、第１の導電構造および第３の導電構造をエッチングするステップ、深いソース領域および深いドレイン領域を形成するステップ、第２の導電構造をエッチングするステップならびにゲート場所の上にゲート導体を堆積するステップを含む。
【００２０】
この発明の例示的な実施例が添付の図面を参照して以下に説明され、ここで同じ参照番号は同じ要素を示す。
【００２１】
【発明を実行するためのモード】
図１Ａ−図１３Ｂは、基板上にＰチャネルおよびＮチャネルトランジスタを形成するための、有利な相補型金属酸化物半導体（ＣＭＯＳ）作製ダマシンプロセスを図示する。図１Ａ−図１３Ａは、Ｎチャネルトランジスタを含む集積回路の部分と関連するプロセスを示す。図１Ｂ−図１３Ｂは、Ｐチャネルトランジスタを含む集積回路の部分に対するプロセスを示す。以下のように図１Ａ−図１３Ｂを参照して、有利なプロセスおよびトランジスタ構造が後述される。
【００２２】
図１Ａおよび図１Ｂを参照して、集積回路１５は、半導体基板１４の部分１７Ａ上に配置されたＮチャネルトランジスタ１６Ａ（図１Ａ）および半導体基板１４の部分１７Ｂ上に配置されたＰチャネルトランジスタ１６Ｂ（図１Ｂ）を含む。部分１７Ａは好ましくは基板１４のｐウェルまたはｐ型領域（ｐ−）内にある。これに代えて、基板１４全体をｐ型ドーパント（ｐ−）で薄くドープすることができる。部分１７Ｂと関連する基板１４はｎ型ドーパント（ｎ−）で薄くドープされる。部分１７Ｂは好ましくは基板１４と関連するｎウェルまたはｎ型領域（ｎ−）の一部である。
【００２３】
半導体基板１４は好ましくは単結晶シリコンウェハなどの単結晶シリコン材料である。トランジスタ１６Ａおよび１６Ｂは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの電界効果トランジスタであり得る。トランジスタ１６Ａおよび１６Ｂは（たとえば５０ｎｍに近似する）１００ｎｍ未満のゲート長を好ましくは有し、１，０００，０００個以上のトランジスタを含む超大規模集積（ＵＬＳＩ）回路の一部である。トランジスタ１６Ａおよび１６Ｂは絶縁構造５２の間に設けられる。構造５２間の横方向寸法（たとえば図１Ａ−図１３Ｂの左から右）は好ましくは１０００ｎｍ未満（たとえば４００−６００ｎｍ）である。
【００２４】
トランジスタ１６Ａは、ゲートスタックまたは構造１８Ａ、ソース領域２２Ａおよびドレイン領域２４Ａを含む。トランジスタ１６Ｂは、ゲートスタックまたは構造１８Ｂ、ソース領域２２Ｂおよびドレイン領域２４Ｂを含む。領域２２Ａおよび２４Ａは、深い領域２３Ａおよび浅い領域２５Ａを含む。領域２２Ｂおよび２４Ｂは、深い領域２３Ｂおよび浅い領域２５Ｂを含む。浅い領域２５Ａおよび２５Ｂは、それぞれトランジスタ１８Ａおよび１８Ｂに対するソース／ドレイン延在部として働き、それらはトランジスタ１６Ａおよび１６Ｂが短チャネル効果に対する実質的な耐性を達成するのを助ける。短チャネル効果は、トランジスタ１６Ａおよび１６Ｂの性能だけでなく、トランジスタ１６Ａおよび１６Ｂと関連するＩＣの製造性を劣化させ得る。
【００２５】
領域２５Ａおよび２５Ｂは、深い領域２３Ａおよび２３Ｂよりも薄い極浅延在部（たとえば３０ｎｍ未満の接合深さ）であり得る。しかしながら、領域２５Ａおよび２５Ｂは３０ｎｍよりも深いものであり得る。領域２５Ａおよび２５Ｂは好ましくは１０−４０ｎｍの深さおよび９０−１３０ｎｍの幅である。
【００２６】
領域２３Ａおよび２３Ｂは好ましくは１００ｎｍ（８０−２５０ｎｍ）の深さおよび８０−１４０の幅である。領域２２Ａおよび２４Ａはｃｍ3当り１０19-21のｎ型ドーパント濃度を有し、領域２２Ｂおよび２４Ｂはｃｍ3当り１０19-21のｐ型ドーパント濃度を有する。ｎ型ドーパントは、リン（Ｐ）、砒素（Ａｓ）または他のドーパントであり得、ｐ型ドーパントは、ボロン（Ｂ）、二フッ化ボロン（ＢＦ2）または他のドーパントであり得る。
【００２７】
ゲート構造１８Ａおよび１８Ｂは好ましくは１００−３００ｎｍの高さおよび８０−１２０ｎｍの幅であり、金属導体２６、金属層またはプラグ２８、高誘電係数（ｋ）の誘電層３０、金属層２９およびゲート酸化物バッファ層３２を含む。導体２６は好ましくは窒化チタン（ＴｉＮ）の２０−４０ｎｍ厚のコンフォーマル層である。プラグ２８は好ましくはタングステン（Ｗ）の５０−２５０ｎｍ厚の層である。層３０は好ましくは五酸化タンタル（Ｔａ2Ｏ5）または二酸化チタン（ＴｉＯ2）の２−１０ｎｍ厚のコンフォーマル層である。層２９は好ましくはニッケル（Ｎｉ）などの金属の８−１２ｎｍ厚の層である。層３２は好ましくは熱的に成長した二酸化ケイ素または堆積された窒化ケイ素（Ｓｉ3Ｎ4）の４−８ｎｍ厚の層である。これに代えて、層２６、プラグ２８および層２９は他の導電または半導電材料と置換え可能である。
【００２８】
ゲートスタック構造１８Ａは絶縁構造３４Ａと絶縁構造３６Ａとの間に配置される。ゲート構造１８Ｂは絶縁構造３４Ｂと絶縁構造３６Ｂとの間に配置される。コンタクト４０Ａがソース領域２２Ａの上に設けられ、コンタクト４２Ａがドレイン領域２４Ａの上に設けられる。コンタクト４０Ｂはソース領域２２Ｂの上に設けられ、コンタクト４２Ｂはドレイン領域２４Ｂの上に設けられる。好ましくは、コンタクト４０Ａ、４２Ａ、４０Ｂおよび４２Ｂはそれぞれ深い領域２３Ａおよび２３Ｂの上に設けられる。
【００２９】
コンタクト４０Ａ、４２Ａ、４０Ｂおよび４２Ｂは各々シリサイド層４１を含む。層４１は好ましくはニッケルシリサイドの２０−３０ｎｍ厚の層である。これに代えて、他の金属、シリサイドまたは導電層を用いることができる。
【００３０】
絶縁構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは、ゲート構造１８Ａおよび１８Ｂのための絶縁スペーサとして働く。構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは好ましくは８０−１２０ｎｍの幅および１００−３００ｎｍの高さであり、コンタクト４０Ａおよび４２Ａとゲート構造１８Ａとの間の分離ならびにコンタクト４０Ｂおよび４２Ｂとゲート構造１８Ｂとの間の分離を与える。構造３４Ａ、３４Ｂならびに３６Ａおよび３６Ｂは化学気相成長（ＣＶＤ）テトラオルトシリケート（ＴＥＯＳ）プロセスによってコンフォーマルに堆積され、エッチバックされてトランジスタ１６Ａおよび１６Ｂのための特定の構造を残すことができる。これに代えて、構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは窒化ケイ素（Ｓｉ3Ｎ4）などの他の絶縁材料であり得る。構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂと類似の絶縁構造５３を構造５２の上に設けることができる。
【００３１】
この発明の別の例示的な実施例に従うと、絶縁構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂは低ｋ（low-k）材料であり得る。低ｋ材料は、コンタクト４０Ａ、４０Ｂ、４２Ａおよび４２Ｂならびに構造５３と関連する容量効果を有利に減じる。低ｋ材料（ｋは３未満、好ましくは２未満）は、気相成長およびスピンオンコーティング技術から作ることができる。たとえば、ポリマーのパリレンおよびポリナフタレン族ならびにポリテトラフルオロエチレン（ＰＴＦＥ）の気相成長を用いて低ｋ材料を形成することができる。これに代えて、フッ化ＳｉＯ２ガラスのプラズマ励起化学気相成長（ＰＥＣＶＤ）および高密度プラズマＣＶＤならびにアモルファスＣ：Ｆが低ｋ誘電材料を形成することができる。空隙形成および五フッ化スチレンのプラズマ処理およびＰＴＦＥのパルスプラズマ処理も用いることができる。さらに、スピンコーティングにより材料を堆積することができる。スピンコーティング材料は、（フッ化されたまたはフッ化されていない）有機ポリマー、無機ポリマー（無孔性）、無機−有機ハイブリッドまたは多孔性材料（キセロゲルまたはエーロゲル）を含む。低ｋ材料の合成は、ウェイ・ウィリアム・リーおよびポールＳ．ホー（Wei William Lee and Paul S. Ho）による、「ＵＬＳＩ層間誘電体用途のための低誘電係数材料」（“Low-Dielectric-Constant Materials for ULSI Interlayer Dielectric Applications”, MRS Bulletin (October, 1997), pages 19-23）と題された論文に記載されている。
【００３２】
図１Ａ−図１３Ｂを参照して、集積回路１５の作製は以下のように後述される。図２Ａおよび図２Ｂにおいて、部分１７Ａおよび１７Ｂは、従来のシャロートレンチ分離（ＳＴＩ）技術によって形成される構造５２を含む。これに代えて、シリコンの選択酸化（ＬＯＣＯＳ）技術を含む他の分離技術を用いて分離構造５２を形成することができる。さらに、従来のプロセスに従ってウェル注入、パンチスルー注入およびしきい値調節注入を基板１４に与える。基板１４は、基板１４上に熱的に成長するパッド層または酸化物層５５も含む。層５５は好ましくは２−５ｎｍの厚みを有する。
【００３３】
図３Ａおよび図３Ｂを参照して、酸化物層５５の上に導電層３８が堆積される。層３８は好ましくは１００−３００ｎｍの厚みであり、これをマスクとして用いて絶縁構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂと、コンタクト４０Ａ、４０Ｂ、４２Ａおよび４２Ｂと、ゲート構造１８Ａおよび１８Ｂとを規定する。層３８は、プラズマ励起化学気相成長（ＰＥＣＶＤ）によって堆積された、ドープされたまたはドープされていないポリシリコン層であり得る。これに代えて、他の堆積技術および導電材料を用いることができる。
【００３４】
図４Ａおよび図４Ｂにおいて、導電層３８をフォトリソグラフィプロセスで選択的にエッチングして構造６２、６４および６６を形成する。構造６２、６４および６６は好ましくは８０−１２０ｎｍの幅を有し、プラズマドライエッチを用いる深紫外リソグラフィプロセスで形成される。構造６２、６４および６６は、オーバーエッチングまたはトリムエッチングによる１つの最小リソグラフィ特徴よりも小さな幅を有し得る。
【００３５】
構造６２、６４および６６は孔または空間６８および孔または空間７０を規定する。構造６４はゲート領域１１８と関連付けられる。空間６８はソース延在部（ソース領域２２Ａの浅い領域２５Ａおよびソース領域２２Ｂの浅い領域２５Ｂ、図１Ａおよび図１Ｂ）と関連付けられ、空間７０はドレイン延在部（ドレイン領域２４Ａの浅い領域２５Ａおよびドレイン領域２４Ｂの浅い領域２５Ｂ、図１Ａおよび図１Ｂ）と関連付けられる。構造６２、６４および６６と関連付けられるポリシリコンパターンは、フォトレジストマスクを設けることと、基板１４上の層３８を選択的にエッチングして空間６８および７０を形成することとによって形成される。
【００３６】
図５Ａおよび図５Ｂを参照して、基板１４は自己整列されたＮ−ＭＯＳ注入を経て部分１７Ａの空間６８および７０下に浅い領域２５Ａを設ける。空間６８および７０ならびに構造６２、６４および６６を含む部分１７Ｂは、フォトリソグラフィまたはフォトレジストマスク８０で完全に覆われる。マスク８０は部分１７Ａを覆わない。マスク８０は、Ｎ−ＭＯＳ注入から（マスク８０下の）基板１４の部分１７Ｂを保護する。部分１７Ｂは典型的には部分１７Ａと同じ基板１４上にあるため、部分１７Ｂは、マスクされていなければ、同様のプロセスを受ける。
【００３７】
領域２５Ａは、低エネルギ（１−１０ＫｅＶ（キロ電子ボルト））を用いて平方センチ（ｃｍ2）当り５×１０14−２×１０15のドーパント分量で１０−４０ｎｍの深さまでリン（Ｐ）または砒素（Ａｓ）（または他のｎ型ドーパント）を注入し、アニールすることによって形成することができる。アニールは、高速熱アニール（ＲＴＡ）、レーザアニールまたはパルスアニールを含み得る。これに代えて、低エネルギレベル（５ＫｅＶ以下）で砒素を用いることができる。
【００３８】
Ｎ−ＭＯＳ注入を９０°の角度または他の角度で施して領域２５Ａを形成することができる。Ｎ−ＭＯＳ注入と関連するドーパントは、基板１４内の接合深さの３０−６０％の距離だけ横方向に拡散することができる。領域２５Ａは好ましくは立方センチ当り１０19-21のドーパント濃度を有する。
【００３９】
さらに、部分１７Ａに他の注入を施すことができる。たとえば、空間６８および７０を通して、ハローもしくはポケット注入または他のドーパントプロファイルエンジニアリング技術を施すことができる。好ましくは、ハローまたはポケット注入をＮ−ＭＯＳ注入の前に施して２次元チャネルドーピングプロファイルを形成する。ハロー注入は、部分１７Ａの空間６８および７０を通して領域２５Ａの下の深さ（好ましくは領域２３Ａ下）までｐ型ドーパントを与える。ハロー注入は空間６８および７０に限られるのが有利であり、したがって結果的に生じるポケット領域は領域２５Ａに好ましくない影響を与えず、接合容量を増加させない。ドーピングの後、エッチング、ストリッピングまたは他の除去プロセスで層８０（図５Ｂ）を除去する。
【００４０】
図６Ａおよび図６Ｂを参照して、自己整列されたＰ−ＭＯＳ注入が基板１４に施され、部分１７Ｂの空間６８および７０の下に浅い領域２５Ｂを設ける。空間６８および７０ならびに構造６２、６４および６６を含む部分１７Ａはフォトリソグラフィまたはフォトレジストマスク８２で完全に覆われる。マスク８２は部分１７Ｂは覆わない。マスク８２はＰ−ＭＯＳ注入から（マスク８２の下の）基板１４の部分１７Ａを保護する。
【００４１】
領域２５Ｂは、低エネルギ（１−１０ＫｅＶ）を用いて平方センチ当り５×１０14−２×１０16のドーパント分量で１０−４０ｎｍの深さまでボロン（Ｂ）（または他のｐ型ドーパント）を注入し、アニールすることによって形成することができる。アニールは、ＲＴＡ、レーザアニールまたはパルスアニールを含み得る。これに代えて、より低いエネルギレベル（５ＫｅＶ以下）で二フッ化ボロン（ＢＦ2）をｐ型ドーパントとして用いることができる。領域２５Ｂは好ましくは立方センチ当り１０19-21のドーパント濃度を有する。
さらに、部分１７Ｂに他の注入を施すことができる。たとえば、空間６８および７０を通して、ハローもしくはポケット注入または他のドーパントプロファイルエンジニアリング技術を施すことができる。好ましくは、Ｐ−ＭＯＳ注入の前にハローまたはポケット注入を施して２次元ドーピングプロファイルを形成する。ハロー注入は、部分１７Ｂの空間６８および７０を通して領域２５Ｂの下の深さ（好ましくは領域２３Ｂの下）までｎ型ドーパントを与える。ハロー注入は空間６８および７０に限られるのが有利であり、したがって結果的に生じるポケット領域は領域２５Ｂに好ましくない影響を与えることはなく、接合容量を増加させない。
【００４２】
９０°の角度または他の角度でＰ−ＭＯＳ注入を施して領域を形成することができる。Ｐ−ＭＯＳ注入と関連するドーパントは、基板１４内で接合深さの３０−６０％の距離だけ横方向に拡散する。領域２３Ｂはｃｍ3当り１０19-21のｐ型ドーパント濃度を有する。これに代えて、図６Ａ−図６Ｂを参照して説明されたＰ−ＭＯＳ注入は、図５Ａおよび図５Ｂを参照して説明されたＮ−ＭＯＳ注入の前に行なうことができる。
【００４３】
図７Ａおよび図７Ｂを参照して、層８２（図６Ａおよび６Ｂ）を除去し、絶縁層をコンフォーマル堆積プロセスで堆積して空間６８および７０を充填する。絶縁層は化学機械研磨（ＣＭＰ）を受けて、空間６８および７０の中にそれぞれ絶縁構造３４Ａおよび３４Ｂと絶縁構造３６Ａおよび３６Ｂとを残し、構造５２の上に構造５３を残す。これに代えて、他の空間充填技術を用いて空間６８および７０（図６Ａおよび図６Ｂ）に絶縁材料を与えることができる。
【００４４】
好ましくは、構造３４Ａ、３４Ｂ、３６Ａ、３６Ｂと関連する絶縁層は、ＣＶＤによりＴＥＯＳプロセスで堆積される。絶縁構造３４Ａ、３４Ｂ、３６Ａ、３６Ｂは二酸化ケイ素または窒化ケイ素であり得る。構造３４Ａ、３４Ｂ、３６Ａ、３６Ｂは、簡略化のために層５５を含んで示される。この発明の別の代替的な実施例に従うと、低ｋ誘電材料が用いられる。低ｋ誘電材料は好ましくは水素シルセスキオキサン（ＨＳＱ）、スピンオンガラス（ＳＯＧ）またはベンゾシクロブテン（ＢＣＢ）である。低ｋ誘電材料は図１Ａおよび図１Ｂを参照して論じられる。
【００４５】
図８Ａおよび図８Ｂを参照して、導電構造６２、６４および６６を部分１７Ａおよび１７Ｂから除去し、孔または空間９２、９４および９６を残す。層５５は空間９２、９４および９６の中に残る。層５５は構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂの二酸化ケイ素材料と同化するため、層５５は、構造３４Ａ、３４Ｂ、３６Ａおよび３６Ｂの下には示されない。空間９２、９４および９６は好ましくは８０−１２０ｎｍの幅である。空間９２、９４および９６は１つのリソグラフィ特徴よりも小さいものであり得る。導電構造６２、６４および６６は、二酸化ケイ素に対してポリシリコンに選択的な等方性ドライエッチングまたは化学的ウェットエッチングプロセスで除去することができる。
【００４６】
図９Ａおよび図９Ｂを参照して、部分１７Ｂはフォトリソグラフィまたはフォトレジストマスク１１２で完全に覆われ、部分１７Ａの空間９４はマスク１１２で覆われる。マスク１１２はフォトリソグラフィプロセスで選択的にエッチングされ、開口９４にはマスク１１２を残すが、部分１７Ａの空間９２および９６には残さない。
【００４７】
マスク１１２を選択的にエッチングまたはパターニングした後、基板１４はｎ＋ソース／ドレイン接合注入を受けて、空間９２および９６の下に深い領域２３Ａを形成する。領域２３Ａは好ましくはｃｍ3当り１０19-21のｎ型ドーパント濃度を有する。好ましくは、基板１４に対して１５−２５ＫｅＶのエネルギで、ｃｍ2当り５×１０15のドーパント分量の砒素ドーパントが加速される。領域２３Ａは１００ｎｍの深さまで基板１４の中に延びる。マスク１１２は部分１７Ｂを保護し、ｎ−ソース／ドレイン接合注入の後に除去される。
【００４８】
図１０Ａおよび１０Ｂを参照して、部分１７Ａは、フォトリソグラフィまたはフォトレジストマスク１１４で完全に覆われる。部分１７Ｂの開口９４もマスク１１４で覆われる。マスク１１４はフォトリソグラフィプロセスで選択的にエッチングされ、空間９４にはマスク１１４を残すが、部分１７Ｂの空間９２および９６には残さない。
【００４９】
マスク１１４を選択的にエッチングまたはパターニングした後、基板１４はｐ＋ソース／ドレイン接合注入を受けて、空間９２および９６の下に深い領域２３Ｂを形成する。領域２３Ｂは好ましくはｃｍ3当り１０19-21のｎ型ドーパント濃度を有する。好ましくは、基板１４に対して１５−２５ＫｅＶのエネルギレベルでｃｍ2当り１−５×１０15のドーパント分量の二フッ化ボロンドーパントが加速される。領域２３Ｂは基板１４の中に１００ｎｍの深さまで延びる。マスク１１４は部分１７Ａを保護し、ｐ−ソース／ドレイン接合注入の後に除去される。これに代えて、図１０Ａおよび図１０Ｂを参照して説明されたｐ＋ソース／ドレイン接合注入は、図９Ａおよび図９Ｂを参照して説明されたｎ＋ソース／ドレイン接合注入の前に行なうことができる。
【００５０】
図１１Ａおよび図１１Ｂを参照して、マスク１１４を除去した後、高速熱アニール（ＲＴＡ）を施して部分１７Ａおよび１７Ｂの領域２３Ａ、２５Ａ、２３Ｂおよび２５Ｂ中で注入を活性化させる。層５５を除去し、ゲート酸化物形成プロセスを行なう。ゲート酸化物プロセスは、ゲート酸化物バッファ層３２を形成するステップを含む。ゲート酸化物バッファ層３２は、Ｏ2またはＮＯ2プロセス中で４−８オングストロームの厚みまで熱的に成長され、好ましくは二酸化ケイ素である。
【００５１】
層３２は材料３０と基板１４との間の界面を改良する。ＣＶＤにより部分１７Ａおよび１７Ｂの上に高ｋ誘電層３０が堆積される。高ｋ誘電層３０は、アモルファスＴａ2Ｏ5材料の２０−４０ｎｍ厚の層であり得る。層３０は好ましくは、ＲＴＡステップの後に金属有機ＣＶＤプロセスでコンフォーマルに堆積されてアモルファスＴａ2Ｏ5材料の結晶化を防止する。層３０が堆積された後、金属導体２６の３０−４０ｎｍ厚の層がＣＶＤによりコンフォーマルに堆積される。金属導体２６は好ましくはＴｉＮである。これに代えて、導体２６はポリシリコンまたは金属であり得る。
【００５２】
図１２Ａおよび図１２Ｂを参照して、層３０および３２ならびに導体２６は、空間６８および７０から選択的にエッチングされる。ゲート領域１１８上の層１２４を用いるフォトリソグラフィプロセスは、ゲート領域１１８上（たとえば図８Ａ−図１０Ｂの空間９４）の層３０および３２ならびに導体２６を守る。
【００５３】
図１３Ａおよび図１３Ｂを参照して、マスク１２４を除去する。マスク１２４を除去した後、ニッケルスパッタリングプロセスは空間６８および７０（図１２）内ならびに導体２６および絶縁体構造５３上に８−１２ｎｍ厚の層として層２９（ニッケル層）を設ける。これに代えて、他の耐熱性材料を用いることができる。
【００５４】
ニッケルシリサイド化プロセスを用いて領域２３Ａおよび２３Ｂ上にシリサイド化層を形成する。ニッケルシリサイド化プロセスは５００−６００℃の温度でのＲＴＡを含む。層２９の厚みの６０％（５−８ｎｍ）が基板１４を消費する。ニッケルシリサイド化プロセスと関連する低温は層３０に影響しないのが有利である。シリサイド化プロセスは、接触抵抗を減じるモノニッケルシリサイドを形成する。
【００５５】
層２９を設けた後、ＣＶＤにより層２９の上にタングステン層９７としてプラグ２８が堆積される。これに代えて、タングステン以外の耐熱性金属を堆積することができる。層９７は、コンタクト４０Ａ、４０Ｂ、４２Ａおよび４２Ｂならびにプラグ２８に対して用いられる。層９７の堆積の後、基板１４は、構造３４Ａ、３６Ａ、３４Ｂおよび３６Ｂの上面に達するまで、ＣＭＰを受ける。
【００５６】
この発明の有利な方法は、自己整列された浅いソースおよびドレイン延在部を設ける。自己整列されたコンタクト４０Ｂおよび４２Ｂだけでなく、自己整列ゲート構造１８Ａおよび１８Ｂならびに自己整列ソース／ドレイン延在部（領域２５Ａおよび２５Ｂ）が形成される。コンタクト４０Ａ、４２Ａ、４０Ｂおよび４２Ｂの自己整列性は、構造１８Ａおよび１８Ｂとコンタクト４０Ｂおよび４２Ｂとの間の求められるリソグラフィ間隔を減じる。
【００５７】
好ましい実施例、例、材料および値が与えられたが、それらは例示の目的のためのみのものであることを理解されたい。この発明の装置および方法は開示されたとおりの詳細および条件に限られるものではない。たとえば、高ｋ誘電材料に言及しているが、他の材料を用いることが可能である。したがって、添付の請求項に規定される、この発明の精神から逸脱することなく、開示された詳細に対して変更がなされ得る。
【図面の簡単な説明】
【図１Ａ】 この発明の例示的な実施例に従う浅いソース／ドレイン延在部を備えるＮチャネルトランジスタを含む集積回路の部分の断面図である。
【図１Ｂ】 この発明の別の例示的な実施例に従う浅いソース／ドレイン延在部を備えるＰチャネルトランジスタを含む集積回路の部分の断面図である。
【図２Ａ】 浅いトレンチ分離ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図２Ｂ】 浅いトレンチ分離ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図３Ａ】 ポリシリコン堆積ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図３Ｂ】 ポリシリコン堆積ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図４Ａ】 ポリシリコンパターニングステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図４Ｂ】 ポリシリコンパターニングステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図５Ａ】 Ｎチャネルトランジスタのための浅い接合注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図５Ｂ】 Ｐチャネルトランジスタのための浅い接合注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図６Ａ】 Ｎチャネルトランジスタのための浅い接合注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図６Ｂ】 Ｐチャネルトランジスタのための浅い接合注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図７Ａ】 二酸化ケイ素堆積および化学機械研磨のステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図７Ｂ】 二酸化ケイ素堆積および化学機械研磨のステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図８Ａ】 ポリシリコン除去ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図８Ｂ】 ポリシリコン除去ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図９Ａ】 Ｎチャネルトランジスタのための深いソース／ドレイン注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図９Ｂ】 Ｐチャネルトランジスタのための深いソース／ドレイン注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１０Ａ】 Ｎチャネルトランジスタのための深いソース／ドレイン接合注入ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図１０Ｂ】 Ｐチャネルトランジスタのための深いソース／ドレイン接合注入ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１１Ａ】 ゲート誘電体およびゲート金属堆積ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図１１Ｂ】 ゲート誘電体およびゲート金属堆積ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１２Ａ】 ゲート金属除去ステップを示す、図１Ａに図示された集積回路の部分の断面図である。
【図１２Ｂ】 ゲート金属除去ステップを示す、図１Ｂに図示された集積回路の部分の断面図である。
【図１３Ａ】 ニッケル堆積ステップを示す、図１Ａに図示された集積回路の断面図である。
【図１３Ｂ】 ニッケル堆積ステップを示す、図１Ｂに図示された集積回路の断面図である。
Claims (19)
- 集積回路を作製するためのプロセスであって、
基板上にポリシリコンマスキングパターンを形成するステップを含み、ポリシリコンマスキングパターンは、ゲート領域と第１のコンタクト領域との間の第１の間隔およびゲート領域と第２のコンタクト領域との間の第２の間隔を規定し、ポリシリコンマスキングパターンは、ゲート領域、第１のコンタクト領域および第２のコンタクト領域を覆い、さらに
ポリシリコンマスキングパターンによって規定された第１の間隔の下に浅いソース領域およびポリシリコンマスキングパターンによって規定された第２の間隔の下に浅いドレイン領域を形成するステップと、
浅いソース領域と浅いドレイン領域を形成した後に第１の間隔および第２の間隔に絶縁材料を堆積するステップと、
第１の間隔および第２の間隔に絶縁材料を堆積した後にポリシリコンマスキングパターンを除去し、それにより第１の間隔および第２の間隔の中に絶縁材料を残し、かつ第１のコンタクト領域および第２のコンタクト領域で基板を露出するステップと、
ポリシリコンマスキングパターンを除去した後にゲート領域の上にフォトレジストを設けるステップと、
フォトレジストを設けた後に第１のコンタクト領域に深いソース領域を形成し、第２のコンタクト領域に深いドレイン領域を形成するステップと、
深いソース領域と深いドレイン領域を形成した後にフォトレジストを除去するステップと、
フォトレジストを除去した後にゲート領域の上にゲート誘電体およびゲート導体を堆積するステップとを含む、プロセス。 - ゲート誘電体は高ｋゲート誘電体であり、高速熱アニールのステップが深いソース領域と深いドレイン領域の形成後でゲート誘電体堆積ステップの前に行なわれて深いソースおよび深いドレイン領域のドーパントを活性化する、請求項１に記載のプロセス。
- ゲート誘電体およびゲート導体を堆積する前記ステップは、
第１および第２の間隔の領域を覆ってゲート誘電体およびゲート導体を堆積するステップと、
第１の間隔および第２の間隔の領域から前記堆積されたゲート誘電体およびゲート導体を除去するステップとを含む、請求項１に記載のプロセス。 - ゲート誘電体およびゲート導体を堆積する前記ステップは、第１の間隔および第２の間隔を覆ってニッケル材料を堆積するステップをさらに含む、請求項３に記載のプロセス。
- ゲート誘電体は高ｋゲート誘電層である、請求項１に記載のプロセス。
- ニッケル材料の少なくとも一部は、第１の間隔および第２の間隔の中の絶縁材料に到達するまで化学機械プロセスによって除去される、請求項４に記載のプロセス。
- ゲート誘電体はＴａ2Ｏ5である、請求項１に記載のプロセス。
- 基板上に集積回路を作製する方法であって、前記方法は、基板上に複数の構造を形成するステップを含み、それらの構造は第１の導電構造、第２の導電構造、第３の導電構造、第１の絶縁構造、および第２の絶縁構造を含み、第１の導電構造は第１の絶縁構造によって第２の導電構造から分離され、第３の導電構造は第２の絶縁構造によって第２の導電構造から分離され、第２の導電構造はゲート場所にあるように形成され、
前記基板上の前記複数の構造の形成の後に、第１の絶縁構造の下に浅いソース領域および第２の絶縁構造の下に浅いドレイン領域を形成するステップと、
浅いソース領域および浅いドレイン領域の形成後に第１の導電構造および第３の導電構造を除去して第１の基板領域および第３の基板領域を露出するステップと、
第１の導電構造および第３の導電構造を除去した後に基板をドープして第１の基板領域および第３の基板領域内に深いソース領域および深いドレイン領域を形成するステップと、
前記ドープの後に第２の導電構造を除去して第２の基板領域を露出するステップと、
第２の導電構造を除去した後にゲート場所に対応する第２の基板領域の上にゲート導体を設けるステップとをさらに含む、方法。 - 第２の基板領域の上にゲート導体を設けるステップは第１の基板領域および第３の基板領域を覆ってゲート導体を設けるステップを含む、請求項８に記載の方法。
- 第１の基板領域および第３の基板領域の上から前記設けられたゲート導体を選択的に除去するステップをさらに含む、請求項９に記載の方法。
- 金属材料を堆積して第１の基板領域の上の第１の窪みおよび第３の基板領域の上の第２の窪みを充填するステップをさらに含み、第１の窪みと第２の窪みは第１の基板領域と第３の基板領域の上から前記ゲート導体を選択的に除去する前記ステップによって形成される、請求項１０に記載の方法。
- 第１の導電構造、第２の導電構造および第３の導電構造はポリシリコンを含む、請求項１１に記載の方法。
- Ｔａ2Ｏ5のゲート誘電体がゲート導体の前に堆積される、請求項８に記載の方法。
- 第１の導電構造および第３の導電構造はポリシリコンを含み、第１の絶縁構造および第２の絶縁構造は二酸化ケイ素を含む、請求項８に記載の方法。
- ドープのステップの後およびゲート導体を設けるステップの前に基板を熱アニールするステップをさらに含む、請求項８に記載の方法。
- 基板上に集積回路を作製するダマシン方法であって、前記方法は、基板上に複数の構造を形成するステップを含み、それらの構造は第１の導電構造、第２の導電構造、および第３の導電構造を含み、第１の導電構造は第１の空間によって第２の導電構造から分離され、第３の導電構造は第２の空間によって第２の導電構造から分離され、第２の導電構造はゲート場所にあるように形成され、
前記基板上の前記複数の構造の形成の後に、第１の空間の下に浅いソース領域および第２の空間の下に浅いドレイン領域を形成するステップと、
浅いソース領域および浅いドレイン領域を形成した後に第１の空間および第２の空間に絶縁材料を堆積するステップと、
絶縁材料を堆積した後に第１の導電構造および第３の導電構造を除去するステップと、
第１および第３の導電構造を除去して露出された基板の領域に深いソース領域および深いドレイン領域を形成するステップと、
深いソース領域および深いドレイン領域を形成した後に第２の導電構造を除去するステップと、
第２の導電構造を除去した後にゲート場所の上にゲート導体を堆積するステップとをさらに含む、方法。 - ゲート誘電体がゲート導体の前に堆積される、請求項１６に記載の方法。
- ゲート導体は金属である、請求項１７に記載の方法。
- 浅いソース領域の深さは７０ナノメータ未満である、請求項１６に記載の方法。
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