JP5000308B2

JP5000308B2 - 電圧比較回路およびそれを用いた電源管理回路

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Publication number: JP5000308B2
Application number: JP2007001462A
Authority: JP
Inventors: 宏徳中原
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-01-09
Filing date: 2007-01-09
Publication date: 2012-08-15
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Also published as: JP2008172328A

Description

本発明は電圧比較回路に関し、特に、複数の電圧を、それぞれに設定されたしきい値電圧と比較し、大小関係を判定する電圧比較回路に関する。

近年の携帯電話、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器には、デジタル信号処理を行うＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）や、その他のＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、あるいは、液晶パネル、ＬＥＤなど、多くの電子回路が搭載される。これらの電子回路部品は、電池や、電池電圧を安定化する電源回路から電力供給を受けて動作する。

ここで、各電子回路には、それぞれ、安定動作保証電圧が規定されており、供給される電圧が、安定動作保証電圧以下となると、その電子回路は正常に動作しなくなる。したがって、こうした電子機器では、複数の電子回路に供給される電圧を、それぞれに対して個別に設定される所定電圧と比較して監視し、起動シーケンスなどを制御する必要がある。

本発明はかかる状況に鑑みてなされたものであり、その目的は、複数の電圧と複数の基準電圧を比較可能な電圧比較回路の提供にある。

本発明のある態様は、複数の入力電圧を、それぞれに設定されたしきい値電圧と比較し、大小関係を判定する電圧比較回路に関する。この電圧比較回路は、複数の入力電圧を、それぞれに設定された分圧比で分圧し、複数の分割電圧を生成する複数の分圧抵抗対と、調節可能な基準電圧を生成する基準電圧源と、基準電圧を、複数の分圧抵抗対により生成された複数の分割電圧とそれぞれ比較する複数のコンパレータと、を備える。複数のコンパレータの入力段にそれぞれ設けられた複数の差動対は、半導体基板上に隣接して配置される。

この態様において、基準電圧をＶｒｅｆ、複数ｎの分圧抵抗対それぞれの分圧比をｒ１〜ｒｎとするとき、複数の入力電圧ごとのしきい値電圧Ｖｔｈ１〜Ｖｔｈｎは、Ｖｒｅｆ／ｒ１〜Ｖｒｅｆ／ｒｎに設定される。したがって、基準電圧Ｖｒｅｆを変化させれば、複数の入力電圧それぞれに対する複数のしきい値電圧を調節することができる。
ここで、一般的には、複数のコンパレータが設けられる場合、コンパレータごとの差動対を構成するトランジスタ同士のみペアリングし、複数のコンパレータは別個独立に構成され、各コンパレータのオフセットはばらついてしまう。これに対して、本発明では、複数のコンパレータの差動対を、隣接して配置することにより複数の差動対同士でペアリングがとれるため、複数のコンパレータのオフセットを均一化できる。言い換えれば、基準電圧に対してのみ調節機能を設ければよく、分圧抵抗対にトリミング機能を持たせる必要がないため、回路を小面積化することができる。

ある態様ではさらに、それぞれの差動対の電流経路に設けられた複数のカレントミラー負荷を、半導体基板上に隣接して配置してもよい。
この場合、差動対のみを隣接させる場合に比べて、さらにコンパレータのオフセットを均一化することができる。

複数の差動対を、半導体基板の第１の方向に隣接して配置し、複数のカレントミラー負荷を、半導体基板の第１の方向に隣接して配置するとともに、複数の差動対のうちのｉ番目（ｉは自然数）の差動対と、対応するｉ番目のカレントミラー負荷と、を、それぞれ第１の方向と垂直な第２の方向に隣接して配置した。
この場合、同一のコンパレータ内の素子が第２の方向に揃って配置されるため、配線が容易となる。

ある態様ではさらに、複数のカレントミラー負荷に代えて設けられた複数の抵抗負荷対を、半導体基板上に隣接して配置してもよい。
この場合、差動対のみを隣接させる場合に比べて、さらにコンパレータのオフセットを均一化することができる。

複数の差動対を、半導体基板の第１の方向に隣接して配置し、複数の負荷抵抗対を、半導体基板の第１の方向に隣接して配置するとともに、複数の差動対のうちのｉ番目（ｉは自然数）の差動対と、対応するｉ番目の負荷抵抗対と、を、それぞれ第１の方向と垂直な第２の方向に隣接して配置してもよい。
この場合、同一のコンパレータ内の素子が第２の方向に揃って配置されるため、配線が容易となる。

ある態様ではさらに、複数の差動対にテール電流を流す複数のテールトランジスタを、半導体基板上に隣接して配置してもよい。
この場合、差動対のみを隣接させる場合に比べて、さらにコンパレータのオフセットを均一化することができる。

複数の差動対を、半導体基板の第１の方向に隣接して配置し、複数のテールトランジスタを、半導体基板の第１の方向に隣接して配置するとともに、複数の差動対のうちのｉ番目（ｉは自然数）の差動対と、対応するｉ番目のテールトランジスタと、を、それぞれ第１の方向と垂直な第２の方向に隣接して配置した。
この場合、同一のコンパレータ内の素子が第２の方向に揃って配置されるため、配線が容易となる。

ある態様において、複数の分圧抵抗対はそれぞれ、単位抵抗素子を直列に接続して構成される第１、第２抵抗、を含んでもよい。単位抵抗素子を、半導体基板上の所定の領域に集中して配置し、複数の分圧抵抗対をペアリングして構成してもよい。
この場合、分圧比のばらつきも抑制されるため、複数のしきい値電圧の変動を抑えることができる。

ある態様において、基準電圧源は、所定の定電圧を生成する基準電圧回路と、定電圧を分圧し、基準電圧を生成する基準分圧抵抗対と、を含んでもよい。基準分圧抵抗対の少なくとも一方がトリミング可能に構成されてもよい。

ある態様において、複数の分圧抵抗対はそれぞれ、単位抵抗素子を直列に接続して構成される第１、第２抵抗を含んでもよい。基準電圧源は、所定の定電圧を生成する基準電圧回路と、定電圧を分圧し、基準電圧を生成する基準分圧抵抗対と、を含んでもよい。基準分圧抵抗対は、単位抵抗素子を直列に接続して構成される第１、第２基準抵抗を含み、少なくとも一方がトリミング可能に構成され、単位抵抗素子を、半導体基板上の所定の領域に集中して配置し、複数の分圧抵抗対および基準分圧抵抗対をペアリングして構成してもよい。

本発明の別の態様は、電源管理回路である。この電源管理回路は、複数の電圧を生成する電源回路と、電源回路から出力される複数の電圧を、複数のしきい値電圧と比較する上述の電圧比較回路と、電圧比較回路の比較結果にもとづき、電源回路の動作を制御する制御部と、を備える。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る電圧比較回路によれば、複数のしきい値電圧を簡易に調節できる。

以下、本発明の実施の形態に係る低電圧誤動作防止回路について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。

図１は、実施の形態に係る電圧比較回路１００の構成を示す回路図である。電圧比較回路１００は、複数ｎ個（ｎは２以上の整数）の入力端子Ｐ１〜Ｐｎに入力されている入力電圧Ｖｉｎ１〜Ｖｉｎｎを、それぞれに設定されたしきい値電圧と比較し、大小関係を判定する。比較結果は、それぞれ、比較信号Ｓ１〜Ｓｎとして出力される。

電圧比較回路１００は、複数の分圧抵抗対ＲＰ１〜ＲＰｎ、基準電圧源１０、複数のコンパレータＣＭＰ１〜ＣＭＰｎを備える。
分圧抵抗対ＲＰ１〜ＲＰｎは、複数の入力電圧Ｖｉｎ１〜Ｖｉｎｎを、それぞれに設定された分圧比ｒ１〜ｒｎで分圧し、複数の分割電圧Ｖｄ１〜Ｖｄｎを生成する。分圧抵抗対ＲＰｉは、直列に接続された第１抵抗Ｒｉａ、第２抵抗Ｒｉｂを含む。ｉ番目の分圧抵抗対ＲＰｉにおける分圧比ｒｉは、
ｒｉ＝Ｒｉｂ／（Ｒｉａ＋Ｒｉｂ）
で与えられる。分圧抵抗対ＲＰは、抵抗値の調節が不可能な固定抵抗を含んで調節される。

基準電圧源１０は、調節可能な基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆを生成するために、基準電圧源１０を図１のように構成してもよい。図１の基準電圧源１０は、基準電圧回路１２と、基準分圧抵抗対１４を含む。

基準電圧回路１２は、たとえばバンドギャップレギュレータであって、所定の定電圧Ｖｂｇｒを生成する。基準分圧抵抗対１４は、第１基準抵抗Ｒ０ａ、第２基準抵抗Ｒ０ｂを含み、その抵抗値の比に応じて分圧比ｒ０が設定される。基準分圧抵抗対１４は、分圧比ｒ０で定電圧Ｖｂｇｒを分圧し、基準電圧Ｖｒｅｆを生成する。図１の回路では、基準分圧抵抗対１４の第１基準抵抗Ｒ０ａ、Ｒ０ｂの両方がトリミング可能に構成される。第１基準抵抗Ｒ０ａ、第２基準抵抗Ｒ０ｂをトリミングすることにより分圧比ｒ０が調節され、結果として基準電圧Ｖｒｅｆが調節される。

コンパレータＣＭＰ１〜ＣＭＰｎは、基準電圧Ｖｒｅｆを、複数の分圧抵抗対ＲＰ１〜ＲＰｎにより生成された複数の分割電圧Ｖｄ１〜Ｖｄｎとそれぞれ比較する。各コンパレータＣＭＰ１〜ＣＭＰｎの出力は、大小関係を示す比較信号Ｓ１〜Ｓｎとしてその他の回路ブロックへと出力される。

図１の回路では、分割電圧Ｖｄ１〜Ｖｄｎが共通の基準電圧Ｖｒｅｆと比較される。したがって、ｉ番目の入力電圧Ｖｉｎｉに対するしきい値電圧Ｖｔｈｉは、
Ｖｔｈｉ＝Ｖｒｅｆ／ｒｉ
となる。本実施の形態では、入力電圧Ｖｉｎごとに、分圧比を適宜設定することにより、それぞれに対して別個のしきい値電圧を設定することができる。

図２は、図１のコンパレータの構成例を示す図である。各コンパレータＣＭＰは、差動対ＤＰ、カレントミラー負荷ＣＭ、テールトランジスタＴＴを含んで構成される。図２の回路図は、各コンパレータＣＭＰの入力段のみを示しており、増幅段や出力段は省略されている。差動対ＤＰは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタＭ１、第２トランジスタＭ２を含んで構成される。差動対の第１トランジスタＭ１のゲートには、分割電圧Ｖｄが入力され、第２トランジスタＭ２のゲートには基準電圧Ｖｒｅｆが印加される。差動対ＤＰには、カレントミラー負荷ＣＭが接続される。カレントミラー負荷ＣＭは、ＮチャンネルＭＯＳＦＥＴである第３トランジスタＭ３、第４トランジスタＭ４が接続される。また差動対ＤＰには、テールトランジスタＴＴが接続される。テールトランジスタＴＴ１〜ＴＴｎは、基準テールトランジスタＴＴ０とカレントミラー接続される。基準テールトランジスタＴＴ０には、定電流源２が接続される。テールトランジスタＴＴは、基準テールトランジスタＴＴ０に流れる電流に比例したテール電流を生成する。

なお、各コンパレータＣＭＰの構成は図２に限定されず、さまざまな形式のコンパレータＣＭＰを利用することができる。たとえばバイポーラトランジスタで構成されてもよいし、差動対をＮチャンネルＭＯＳＦＥＴで構成してもよい。

本実施の形態に係る電圧比較回路１００は、一つの半導体基板上に一体に集積化され、そのレイアウトに特徴を有している。図３は、図１の電圧比較回路１００が形成される半導体基板２００のレイアウト図である。半導体基板２００上において、配線は第１の方向ｘ、第２の方向ｙに向かって敷設される。

本実施の形態において、複数のコンパレータＣＭＰ１〜ＣＭＰｎの入力段にそれぞれ設けられた複数の差動対ＤＰ１〜ＤＰｎは、半導体基板２００の第２領域２２内に隣接するように配置される。
この配置により、複数のコンパレータＣＭＰ１〜ＣＭＰｎの特性、特に入力オフセット電圧を均一化することができる。

さらに、それぞれの差動対ＤＰ１〜ＤＰｎの電流経路に設けられた複数のカレントミラー負荷ＣＭ１〜ＣＭｎは、半導体基板２００の第３領域２４に隣接するように配置される。

図３に示すように、複数の差動対ＤＰ１〜ＤＰｎならびに複数のカレントミラー負荷ＣＭ１〜ＣＭｎは、半導体基板の第１の方向ｘに隣接して配置される。また、複数の差動対ＤＰ１〜ＤＰｎのうちのｉ番目（ｉは自然数）の差動対と、対応するｉ番目のカレントミラー負荷ＣＭｉは、第２の方向ｙに隣接して配置される。
この配置により、同一のコンパレータＣＭＰ内の素子が第２の方向ｙに揃って配置されるため、配線が容易となる。

なお、コンパレータＣＭＰが、カレントミラー負荷ＣＭに代えて、抵抗を含んで構成される場合、カレントミラー負荷ＣＭに代えて、抵抗を隣接するように配置してもよい。つまり、ｉ番目（ｉは自然数）の差動対ＤＰｉと、対応するｉ番目の負荷抵抗対とを、それぞれ第２の方向ｙに隣接して配置してもよい。

さらに図３に示すように、複数のテールトランジスタＴＴ１〜ＴＴｎおよび基準テールトランジスタＴＴ０を、第１領域２０内に隣接して配置してもよい。このとき、基準テールトランジスタＴＴ０を、中央に配置してもよい。この配置により、テールトランジスタの特性が揃うため、コンパレータＣＭＰの特性をさらに均一化することができる。

なお、ｉ番目（ｉは自然数）の差動対ＤＰｉと、対応するｉ番目のテールトランジスタＴＴｉと、を、第２の方向ｙに隣接して配置してもよい。この場合、さらに配線を効率的に敷設できる。

本実施の形態において、複数の分圧抵抗対ＲＰ１〜ＲＰｎを構成する任意の第１抵抗Ｒｉａ、第２抵抗Ｒｉｂはそれぞれ、単位抵抗素子を直列に接続して構成される。図３に示すように、単位抵抗素子は半導体基板２００上の第４領域３０に隣接して集中的に配置される。第１抵抗Ｒ１ａ〜Ｒｎａ、第２抵抗Ｒ１ｂ〜Ｒｎｂは、ペアリングして構成される。

さらに、本実施の形態では、基準分圧抵抗対１４の第１基準抵抗Ｒ０ａ、第２基準抵抗Ｒ０ｂも、分圧抵抗対ＲＰ１〜ＲＰｎとペアリングされる。

図３の最下部には、第４領域３０におけるペアリングの様子が示される。第４領域３０内には、単位抵抗素子Ｒｅが複数個、隣接して配置される。
ペアリングは、以下の規則にもとづいている。
１．同一の分圧抵抗対に属する２つの抵抗を構成する単位抵抗素子Ｒｅは隣接する。たとえば、基準分圧抵抗対ＲＰ０の第１基準抵抗Ｒ０ａ、第２基準抵抗Ｒ０ｂに含まれる単位抵抗素子は隣接する。また、ｉ番目の分圧抵抗対ＲＰｉの第１抵抗Ｒｉａと第２抵抗Ｒｉｂに含まれる単位抵抗素子は隣接する。

２．複数の分圧抵抗対ＲＰ０〜ＲＰｎが隣接するように配置し、ひとつのセグメントＳＥＧを構成する。なおセグメント内における分圧抵抗対の順番は問わない。さらに、この規則により生成されたセグメントＳＥＧを複数個、繰り返して隣接して配置する。複数のセグメント内の単位抵抗素子の個数は一致する必要はなく、所望の抵抗値が得られるように、適宜変更すればよい。

この規則により、すべての抵抗が好適にペアリングされる。すなわち、同一の分圧抵抗対内の抵抗を構成する単位抵抗素子同士がペアリングされるため、分圧比が一定に保たれる。さらに、複数の分圧抵抗対同士がペアリングされるため、分圧抵抗対ＲＰごとの分圧比が変動した場合においても、分圧比の相対的な変動が抑制される。

本実施の形態に係る電圧比較回路１００の利点を説明する。
通常の半導体プロセスにおいて、変動量が大きい特性のひとつとして、コンパレータＣＭＰ１〜ＣＭＰｎの入力オフセット電圧が上げられる。従来の設計思想に従えば、複数のコンパレータＣＭＰ１〜ＣＭＰｎは、監視対象となる入力電圧Ｖｉｎ１〜Ｖｉｎｎが現れる配線の近傍に、別個に形成される。この場合、各コンパレータＣＭＰ１〜ＣＭＰｎの入力オフセット電圧が独立に変化してしまう。その結果、仮に基準電圧Ｖｒｅｆや、分圧抵抗対ＲＰ１〜ＲＰｎの分圧比ｒ１〜ｒｎの変動がわずかであっても、しきい値電圧Ｖｔｈ１〜Ｖｔｈｎが変化してしまう。たとえば、ｉ番目のコンパレータＣＭＰｉに、＋１００ｍＶのオフセットが、ｊ番目のコンパレータＣＭＰｊに、−１００ｍＶのオフセットが生じた場合、それぞれのしきい値電圧Ｖｔｈｉ、Ｖｔｈｊは、見かけ上、＋１００ｍＶ、−１００ｍＶオフセットされる。このオフセットは、基準電圧Ｖｒｅｆの調節のみでは補償できない。そこで、分圧抵抗対ＲＰ１〜ＲＰｎごとに、分圧比ｒ１〜ｒｎを調節できる機構を設ける必要があった。

これに対して、本実施の形態では、コンパレータＣＭＰ１〜ＣＭＰｎの入力段の差動対ＤＰ１〜ＤＰｎを、監視対象の入力電圧Ｖｉｎ１〜Ｖｉｎｎが現れる配線の位置にかかわらず、近接した領域に配置している。これによって、コンパレータＣＭＰ１〜ＣＭＰｎのオフセットの変動を、揃えることができる。
たとえば、ｉ番目のコンパレータＣＭＰｉに、＋１００ｍＶのオフセットが生ずると、その他のすべてのコンパレータＣＭＰにも、＋１００ｍＶ程度のオフセットが生じる。したがって、すべての入力電圧Ｖｉｎ１〜Ｖｉｎｎに対するしきい値電圧Ｖｔｈ１〜Ｖｔｈｎが、見かけ上、＋１００ｍＶ程度オフセットされる。本実施の形態に係る電圧比較回路１００では、基準電圧Ｖｒｅｆを＋１００ｍＶ調節すれば、コンパレータＣＭＰに生じたオフセット量を補償することができる。

以上が、分圧抵抗対ＲＰ１〜ＲＰｎにトリミング機構が不要となる理由である。

コンパレータＣＭＰ１〜ＣＭＰｎの差動対ＤＰ１〜ＤＰｎを近接して配置するのみでも、入力オフセット電圧の変動を揃えることができるが、カレントミラー負荷ＣＭ１〜ＣＭｎ、テールトランジスタＴＴ１〜ＴＴｎについても、同様に配置することにより、さらに入力オフセット電圧を均一化することができる。

また、本実施の形態では、分圧抵抗対ＲＰ１〜ＲＰｎおよび基準分圧抵抗対ＲＰ０についても、そのレイアウトに配慮を払っている。
同一の分圧抵抗対内の抵抗を構成する単位抵抗素子同士をペアリングすることにより、分圧比の変動を抑制することができる。さらに、複数の分圧抵抗対間でもペアリングされるため、分圧抵抗対ＲＰごとの分圧比が変動した場合においても、分圧比の相対的な変動が抑制される。
たとえば、プロセスばらつきなどによって分圧比ｒｉが１０％増大すると、その他の分圧比ｒｊも１０％程度増大する。このとき、基準分圧抵抗対ＲＰ０の分圧比ｒ０も、１０％増大するはずであるから、基準電圧Ｖｒｅｆは、１．１倍になる。
したがって、しきい値電圧Ｖｔｈ１、Ｖｔｈｎは、いずれも
Ｖｔｈ１＝Ｖｒｅｆ×１．１／（ｒ１×１．１）＝Ｖｒｅｆ／ｒ１
Ｖｔｈｎ＝Ｖｒｅｆ×１．１／（ｒｎ×１．１）＝Ｖｒｅｆ／ｒｎ
となるから、それぞれのしきい値電圧Ｖｔｈの変動を抑制することができる。

たとえば、プロセスばらつきなどによって分圧比ｒ１が１０％増大すると、分圧比ｒｎも１０％程度増大する。このとき、基準分圧抵抗対ＲＰ０の分圧比ｒ０も、１０％増大するはずであるから、基準電圧Ｖｒｅｆは、１．１倍になる。
したがって、しきい値電圧Ｖｔｈ１、Ｖｔｈｎは、いずれも
Ｖｔｈ１＝Ｖｒｅｆ×１．１／（ｒ１×１．１）＝Ｖｒｅｆ／ｒ１
Ｖｔｈｎ＝Ｖｒｅｆ×１．１／（ｒｎ×１．１）＝Ｖｒｅｆ／ｒｎ
となるから、それぞれのしきい値電圧Ｖｔｈの変動を抑制することができる。

もし、基準分圧抵抗対ＲＰ０の分圧比ｒ０の分圧比のみが異なった変動をした場合には、第１基準抵抗Ｒ０ａ、第２基準抵抗Ｒ０ｂをトリミングすることにより、分圧比ｒ１〜ｒｎの変動量に応じて、分圧比ｒ０を調節すればよい。

なお、プロセスによっては、抵抗の変動がきわめて小さいものも存在する。こうしたプロセスを利用する場合には、抵抗のレイアウトについて自由度が増し、上述した規則に従わなくても高精度なしきい値電圧Ｖｔｈ１〜Ｖｔｈｎを設定できる。

このように、本実施の形態に係る電圧比較回路１００によれば、抵抗値やコンパレータのオフセット電圧がばらついた場合でも、基準電圧Ｖｒｅｆのみを調節するため、回路の製造が容易となる。
さらに、本実施の形態に係る電圧比較回路１００では、プロセスばらつきに加えて、温度変動によるコンパレータや抵抗の特性変動を抑制することができる。

図４は、図１の電圧比較回路１００を利用した電源装置の構成を示すブロック図である。
電源装置３００は、電子機器４００に搭載される。電子機器４００は、たとえば携帯電話端末やＰＤＡであり、異なる電源電圧で動作するプロセッサ、液晶のバックライト、その他のデジタル回路、アナログ回路などの負荷を含む。図４において、複数の負荷は、３１０ａ〜３１０ｄで示される。

電源装置３００は、複数の電圧Ｖ１〜Ｖ４を生成する。電圧Ｖ１〜Ｖ４は、電源電圧として負荷３１０ａ〜３１０ｄに供給される。

電源装置３００は、電圧比較回路１００、制御部１１０、複数の電圧生成部１２０ａ〜１２０ｄを含み、電源管理ＩＤとして構成される。電圧生成部１２０ａ〜１２０ｄは、リニアレギュレータやスイッチングレギュレータであり、図示しない電池から出力される電池電圧を利用して、それぞれ電圧Ｖ１〜Ｖ４を生成する。

電圧比較回路１００は、複数の電圧生成部１２０ａ〜１２０ｄにより生成される電圧Ｖ１〜Ｖ４を監視し、それぞれに対応したしきい値電圧Ｖｔｈ１〜Ｖｔｈ４と比較する。つまり、図４の電圧Ｖ１〜Ｖ４は、図１の入力電圧Ｖｉｎ１〜Ｖｉｎ４に相当する。比較結果は、信号Ｓ１〜Ｓ４として制御部１１０へと入力される。制御部１１０は、信号Ｓ１〜Ｓ４を参照して、電圧比較回路１００の比較結果にもとづき、所定の処理を実行する。所定の処理は、たとえば、電源装置３００の外部に設けられたホストプロセッサに対する各電圧生成部１２０ａ〜１２０ｄの起動完了の通知などが例示される。あるいは、制御部１１０が、比較結果にもとづいて電圧生成部１２０ａ〜１２０ｄを所定の順序で起動・停止してもよい。具体的には、ある電圧Ｖ１がしきい値電圧Ｖｔｈ１より高くなったことを契機として、他の電圧生成部の起動を開始してもよい。

このように、本実施の形態に係る電圧比較回路１００は、複数の電圧を生成する電源装置３００に好適に利用することができる。
また、電圧比較回路１００は、外部から供給される電源電圧を監視してもよい。この場合、ＵＶＬＯ（Under Voltage Lock Out）回路として機能させることができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

実施の形態に係る電圧比較回路の構成を示す回路図である。図１のコンパレータの構成例を示す図である。図１の電圧比較回路が形成される半導体基板のレイアウト図である。図１の電圧比較回路を利用した電源装置の構成を示すブロック図である。

符号の説明

１００電圧比較回路、ＲＰ分圧抵抗対、ＣＭＰコンパレータ、ＤＰ差動対、ＣＭカレントミラー負荷、ＴＴテールトランジスタ、Ｐ入力端子、Ｒａ第１抵抗、Ｒｂ第２抵抗、Ｓ比較信号、１０基準電圧源、１２基準電圧回路、１４基準分圧抵抗対、Ｒ０ａ第１基準抵抗、Ｒ０ｂ第２基準抵抗、２０第１領域、２２第２領域、２４第３領域、３０第４領域、１１０制御部、１２０電圧生成部、３００電源装置、３１０負荷、４００電子機器。

Claims

複数の入力電圧を、それぞれに設定されたしきい値電圧と比較し、大小関係を判定する電圧比較回路であって、
それぞれが前記入力電圧ごとに設けられ、対応する前記入力電圧を、対応するしきい値電圧に応じて設定された分圧比で分圧して分割電圧を生成する、複数の分圧抵抗対と、
調節可能な基準電圧を生成する基準電圧源と、
それぞれが前記入力電圧ごとに設けられ、その一方の入力端子に前記基準電圧を受け、その他方の入力端子に、対応する分圧抵抗対により生成された分割電圧を受け、前記入力電圧と前記分割電圧を比較する複数のコンパレータと、
定電流源と、
前記定電流源が生成する電流の経路上に設けられた基準テールトランジスタと、
を備え、
前記基準電圧をＶｒｅｆ、ｉ番目の入力電圧に対応する分圧比をｒｉとするとき、ｉ番目の入力電圧に対応するしきい値Ｖｔｈｉは、Ｖｔｈｉ＝Ｖｒｅｆ／ｒｉで与えられ、
前記複数のコンパレータの入力段にそれぞれ設けられた複数の差動対を、半導体基板上に第１の方向に隣接して配置し、
前記複数の差動対にテール電流を流す複数のテールトランジスタの制御端子を前記基準テールトランジスタの制御端子と共通に接続し、前記複数のテールトランジスタおよび前記基準テールトランジスタを、前記基準テールトランジスタが中央となるように、前記半導体基板上に前記第１の方向に隣接して配置するとともに、
前記複数の差動対のうちのｉ番目（ｉは自然数）の差動対と、対応するｉ番目のテールトランジスタと、を、それぞれ前記第１の方向と垂直な第２の方向に隣接して配置したことを特徴とする電圧比較回路。
それぞれの前記差動対の電流経路に設けられた複数のカレントミラー負荷を、半導体基板上に隣接して配置したことを特徴とする請求項１に記載の電圧比較回路。
前記複数のカレントミラー負荷を、前記半導体基板上に前記第１の方向に隣接して配置するとともに、
前記複数の差動対のうちのｉ番目（ｉは自然数）の差動対と、対応するｉ番目のカレントミラー負荷と、を、それぞれ前記第１の方向と垂直な第２の方向に隣接して配置したことを特徴とする請求項２に記載の電圧比較回路。
前記複数のカレントミラー負荷に代えて設けられた複数の負荷抵抗対を、半導体基板上に隣接して配置したことを特徴とする請求項２に記載の電圧比較回路。
前記複数の負荷抵抗対を、前記半導体基板上に前記第１の方向に隣接して配置するとともに、
前記複数の差動対のうちのｉ番目（ｉは自然数）の差動対と、対応するｉ番目の負荷抵抗対と、を、それぞれ前記第１の方向と垂直な第２の方向に隣接して配置したことを特徴とする請求項４に記載の電圧比較回路。
前記複数の分圧抵抗対はそれぞれ、単位抵抗素子を直列に接続して構成される第１、第２抵抗、を含み、
前記単位抵抗素子を、半導体基板上の所定の領域に集中して配置し、前記複数の分圧抵抗対をペアリングして構成したことを特徴とする請求項１に記載の電圧比較回路。
前記基準電圧源は、
所定の定電圧を生成する基準電圧回路と、
前記定電圧を分圧し、前記基準電圧を生成する基準分圧抵抗対と、
を含み、前記基準分圧抵抗対の少なくとも一方がトリミング可能に構成されることを特徴とする請求項１に記載の電圧比較回路。
前記複数の分圧抵抗対はそれぞれ、単位抵抗素子を直列に接続して構成される第１、第２抵抗を含み、
前記基準電圧源は、
所定の定電圧を生成する基準電圧回路と、
前記定電圧を分圧し、前記基準電圧を生成する基準分圧抵抗対と、
を含み、
前記基準分圧抵抗対は、単位抵抗素子を直列に接続して構成される第１、第２基準抵抗を含み、少なくとも一方がトリミング可能に構成され、
前記単位抵抗素子を、半導体基板上の所定の領域に集中して配置し、前記複数の分圧抵抗対および前記基準分圧抵抗対をペアリングして構成したことを特徴とする請求項１に記載の電圧比較回路。
複数の電圧を生成する電源回路と、
前記電源回路から出力される複数の電圧を、複数のしきい値電圧と比較する請求項１から８のいずれかに記載の電圧比較回路と、
前記電圧比較回路の比較結果にもとづき、所定の処理を実行する制御部と、
を備えることを特徴とする電源管理回路。