JPH10270644A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 金属配線を多用した内部回路を有する半導体
集積回路装置の動作速度を簡便な方法で保証し、その確
度を向上させることのできる半導体集積回路装置を実現
すること。 【解決手段】 複数の論理ゲート間を、遅延特性に影響
する第１の配線パターン形状の金属配線で接続された第
１のリングオシレータと、複数の論理ゲート間を前記第
１の配線パターン形状とは異なり、遅延特性に影響しな
い第２の配線パターン形状の金属配線で接続された第２
のリングオシレータとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にリングオシレータを内蔵する半導体集積回
路装置に関する。

【０００２】

【従来の技術】半導体集積回路装置の動作速度は年々向
上してきており、製造過程で動作速度を保証することが
難しくなってきている。特にユーザの設計した回路を含
むゲートアレーやセルベースＩＣ等のＡＳＩＣ（Applic
ation Specific Integrated Circuit）では、ユーザの
設計する回路や作成する検証パターンが必ずしも動作速
度測定に適したものではないため、間接的な動作速度保
証方法が検討されてきた。

【０００３】代表的な間接的動作速度保証方法として
は、リングオシレータの発振周波数を測定する方法が簡
便なことから従来よりよく利用されている。この方法
は、リングオシレータの発振周波数と内部回路の動作速
度との相関関係を利用する方法であり、リングオシレー
タの発振周波数を測定することで、間接的に内部回路が
所望の動作速度を有しているか否かを判定している。す
なわち、製造工程を経て作製された半導体集積回路装置
内のリングオシレータの発振周波数が、所定の規程範囲
内の周波数であれば、トランジスタ等の素子特性が所望
の範囲内で作製されている証となり、同様な素子を使用
して構成されている内部回路は当然所望とする動作速度
を満足するであろうという判定方法である。

【０００４】具体的な構成としては、例えば、特開平３
−２２８３５３号公報の第２頁右上欄第１４行〜同頁右
下欄第１１行に説明されているようなリングオシレータ
を半導体集積回路装置内に予め配設しておき、その発振
周波数を測定することが挙げられる。

【０００５】リングオシレータを含む半導体集積回路装
置の従来例について図を用いて説明する。図８は従来の
半導体集積回路装置内に配置されたリングオシレータの
構成を示す回路図である。

【０００６】図８に示す回路は、制御信号入力端子３１
と出力端子３２、ＮＡＮＤゲート３３とインバータ３４
〜３７で構成されており、電源が供給され、制御信号入
力端子３１にハイレベルの信号が印加されると発振が開
始され、出力端子３２にはＮＡＮＤゲート３３とインバ
ータ３４〜３７それぞれの信号伝搬遅延時間の総和の逆
数に等しい周波数の発振信号が得られる。ＮＡＮＤゲー
ト３３およびインバータ３４〜３７の信号伝搬遅延時間
は、これらを構成するトランジスタの特性によって決定
されるので、この発振周波数を測定するとトランジスタ
の出来映えが判り、同様なトランジスタを用いて構成さ
れる内部回路の動作速度を推定することができる。

【０００７】

【発明が解決しようとする課題】上述した従来の技術に
おいては、リングオシレータを用いて動作速度の保証が
なされるが、リングオシレータの発振周波数がトランジ
スタ等の素子特性のみで決定されるために、配線抵抗や
配線容量によって内部回路の動作速度が大きく影響され
る半導体集積回路装置の場合には、リングオシレータの
発振周波数測定だけでは、間接的動作速度保証ができな
いという問題点がある。

【０００８】特に０．５μｍ以下の微細パターンを使用
されるＣＭＯＳ型半導体集積回路装置では、配線抵抗や
配線容量が論理ゲートの信号伝搬遅延時間に大きく影響
するため、上述した従来技術の様な単純なリングオシレ
ータの発振周波数だけでは、内部回路の動作速度を判定
することはできない。

【０００９】例えば０．３５μｍＣＭＯＳプロセスを採
用した半導体集積回路装置内の標準条件での２入力ＮＡ
ＮＤゲートの信号伝搬遅延時間は、出力端子に接続され
る金属配線の配線長が０ｍｍの場合には１５０ｐｓｅｃ
であるのに対し、平均的な配線パターン形状の配線長１
ｍｍが接続された場合には４５０ｐｓｅｃにもなり、出
力端子に配線が接続されるか否かで信号の伝搬遅延時間
は大きく異なってしまう。これほど大きく信号伝搬遅延
時間が異なると、出力端子に金属配線が殆ど接続されな
い論理ゲートのみで構成されたリングオシレータでは、
金属配線を多用して構成される内部回路の動作速度を推
定するのは困難である。

【００１０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、金属配線を
多用した内部回路を有する半導体集積回路装置の動作速
度を簡便な方法で保証し、その確度を向上させることの
できる半導体集積回路装置を実現することを目的とす
る。

【００１１】

【課題を解決するための手段】本発明の半導体集積回路
装置は、複数の論理ゲート間を、遅延特性に影響する第
１の配線パターン形状の金属配線で接続された第１のリ
ングオシレータと、複数の論理ゲート間を前記第１の配
線パターン形状とは異なり、遅延特性に影響しない第２
の配線パターン形状の金属配線で接続された第２のリン
グオシレータとを有することを特徴とする。

【００１２】第１の配線パターン形状と第２の配線パタ
ーン形状との違いとしては、配線長、配線幅、隣接する
配線との間隔、上下配線層との交差面積、等が挙げら
れ、これらのいずれを選択してもよく、また、組み合せ
るとしてもよい。

【００１３】上記のいずれの場合においても、第１およ
び第２のリングオシレータの出力信号を入力信号とする
マルチプレクサ回路を有することとしてもよい。

【００１４】また、第１および第２のリングオシレータ
の出力信号を入力信号とするマルチプレクサ回路と、該
マルチプレクサ回路の出力信号を分周する分周回路とを
有することとしてもよい。

【００１５】

【作用】上記のように構成される本実施例においては、
配線パターン形状が遅延特性に影響するリングオシレー
タと、配線パターン形状が遅延特性に影響しないリング
オシレータとが設けられているので、各リングオシレー
タの発振周波数を測定することで、素子特性による発振
周波数の変動と、配線容量、配線抵抗による発振周波数
の変動を合わせて検出することができる。このため、金
属配線を多用した内部回路を有する半導体集積回路装置
の動作速度を簡便な方法で保証することが出来る。

【００１６】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。

【００１７】図１は、本発明の一実施形態としての半導
体集積回路チップの構成を示す概略平面図、図２は図１
中のリングオシレータ２の構成を示す回路図である。

【００１８】図１に示す半導体集積回路チップ１は、互
いに論理ゲート間配線パターン形状が異なるリングオシ
レータ２、３を内蔵している。リングオシレータ２の構
成は上述したように図２に示されるが、リングオシレー
タ２と論理ゲート間配線パターン形状が異なるリングオ
シレータ３の回路構成は図８に示した従来例と同様であ
るため、説明は省略する。

【００１９】リングオシレータ２は、制御信号入力端子
４と、出力端子５と、各端子間に直列に設けられたＮＡ
ＮＤゲート６およびインバータ７〜１０、これら各論理
ゲート間を結ぶ配線パターン１１〜１４により構成され
ている。ＮＡＮＤゲート６はインバータ１０の出力と制
御信号入力端子４への入力信号とを入力し、ＮＡＮＤゲ
ート６に帰還されるインバータ１０の出力は、出力端子
５に出力される。

【００２０】次に、本発明の実施形態の動作について図
１，図２及び図８を用いて説明する。図８に示す回路構
成を有するリングオシレータ３の発振周波数は、各論理
ゲートを接続する配線長が短く、遅延時間に殆ど影響し
ないことから、ＮＡＮＤゲート３３、インバータ３４〜
３７の論理ゲートを構成する素子の遅延時間のみで決定
される。

【００２１】一方、図２に示す回路構成を有するリング
オシレータ２の発振周波数はＮＡＮＤゲート６、インバ
ータ７〜１０の論理ゲートを構成する素子の遅延時間
と、各論理ゲート間を接続する配線パターン１１〜１４
の配線容量、配線抵抗によって定まる遅延時間によって
決定される。リングオシレータ３の発振周波数を測定
し、素子特性が所望の特性を示しているかどうか判定し
た後、リングオシレータ２の発振周波数を測定すれば、
配線容量、配線抵抗が動作速度にどの程度影響している
かが判定できる。

【００２２】従って、配線パターン形状の異なるリング
オシレータ２、３の発振周波数を測定することで、素子
特性と配線容量、配線抵抗の動作速度への影響の度合い
を確認することが出来、結果的に内部回路の動作速度を
容易に推定することができる。

【００２３】具体的には、リングオシレータ３の発振周
波数が素子特性によってどれだけ変化するか、さらに
は、リングオシレータ２の発振周波数が、配線容量や配
線抵抗によってどれだけ変化するかを予め把握し、これ
らのデータと、製造工程を経て出来上がってきた半導体
集積回路チップ１内のリングオシレータ２、３の発振周
波数測定データから、そのチップの素子特性、配線容
量、配線抵抗の出来映えを推定し、結果的に内部回路の
動作速度が推定される。

【００２４】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。

【００２５】図１に示した半導体集積回路チップ１を、
０．３５μｍの製造プロセスを用いたＣＭＯＳ型半導体
集積回路チップとして作製した。半導体集積回路チップ
１に内蔵される、論理ゲート間接続配線パターン形状の
異なるリングオシレータ２、３については、各論理ゲー
トを構成するＭＯＳトランジスタのチャネル長を０．３
５μｍ、チャネル幅を９μｍとして作製した。

【００２６】図３は図２中の配線パターン１１〜１４の
形状を示す上面図である。

【００２７】図３に示す信号伝達配線パターン１７は、
配線パターン入力端子１５と配線パターン出力端子１６
間に配線幅２０で形成されており、両側に配線間隔２
１、２２を以て接地端子２３、２４に接続された隣接配
線パターン１８、１９が配設されている。

【００２８】ここで信号伝達配線パターン１７の配線長
は１ｍｍ、配線幅２０は０．８μｍ、隣接配線パターン
１８、１９との配線間隔２１、２２は０．８μｍであ
る。

【００２９】一方、リングオシレータ３では、論理ゲー
ト間を接続する配線の長さは殆ど０ｍｍであり、配線に
よる遅延時間への影響は無視できるレベルである。この
ため、図８の回路図では敢えて配線パターンを表現して
いない。

【００３０】次に、本実施例の動作について図１乃至図
３および図８を参照して説明する。

【００３１】本実施例におけるＣＭＯＳ型の半導体集積
回路装置１では、正常な製造過程を経て製造された場
合、電源電圧３．３Ｖ、周囲温度２５゜Ｃの条件でリン
グオシレータ３の発振周波数ｆ１は予め測定したデータ
では１５００ＭＨｚ±３０％の範囲内の周波数を示す。
一方、リングオシレータ２の発振周波数ｆ２はｆ１／３
±１５％の範囲内の発振周波数を示す。

【００３２】また、ＣＭＯＳ型の半導体集積回路装置１
は、リングオシレータ２、３の発振周波数が上述した範
囲内の発振周波数であれば、内部回路の動作速度が所望
の規格を満足することも確認されている。

【００３３】ここで、ある製造バラツキをもって製造さ
れたＣＭＯＳ型半導体集積回路装置１内のリングオシレ
ータ３の発振周波数ｆ１が１２００ＭＨｚで、リングオ
シレータ２の発振周波数が３２０ＭＨｚであった場合を
想定する。リングオシレータ３の発振周波数は１５００
ＭＨｚ±３０％の範囲内であるため、ＭＯＳトランジス
タの素子特性は問題ないと判定できる。一方リングオシ
レータ２の発振周波数ｆ２はｆ１／３±１５％の３４０
〜４６０ＭＨｚの範囲を超えている。従って、配線容量
もしくは配線抵抗のどちらか一方あるいは双方が異常で
あると推定でき、内部回路の動作速度を保証できないと
判定できるのである。

【００３４】配線容量や配線抵抗の異常としては配線材
料、配線膜圧、配線幅、配線間隔の異常が考えられる。
これらの異常を、本実施例においてはリングオシレータ
の発振周波数という形で検出できる。なお、本実施例で
は発振周波数を測定する条件として、電源電圧は３．３
Ｖ、周囲温度は２５゜Ｃの条件での発振周波数に限定し
て行なった。

【００３５】上述の様に配線パターン形状の異なる２種
類のリングオシレータの発振周波数を測定するだけで、
非常に簡便に内部回路の動作速度保証が可能であるとい
う特徴を有している。

【００３６】次に本発明の第２の実施例について説明す
る。

【００３７】前述した第１の実施例においては、リング
オシレータ２の配線パターン形状として図３に示す形状
のものを用いたが、本実施例においては図４に示すよう
な配線パターン形状を採用した。

【００３８】図４に示す配線パターンでは、配線パター
ン入力端子２５と配線パターン出力端子２６とが信号伝
達配線パターン２７により接続されている。信号伝達配
線パターン２７は複数の上層配線パターン２８と交差し
ているため、上層配線パターン２８との交差面積、層間
絶縁膜圧の異常による配線容量の異常を、リングオシレ
ータ２の発振周波数の異常という形で検出できるものと
なっている。

【００３９】本実施例の場合にも、内部回路の動作速度
保証を行なうためには、正常な製造バラツキ範囲内での
リングオシレータ２、３の発振周波数ｆ１、ｆ２がどの
程度の範囲内であるか、さらにその場合に内部回路の動
作速度が規格を満足するかを確認しておく必要がある。

【００４０】以上説明した各実施例において、内蔵する
リングオシレータの数に関しては最も少ない２個の場合
について示したが、論理ゲート間配線パターン形状が異
なるリングオシレータを２個以上のを内蔵しても当然な
がら以上説明した各実施例と同様の効果を得ることがで
きる。

【００４１】また、リングオシレータの発振周波数が非
常に高く、その測定が難しい場合には分周回路を設けて
測定しやすい周波数に分周するという手法を使用しても
同様の効果が得られる。

【００４２】図５は上述したような分周回路を設けた実
施例の構成を示す図であり、（ａ）は上面図、（ｂ）は
回路図である。

【００４３】図５（ａ）に示すように、本実施例の半導
体集積回路チップ１０１には、図１に示した実施例と同
様のリングオシレータ２、３とともに各リングオシレー
タの出力を入力し、いずれか１つを選択して出力するマ
ルチプレクサ回路１０２、該マルチプレクサ回路１０２
出力を分周する分周回路１０３が設けられている。

【００４４】図５（ｂ）に示すように、マルチプレクサ
回路１０２は制御信号入力端子１０５とマルチプレクサ
１０６から構成され、分周回路１０３は、複数のフリッ
プフロップ１０３₁，１０３₂，・・・，１０３_nと出力
端子１０４から構成されている。マルチプレクサ１０６
は、各リングオシレータ２、３それぞれの出力端子５、
３２（図２および図８参照）からの出力をうけ、制御信
号入力端子１０５へ入力される制御信号に応じていずれ
かを分周回路１０３へ送出する。分周回路１０３では、
入力信号をフリップフロップ１０３₁〜１０３_nの数によ
り定まる比によって分周し、出力端子１０４へ出力す
る。

【００４５】上記のように構成される本実施例において
は、少ないゲート素子で構成された発振周波数の高いリ
ングオシレータについても測定を行なうことが可能とな
るため、少ないゲート素子で構成されたリングオシレー
タを用いることができる。リングオシレータを複数設け
た場合には、その数分だけの面積が必要となるが、その
出力を選択、分周するマルチプレクサ回路および分周回
路は１つのみ設ければよいことから半導体集積回路チッ
プ上の面積についてはリングオシレータの面積が支配的
となる。本実施例においては、リングオシレータを小さ
くすることができるため、半導体集積回路チップの小型
化に適したものとなっている。

【００４６】なお、回路面積を小さくすることについて
いうと、図６に示すように各リングオシレータ２、３が
共通の制御信号入力端子２０１を用いるものとしてもよ
い。

【００４７】また、図７に示すように、図６に示した実
施例から分周回路１０３を除いてもよい。この場合、分
周が行なわれないことから、各リングオシレータ２、３
の出力がそのまま出力端子３０１に出力されることとな
るが、半導体集積回路チップにおける面積は最も小さな
ものとなる。

【００４８】さらに、各実施例では比較的配線容量、配
線抵抗の影響を受けやすいＣＭＯＳ型半導体集積回路装
置について説明したが、バイポーラやＢｉＣＭＯＳ、化
合物半導体等々使用する素子が変わっても同様な効果は
得られる。

【００４９】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００５０】配線パターン形状が遅延特性に影響するリ
ングオシレータと、配線パターン形状が遅延特性に影響
しないリングオシレータとが設けられ、その発振周波数
を測定することで、素子特性による発振周波数の変動
と、配線容量、配線抵抗による発振周波数の変動を合わ
せて検出することができるために、金属配線を多用した
内部回路を有する半導体集積回路装置の動作速度を非常
に簡便な方法で保証することが出来る効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の半導体集積回路チップの構成
を示す概略平面図である。

【図２】図１中のリングオシレータ２の構成を示す回路
図である。

【図３】図２の回路図に示したリングオシレータ２の配
線パターン形状を示す平面図である。

【図４】本発明の他の実施例としてのリングオシレータ
の配線パターン形状を示す平面図である。

【図５】本発明の他の実施例の構成を示す図であり、
（ａ）は上面図、（ｂ）は回路図である。

【図６】本発明の他の実施例の構成を示す図である。

【図７】本発明の他の実施例の構成を示す図である。

【図８】従来例と本発明の実施の形態を示すリングオシ
レータの回路図である。

【符号の説明】

１ 半導体集積回路チップ ２，３ リングオシレータ ４，３１ 制御信号入力端子 ５，３２ 出力端子 ６，３３ ＮＡＮＤゲート ７〜１０，３４〜３７ インバータ １１〜１４ 配線パターン １５，２５ 配線パターン入力端子 １６，２６ 配線パターン出力端子 １７，２７ 信号伝達配線パターン １８，１９ 隣接配線パターン ２０ 配線幅 ２１，２２ 配線間隔 ２３，２４，２９ 接地端子 ２８ 上層配線パターン

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の論理ゲート間を、遅延特性に影響
   する第１の配線パターン形状の金属配線で接続された第
   １のリングオシレータと、 複数の論理ゲート間を前記第１の配線パターン形状とは
   異なり、遅延特性に影響しない第２の配線パターン形状
   の金属配線で接続された第２のリングオシレータとを有
   することを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 第１の配線パターン形状と第２の配線パターン形状との
   違いが配線長であることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 請求項１または請求項２記載の半導体集
   積回路装置において、 第１の配線パターン形状と第２の配線パターン形状との
   違いが配線幅であることを特徴とする半導体集積回路装
   置。
4. 【請求項４】 請求項１乃至請求項３のいずれかに記載
   の半導体集積回路装置において、 第１の配線パターン形状と第２の配線パターン形状との
   違いが隣接する配線との間隔であることを特徴とする半
   導体集積回路装置。
5. 【請求項５】 請求項１乃至請求項４のいずれかに記載
   の半導体集積回路装置において、 第１の配線パターン形状と第２の配線パターン形状との
   違いが上下配線層との交差面積であることを特徴とする
   半導体集積回路装置。
6. 【請求項６】 請求項１乃至請求項５のいずれかに記載
   の半導体集積回路装置において、 第１および第２のリングオシレータの出力信号を入力信
   号とするマルチプレクサ回路を有することを特徴とする
   半導体集積回路装置。
7. 【請求項７】 請求項１乃至請求項５のいずれかに記載
   の半導体集積回路装置において、 第１および第２のリングオシレータの出力信号を入力信
   号とするマルチプレクサ回路と、該マルチプレクサ回路
   の出力信号を分周する分周回路とを有することを特徴と
   する半導体集積回路装置。