JP5105462B2 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP5105462B2
JP5105462B2 JP2006249369A JP2006249369A JP5105462B2 JP 5105462 B2 JP5105462 B2 JP 5105462B2 JP 2006249369 A JP2006249369 A JP 2006249369A JP 2006249369 A JP2006249369 A JP 2006249369A JP 5105462 B2 JP5105462 B2 JP 5105462B2
Authority
JP
Japan
Prior art keywords
power
power switch
circuit
mos transistor
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006249369A
Other languages
English (en)
Other versions
JP2007201414A (ja
JP2007201414A5 (ja
Inventor
治 小澤
敏夫 佐々木
涼 森
孝 倉石
義彦 安
孝一郎 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006249369A priority Critical patent/JP5105462B2/ja
Priority to US11/614,619 priority patent/US7652333B2/en
Publication of JP2007201414A publication Critical patent/JP2007201414A/ja
Publication of JP2007201414A5 publication Critical patent/JP2007201414A5/ja
Priority to US12/639,996 priority patent/US20100090282A1/en
Application granted granted Critical
Publication of JP5105462B2 publication Critical patent/JP5105462B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

本発明は、ＳＯＩ（Silicon On Insulator）型の電界効果トランジスタ(本明細書においてＭＯＳトランジスタと称する)を用いた半導体集積回路に係り、特にその電源遮断技術に関する。
特許文献１には半導体集積回路を構成する回路モジュール毎に電源スイッチを設け、動作モードに応じて動作不要な回路モジュールへの動作電源を選択的に遮断可能とする技術が記載される。特許文献２にはＳＯＩ型の論理回路として、論理回路を構成するＭＯＳトランジスタのボディーをフローティングとすることによって低閾値電圧とし、論理回路を構成するＭＯＳトランジスタに電源電圧とグランド電位を供給する電源スイッチのボディーをバイアスして高閾値電圧化した構成が例示される。これによれば、低い閾値電圧のＭＯＳトランジスタによって論理回路の高速動作、高い閾値電圧の電源スイッチによりスタンバイ時の低消費電力化を図ることができるとある。特許文献３には電源スイッチのボディーを自らのゲート電位でバイアスすることにより当該電源スイッチに可変閾値電圧を実現し、電源スイッチのオン状態では低閾値電圧とされることによって大きな電流供給能力を得ることができ、電源スイッチのオフ状態では高閾値電圧とされることによってサブスレッショルドリーク電流が低減される。
特許文献４にも、使用しない回路ブロックに流れるリーク電流を遮断し、消費電力の低減を図った半導体集積回路が開示される。また、特許文献５には、電源遮断を行う機能モジュールの出力端子と電源遮断を行わない機能モジュールの入力端子との間に、電圧固定回路を設け、この電圧固定回路が、電源遮断時に、機能モジュールへの信号電圧をグラウンドレベルに固定することで、電源遮断を行わない機能モジュールの入力ゲートに対する不定伝播を防止することについて記載される。
特開２００３−９２３５９号公報 特開平８−２２８１４５号公報 特開平９−１２１１５２号公報 特開平１０−２０００５０号公報 特開２００３−２１５２１４号公報
本発明者はＳＯＩ型集積回における回路ブロック毎の電源遮断について検討した。バルク型のＭＯＳ集積回路では基板やウェル領域に活性領域を形成してＭＯＳトランジスタを構成するが、ＳＯＩ型のＭＯＳ集積回路はウェル領域を用いず、基板の絶縁性薄膜上に多数の活性領域を形成し、個々の活性領域にＭＯＳトランジスタを構成する。したがって、ＳＯＩ型のＭＯＳ集積回路はバルク型のＭＯＳ集積回路とは素子分離の点で根本的な違いがあり、基板との間の接合容量や接合リークも殆どない。本発明者は素子分離の点でバルク型集積回路とは根本的な相違を有するＳＯＩ型の集積回路における回路ユニット毎の電源遮断制御の特質について検討を重ねた。電源スイッチの性質上、サブスレッショルドリーク電流を抑えるためにはその閾値電圧が高い方が望ましい。閾値電圧を高くするには不純物ノードを変更したり、基板バイアスを行なえばよい。また、電源スイッチのゲート絶縁膜を論理動作用のＭＯＳトランジスタに比べて厚膜にすることも可能である。厚膜にした場合はオン抵抗を小さくしなければならないからオン状態のゲート電圧は論理動作用のＭＯＳトランジスタよりも高くすることが必要になる。バルク型ＭＯＳ集積回路では厚膜のＭＯＳトランジスタを用いた電源スイッチと論理動作用の薄膜のＭＯＳトランジスタとはウェル分離を行なうことが必要になる。電源遮断状態において接合リークを小さくするための考慮である。また、バルク型ＭＯＳ集積回路では、電源スイッチを有する回路と電源スイッチを有しない回路との間でのウェル分離が必要になる。基板バイアスを行なう場合には動作時において双方のウェル電圧は相違されなければならないからである。このようにバルク型ＭＯＳ集積回路においては電源スイッチによる電源遮断を行なう場合には考慮しなければならない多くの制約がある。ＳＯＩ型ＭＯＳ集積回路の場合にはそのデバイス構造の特徴によりバルク型ＭＯＳ集積回路と同じような制約を受けないというだけでなく、電源遮断時の低消費電力、電源供給時の動作性能等を最大限発揮できるようにするための新たな考慮の余地のあることが本発明者によって明らかにされた。
本発明の目的は、ＳＯＩ型の半導体集積回路において本来備えている素子分離構造に見合った自由度の高い電源遮断制御を可能にすることにある。
本発明の別の目的は、ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にすることにある。
本発明者は更に別の観点より、半導体集積回路の電源遮断について検討した。それによれば、従来技術では、ある程度のゲート規模を機能モジュールとしてまとめて電源遮断の単位としており、その単位で電源遮断エリアを設定すると、レイアウト後は電源エリアの分割が不可能とされることが見出された。すなわち、事前に半導体チップのフロアプランを決定して電源遮断すべき機能モジュールを定めて電源遮断エリアを設定することから、電源遮断エリアに対し、その後の遮断エリアサイズ、遮断すべき論理エリアの変更などの遮断ブロックの再設定は、周囲ブロックとの関係により、作り直しが不可能とされる。このことから、半導体集積回路における電源遮断エリアの適正化が困難とされた。
本発明の更に別の目的は、電源遮断エリアの適正化を図るための技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕《論理用ＭＯＳと厚膜電源スイッチＭＯＳの混在》
本発明に係る半導体集積回路（１）は、基板（ＢＰＬ）の絶縁性薄膜（ＥＯＸ）上に、ソース（ＳＯＣ）とドレイン（ＤＲＮ）とボディー（ＢＤＹ）と前記ボディー上のゲート絶縁膜（ＧＯＸ）と前記ゲート絶縁膜上のゲート（ＧＡＴ）とを備えた所謂ＳＯＩ型の第１ＭＯＳトランジスタ（ＭＰｔｋ，ＭＮｔｋ）及び第２ＭＯＳトランジスタ（ＭＰｔｎ，ＭＮｔｎ）を複数個有し、前記第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりも厚いゲート絶縁膜を有する。前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは回路形成領域に混在して配置された電源遮断可能回路（６，８）と電源非遮断回路（７，９）を構成する。前記電源遮断可能回路は電源配線とグランド配線の間に電源スイッチ（１０）を構成する第１ＭＯＳトランジスタとこれに直列する第２ＭＯＳトランジスタとを有する。前記電源非遮断回路は電源配線とグランド配線の間に直列された複数の第２ＭＯＳトランジスタを有する。前記電源スイッチを構成する第１ＭＯＳトランジスタのゲート制御信号は前記第２ＭＯＳトランジスタのゲート制御信号よりも振幅が大きくされる。
電源遮断に厚膜のＭＯＳトランジスタを用いることによって遮断時のサブスレッショルド電流を低減でき、ゲート制御には振幅の大きな電圧を用いるから大きな電流供給能力も保障することができる。このとき、前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタはボディーが分離されているからバルク型のようなウェル分離によるレイアウト制約を受けることなく、回路形成領域に自由な配置が許容されている。これ故に、電源遮断を行なう機能単位を細分化してもウェル分離のための分離領域を要しないので面積増大の負担もなく、自由度の高い電源遮断機能を得ることができる。
本発明の一つの具体的な形態として、前記回路形領域は前記電源非遮断回路によって構成された制御回路（１３，１４，１３＿１，１４＿１、３０〜３３）を含み、前記制御回路は所定の低消費電力モードにおいて前記電源スイッチを構成する第１ＭＯＳトランジスタの一部又は全部をオフ状態に制御し、前記所定の低消費電力モードにおいてオフ状態とされた電源スイッチを構成する第１ＭＯＳトランジスタを当該低消費電力モードの解除に応答してオン状態に制御する。
本発明の更に具体的な形態として、前記制御回路（３０〜３３）は前記所定の低消費電力モードにおいてオフ状態にする前記電源スイッチを構成する第１ＭＯＳトランジスタのボディーを、そのソース電圧に等しいときよりも閾値電圧が大きくなる第１電圧に制御する。電源遮断時のサブスレッショルドリークの抑制に資することができる。
本発明の更に具体的な形態として、前記制御回路（３０〜３３）は前記所定の低消費電力モードが解除された状態において前記電源スイッチを構成する第１ＭＯＳトランジスタの一部又は全部のボディーを、そのソース電圧に等しいときよりも閾値電圧が小さくなる第２電圧又はフローティングに制御する。第２トランジスタによる動作の高速化に資することができる。
本発明の更に具体的な形態として、前記制御回路（３０〜３３）は前記所定の低消費電力モードを解除するとき、前記電源スイッチを構成する第１ＭＯＳトランジスタの一部又は全部のボディーを第１電圧に維持した状態で当該電源スイッチを構成する第１ＭＯＳトランジスタをオン状態に制御し、この後、前記オン状態にした第１ＭＯＳトランジスタのボディーを第２電圧又はフローティングに制御する。電源スイッチによる動作電源供給開始時に突入電流の発生を抑制することができる。
本発明の別の具体的な形態として、前記電源遮断可能回路は、前記第２ＭＯＳトランジスタで構成された順序回路（ＦＦ１，ＦＦ２）と、前記第２ＭＯＳトランジスタで構成された組み合わせ回路（ＬＯＧ１，ＬＯＧ２）と、前記組み合わせ回路に直列接続された下位階層の電源スイッチを構成する第１ＭＯＳトランジスタ（１０＿１２）又は第２ＭＯＳトランジスタと、前記下位階層の電源スイッチを構成するＭＯＳトランジスタと前記順序回路とに直列形態で接続された上位階層の電源スイッチ（１０＿１１）を構成する第１ＭＯＳトランジスタとを有する。電源遮断を行なう機能単位を細分化するとき、電源遮断時における記憶ノードの保持と言う観点よりラッチのような記憶回路や順序回路は電源遮断を行なわないように考慮することが望ましい。例えば、第１低消費電力モードにおいて前記上位階層の電源スイッチを構成する第１ＭＯＳトランジスタをオフ状態に制御し、第２低消費電力モードにおいて前記上位階層の電源スイッチを構成する第１ＭＯＳトランジスタをオン状態に維持し且つ前記下位階層の電源スイッチを構成するＭＯＳトランジスタをオフ状態に制御する。第２低消費電力モードでは順序回路の記憶情報を保持させることが可能になる。
〔２〕《厚膜ＭＯＳの高電圧制御》
本発明に係る半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを複数個有し、前記第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりも厚いゲート絶縁膜を有する。前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは複数個の回路を構成する。前記回路の一つとして、電源スイッチを構成する第１ＭＯＳトランジスタとこれに直列する第２ＭＯＳトランジスタとを含む第１回路（６）を有する。前記回路の別の一つとして、前記電源スイッチ（１０）を構成する第１ＭＯＳトランジスタのゲート制御信号を出力する第２回路（１３、１３＿１，３１）を有し、前記電源スイッチを構成する第１ＭＯＳトランジスタのゲート制御信号は前記第２ＭＯＳトランジスタのゲート制御信号よりも振幅が大きくされる。
電源遮断に厚膜のＭＯＳトランジスタを用いることによって遮断時のサブスレッショルド電流を低減でき、ゲート制御には振幅の大きな電圧を用いるから大きな電流供給能力も保障することができる。このとき、前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタはボディーが分離されているからバルク型のようなウェル分離によるレイアウト制約を受けることなく、回路形成領域に自由な配置が許容されている。これ故に、電源遮断を行なう機能単位を細分化してもウェル分離のための分離領域を要しないので面積増大の負担もなく、自由度の高い電源遮断機能を得ることができる。
本発明の一つの具体的な形態として、前記第２回路は低消費電力モードにおいて前記電源スイッチを構成する第１ＭＯＳトランジスタの一部又は全部をオフ状態に制御する。
本発明の別の一つの具体的な形態として、前記回路の更に別の一つとして、前記第１ＭＯＳトランジスタの直列回路から成り外部入出力動作を行なう第３回路（２）を有する。ＭＯＳトランジスタにおけるゲート絶縁膜の膜厚の種類増加を抑制することできる。
本発明の別の一つの具体的な形態として、前記回路の更に別の一つとして、前記第２ＭＯＳトランジスタで構成された順序回路（ＦＦ１，ＦＦ２）と、前記第２ＭＯＳトランジスタで構成された組み合わせ回路（ＬＯＧ１，ＬＯＧ２）と、前記組み合わせ回路に直列接続された下位階層の電源スイッチ（１０＿１２）を構成する第１ＭＯＳトランジスタ又は第２ＭＯＳトランジスタと、前記下位階層の電源スイッチを構成するＭＯＳトランジスタと前記順序回路とに夫々直列形態で接続された上位階層の電源スイッチ（１０＿１１）を構成する第１ＭＯＳトランジスタとを含む第４回路（図２６の６）を有する。源遮断を行なう機能単位を細分化するとき、電源遮断時における記憶ノードの保持と言う観点よりラッチのような記憶回路や順序回路は電源遮断を行なわないように考慮することが望ましい。例えば、前記第２回路は、第１低消費電力モードにおいて前記上位階層の電源スイッチを構成する第１ＭＯＳトランジスタをオフ状態に制御し、第２低消費電力モードにおいて前記上位階層の電源スイッチを構成する第１ＭＯＳトランジスタをオン状態に維持し且つ前記下位階層の電源スイッチを構成するＭＯＳトランジスタをオフ状態に制御する。第２低消費電力モードでは順序回路の記憶情報を保持させることが可能になる。
本発明の別の一つの具体的な形態として、前記電源スイッチ（１０）を構成する第１ＭＯＳトランジスタは、前記電源配線に接続されたｐチャンネル型ＭＯＳトランジスタ（ＭＰｔｋ）、又は前記グランド配線に接続されたｎチャンネル型ＭＯＳトランジスタ（ＭＮｔｋ）のいずれか一方とされる。また、電源配線に接続されたｐチャンネル型ＭＯＳトランジスタと、グランド配線に接続されたｎチャンネル型ＭＯＳトランジスタとの双方を、前記電源スイッチ（１０＿３，１０＿４）を構成する第１ＭＯＳトランジスタとするときは、前記第２回路は、低消費電力モードにおいて前記電源スイッチを構成する第１ＭＯＳトランジスタとしての前記ｐチャンネル型ＭＯＳトランジスタ又は前記ｎチャンネル型ＭＯＳトランジスタの何れか一方をオフ状態にする。低消費電力モードにおいて第１回路が採る内部ノードの電位状態の選択が可能になる。
本発明の更に別の一つの具体的な形態として、前記電源スイッチを構成する第１ＭＯＳトランジスタは、前記電源配線に接続された上位階層ｐチャンネル型ＭＯＳトランジスタ（１０＿６）と、前記上位階層ｐチャンネル型ＭＯＳトランジスタに各々直列された複数の並列形態の下位階層ｐチャンネル型ＭＯＳトランジスタ（１０＿７）とである。このとき、前記第２回路は、前記上位階層ｐチャンネル型ＭＯＳトランジスタと前記下位階層ｐチャンネル型ＭＯＳトランジスタとを別々に制御する。電源スイッチの階層制御により第１回路の電源遮断を階層的に行なうこと可能になる。同様に、前記グランド配線に接続された上位階層ｎチャンネル型ＭＯＳトランジスタ（１０＿３）と、前記上位階層ｎチャンネル型ＭＯＳトランジスタに各々直列された複数の並列形態の下位階層ｎチャンネル型ＭＯＳトランジスタ（１０＿５）とを、前記電源スイッチを構成する第１ＭＯＳトランジスタとするときも、前記第２回路は、前記上位階層ｎチャンネル型ＭＯＳトランジスタと前記下位階層ｎチャンネル型ＭＯＳトランジスタとを別々に制御する。
本発明の更に別の一つの具体的な形態として、前記電源スイッチを構成する第１ＭＯＳトランジスタは、前記電源配線に接続された上位階層ｐチャンネル型ＭＯＳトランジスタ（１０＿６）と、前記上位階層ｐチャンネル型ＭＯＳトランジスタに各々直列された複数の並列形態の下位階層ｐチャンネル型ＭＯＳトランジスタ（１０＿７）と、グランド配線に接続された上位階層ｎチャンネル型ＭＯＳトランジスタ（１０＿３）と、前記上位階層ｎチャンネル型ＭＯＳトランジスタに各々直列された複数の並列形態の下位階層ｎチャンネル型ＭＯＳトランジスタ（１０＿５））とである。このとき、前記第２回路は、前記上位階層ｐチャンネル型ＭＯＳトランジスタ、前記下位階層ｐチャンネル型ＭＯＳトランジスタ、前記上位階層ｎチャンネル型ＭＯＳトランジスタ及び前記下位階層ｎチャンネル型ＭＯＳトランジスタを別々に制御する。これにより、第１回路の階層的な電源遮断制御と共に、第１回路が採る内部ノードの電位状態の選択も可能になる。
本発明の更に別の一つの具体的な形態として、前記電源スイッチを構成する第１ＭＯＳトランジスタは、電源配線に接続されたｐチャンネル型ＭＯＳトランジスタ又はグランド配線に接続されたｎチャンネル型ＭＯＳトランジスタのいずれか一方から成る上位階層の電源スイッチ（１０＿３、１０＿６、１０＿８、１０＿９）である。更に、前記上位階層の電源スイッチに直列された回路の全部又は一部は前記第１ＭＯＳトランジスタ又は第２ＭＯＳトランジスタから成る下位階層の電源スイッチ（１０＿４、１０＿５、１０＿７、１０＿１０、１０＿１１、１０＿１２，１０＿１３、１０＿１４、１０＿１５、１０＿１６）を更に有する。前記第２回路は、例えば第１低消費電力モードにおいて前記上位階層の電源スイッチを構成する第１ＭＯＳトランジスタをオフ状態に制御し、第２低消費電力モードにおいて前記上位階層の電源スイッチを構成する第１ＭＯＳトランジスタをオン状態に維持し且つ前記下位階層の電源スイッチを構成するＭＯＳトランジスタをオフ状態に制御する。
〔３〕《電源スイッチのボディーバイアス》
本発明に係る半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを複数個有し、前記第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりも厚いゲート絶縁膜を有する。前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは複数個の回路を構成する。前記回路の一つとして、電源スイッチを構成する第１ＭＯＳトランジスタとこれに直列する第２ＭＯＳトランジスタとを含む第１回路（６）を有し、前記電源スイッチを構成する第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりもゲート制御信号の振幅が大きくされる。前記第１回路において前記第２ＭＯＳトランジスタのボディーはフローティングにされ、前記電源スイッチを構成する第１ＭＯＳトランジスタのボディーは自らのソースに接続される。第２ＭＯＳトランジスタよりも振幅の大きなゲート電圧が印加され、且つスイッチ状態の定常期間が長い第１ＭＯＳトランジスタの方がボディー電位の揺らぎによる閾値で電圧変動の影響が大きいと考えられるので、必要最小限の部分だけにボディーバイアスを行なってデバイス構成の簡素化を優先させることができる。
本発明に係る別の半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを複数個有し、前記第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりも厚いゲート絶縁膜を有する。前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは複数個の回路を構成する。前記回路の一つとして、電源スイッチを構成する第１ＭＯＳトランジスタとこれに直列する第２ＭＯＳトランジスタとを含む第１回路（６）を有し、前記電源スイッチを構成する第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりもゲート制御信号の振幅が大きくされる。前記第１回路において前記電源スイッチを構成する第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのボディーは、各々自らのソースに接続される。第１回路がアナログ回路であるような場合に、ボディー電位の揺らぎによる影響を最小限にすることができる。
〔４〕《電源スイッチのボディー電圧可変制御》
本発明に係る半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを複数個有し、前記第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりも厚いゲート絶縁膜を有する。前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは複数個の回路を構成する。前記回路の一つとして、電源スイッチを構成する第１ＭＯＳトランジスタとこれに直列する第２ＭＯＳトランジスタとを含む第１回路（６）を有する。前記回路の別の一つとして、動作モードに応じて前記電源スイッチを構成する第１ＭＯＳトランジスタのスイッチ信号（ＶＣ）とボディーバイアス信号（ＶＢＮ）を制御する制御回路（３０〜３３）を有し、前記スイッチ信号は前記第２ＭＯＳトランジスタのゲート制御信号の振幅よりも大きく、前記ボディーバイアス信号は動作モードに応じて電圧可変である。高速動作、低消費電力、低リーク等、モードに応じてボディーバイアスを最適化することができる。
本発明の一つの具体的な形態として、前記制御回路は前記第１回路を高速に動作させる指示に応答して、前記第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧に等しいときよりも閾値電圧が小さくなる方向の第１電圧（Ｖｂｎｆ）又はフローティングにする。高速動作に対応化能になる。前記第１電圧は前記第１ＭＯＳトランジスタのソースとボディーとの間のｐｎ接続ダイオードがオンしない範囲の電圧であることが望ましい。
本発明の更に具体的な形態として、前記制御回路は前記第１回路を低消費電力で動作させる指示に応答して、前記第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧に等しいときよりも閾値電圧が大きくなる方向の第２電圧（−Ｖｂｎｒ）にする。低消費電力動作への対応が可能になる。
本発明の別の具体的な形態として、前記制御回路は、前記第１回路を動作させる第１モードの指示に応答して前記第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧とし、前記第１モードよりも第１回路を高速動作させる第２モードの指示に応答して前記第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧に等しいときよりも閾値電圧が小さくなる方向の第１電圧又はフローティングにし、前記第１モードよりも第１回路を低消費電力で動作させる第３モードの指示に応答して前記第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧に等しいときよりも閾値電圧が大きくなる方向の第２電圧にする。高速動作と低消費電力動作の切換えが可能になる。
本発明の別の具体的な形態として、前記制御回路は、前記第１回路の動作を停止させる指示に応答して前記電源スイッチを構成する第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧に等しいときよりも閾値電圧が大きくなる方向の第２電圧にする。電源遮断時においてサブスレッショルドリーク電流を小さくすることが可能になる。
本発明の別の具体的な形態として、前記制御回路は、低消費電力モードにおいて、前記第１回路の電源スイッチを構成する第１ＭＯＳトランジスタをオフ状態にすると共に、前記電源スイッチを構成する第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧に等しいときよりも閾値電圧が大きくなる方向の電圧とし、前記低消費電力モードを解除するとき、前記電源スイッチを構成する第１ＭＯＳトランジスタのボディーバイアス信号を前記低消費電力モード時の電圧に維持したまま前記電源スイッチを構成する第１ＭＯＳトランジスタをターンオンする。換言すれば、前記制御回路は、低消費電力モードにおいて、前記電源スイッチを構成する第１ＭＯＳトランジスタをオフ状態とし、前記低消費電力モードを解除するとき、前記電源スイッチを構成する第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧に等しいときよりも閾値電圧が大きくなる方向の電圧に維持した状態で前記電源スイッチを構成する第１ＭＯＳトランジスタをターンオンする。スタンバイ状態から動作可能な状態に復帰するときに突入電流の発生を抑制することができる。
前記制御は、前記電源スイッチを構成する第１ＭＯＳトランジスタのターンオンの後に、前記電源スイッチを構成する第１ＭＯＳトランジスタのボディーバイアス信号をそのソース電圧或いはそのソース電圧に等しいときよりも閾値電圧が小さくなる方向の電圧又はフローティングにすればよい。電源スイッチに必要な電流供給能力を得ることができる。
〔５〕《電源遮断エリアの適正化》
電源遮断エリアの適正化の観点による半導体集積回路は、複数のコアセルが配列されるセル領域と、上記セル領域を複数の電源遮断エリアに分離するための電源分離領域と、上記電源遮断エリアに対応して配置され、対応する電源遮断エリアへの電源供給を遮断可能な複数の電源スイッチと、を含んで一つの半導体基板に形成されるとき、上記電源遮断エリア及び上記電源スイッチは、酸化膜によって上記半導体基板から絶縁されて成る。
上記の手段によれば、上記電源遮断エリア及び上記電源スイッチが酸化膜によって上記半導体基板から絶縁されるため、電源分離領域や上記電源スイッチの形成位置の自由度が増し、電源分離領域や上記電源スイッチを任意の位置に形成することができる。このことが、電源遮断エリアサイズや、遮断すべき論理エリアの変更の容易化を達成する。
このとき、上記半導体基板はシリコン基板とされ、上記酸化膜によってＳＯＩ構造が形成される。
上記電源スイッチでのリーク電流を低減するため、上記電源スイッチには、上記電源遮断エリアに属するＭＯＳトランジスタのゲート酸化膜よりも厚いゲート酸化膜を有するＭＯＳトランジスタを適用する良い。これにより、上記電源スイッチを構成するＭＯＳトランジスタのしきい値は、上記電源遮断エリアに属するＭＯＳトランジスタのしきい値よりも高くなる。この場合において、上記電源スイッチの高電位側電源Ｖｄｄ動作マージンへの影響を低減するため、上記電源スイッチを構成するＭＯＳトランジスタのゲート電極に供給されるハイレベルを、電源遮断エリアに属するＭＯＳトランジスタのゲート電極に供給されるハイレベルよりも高めに設定するとよい。
また、ＳＯＩ構造であるため、上記電源スイッチを構成するＭＯＳトランジスタに基板バイアスを印加することでしきい値Vｔｈを高くしたり低くしたりして立ち上がりスルーレートを制御しても良い。
グランドラインとされる第１低電位側電源ラインと、上記コアセルに結合された第２低電位側電源ラインとを含むとき、上記電源スイッチは、上記第１低電位側電源ラインと上記第２低電位側電源ラインとを断続可能に設けられる。
電流の集中を緩和するため、上記電源スイッチの導通状態をアナログ的にゆっくり変化する信号によって駆動制御すると良い。このとき、上記アナログ的に変化する信号は駆動能力が小さく高抵抗状態で駆動する事から、ノイズの影響を受けやすいため、上記駆動回路を上記電源スイッチの近傍に配置することによって、ノイズの影響を受け難くすると良い。
上記電源スイッチの動作制御のためのディジタル信号を、アナログ的に変化する信号に変換するための制御論理を設けることができる。
このとき、上記制御論理は、駆動能力が互いに異なる複数のＭＯＳトランジスタを含み、上記電源スイッチの駆動において、上記駆動能力が互いに異なる複数のＭＯＳトランジスタが選択的に上記電源スイッチの駆動に関与されるように構成することができる。
また、上記電源遮断エリアは、他の電源遮断エリアからの論理不定伝搬を排除するための不定伝搬防止回路を含み、上記不定伝搬防止回路の動作制御は、上記電源スイッチの駆動制御と連動して行われるように構成することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、ＳＯＩ型の半導体集積回路において本来備えている素子分離構造に見合った自由度の高い電源遮断制御を実現することができる。
また、ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる。
電源遮断エリアの適正化の観点による発明によれば、電源遮断エリア及び電源スイッチが酸化膜によって半導体基板から絶縁されるため、電源分離領域や電源スイッチの形成位置の自由度が増し、電源分離領域や電源スイッチを任意の位置に形成することができるため、電源遮断エリアサイズや、遮断すべき論理エリアの変更の容易化を達成することができる。
１．第1実施形態
《ＳＯＩ型厚膜ＭＯＳトランジスタを用いた電源スイッチ》
図２には本発明に係る半導体集積回路１の平面的構成が例示される。ここではディジタル・アナログ混載のＳＯＩ構造を備えたＭＯＳ集積回路を一例とする。半導体集積回路１の周縁部は入出力回路領域２とされ、その内側にコア回路領域としてディジタル回路領域３とアナログ回路領域４が形成される。ディジタル回路領域３には、電源制御回路５、前記電源制御回路５によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路６、投入された動作電源が常時供給される電源非遮断回路７と有する。アナログ回路領域４は前記電源制御回路５によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路８、投入された動作電源が常時供給される電源非遮断回路９と有する。電源遮断可能回路６，８には電源スイッチ１０が配置される。電源遮断可能回路６，８内における電源スイッチの配置はランダムであってよい。レイアウトの規則性と言う点より、図３のように各電源遮断可能回路６，８の中央、或いは図４に例示されるように各遮断可能回路６，８の底辺に沿って電源スイッチ１０を配置したりすることも可能である。詳細な後述するが、基本的に電源スイッチ１０のレイアウトはデバイス構造上の制限を受けない。
図５には半導体集積回路１を構成するＳＯＩ型ＭＯＳトランジスタの縦断面構造が例示される。ＭＯＳトランジスタは、シリコン基板ＢＰＬ上の２０ナノメータから２００ナノメータのような絶縁性薄膜である埋め込み酸化膜ＥＯＸを介して活性領域に構成される。活性領域はソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹとされる。ボディーＢＤＹはチャネル形成領域になる。ボディーＢＤＹの上にはゲート絶縁膜ＧＯＸを介してゲートＧＡＴが形成される。ソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹは例えばＳＴＩ（Shallow Trench Isolation）法にて形成された溝内を酸化シリコンで被った完全分離領域ＦＴＩ（又は部分分離領域ＰＴＩ）によって周囲から電気的に分離され、シリコン基板とは埋め込み酸化膜ＥＯＸによって電気的に分離される。
ここでＭＯＳトランジスタは、ゲート酸化膜の比較的薄い第１ＭＯＳトランジスタ（薄膜ＭＯＳトランジスタ）としてのｎチャンネル型のＭＯＳトランジスタＭＮｔｎ及びｐチャンネル型の第１ＭＯＳトランジスタＭＰｔｎと、ゲート酸化膜の比較的厚い第２ＭＯＳトランジスタ（厚膜ＭＯＳトランジスタ）としてのｎチャンネル型のＭＯＳトランジスタＭＮｔｋ及びｐチャンネル型のＭＯＳトランジスタＭＰｔｋとに分類される。ｎチャンネル型ＭＯＳトランジスタにおいて、ソースＳＯＣ及びドレインＤＲＮはＮ＋型拡散層、ボディーＢＤＹはＰ−型拡散層から成る。ｐチャンネル型ＭＯＳトランジスタにおいて、ソースＳＯＣ及びドレインＤＲＮはＰ＋型拡散層、ボディーＢＤＹはＮ−型拡散層から成る。
薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎは、例えばチャネル長が４５〜１８０ナノメータ（ｎｍ）、ゲート酸化膜厚が１．５〜３．９ｎｍ、ゲート酸化膜厚に応ずるゲート入力電圧振幅が０．８Ｖ〜１．５Ｖとされる。厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋは、例えばチャネル長が３００〜１０００ｎｍ、ゲート酸化膜厚が３．０〜１５．０ｎｍ、ゲート酸化膜厚に応ずるゲート入力電圧振幅が１．２Ｖ〜５．０Ｖとされる。薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎはコア論理領域においてディジタル論理回路やアナログ回路を構成するのに主に用いられる。厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋはその高耐圧故に前記入出力回路及びアナログ回路の一部を構成するのに用いられ、その高閾値電圧故に電源遮断スイッチ１０を構成するのにも用いられる。
図６にはＳＯＩ構造のｎチャンネル型ＭＯＳトランジスタの鳥瞰図、図７には図６の縦断面図、図８には図６の平面図が夫々示される。図６乃至図８より、ＳＯＩ構造ではソースＳＯＣ、ドレインＤＲＮ及びボディーＢＤＹが完全分離領域ＦＴＩ又は部分分離領域ＰＴＩによって周囲から電気的に分離され、シリコン基板とは埋め込み酸化膜ＥＯＸによって電気的に分離されていることは明らかである。特にボディーＢＤＹはフローティングであってもよいが、ボディー電位の揺らぎ防止、或いは閾値電圧制御のためにボディーバイアスを行なうのがよい。ボディーバイアスを行なうときは部分分離領域ＰＴＩを用いてボディーＢＤＹを例えばＰ型拡散領域（Ｐ＋）から成るコンタクト領域ＣＮＴに接続する。ここでは、前記コンタクト領域ＣＮＴはソースＳＯＣが接続するメタルのグランド配線ＶＳＳに接続された例が示される。
このようにＳＯＩ構造では個々のＭＯＳトランジスタが電気的に分離されるので、ＭＯＳトランジスタの導電型や電源電圧の相違等に応じたウェル領域による分離を行なうことを要しない。更に、基板との間の接合容量並びに基板との間の電流リークが殆どなく、低電圧動作と高速動作に優れる。
図１にはＳＯＩ構造の特徴を考慮した電源遮断可能回路６及び電源非遮断回路７の基本的な回路構成が例示される。電源配線ＶＤＤとグランド配線ＶＳＳの間に配置された電源遮断可能回路６は電源スイッチ１０としての厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋを有し、電源非遮断回路７は電源スイッチとしての厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋを有していない。電源遮断可能回路６において電源スイッチ１０としての厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋには、複数の薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎから成るＣＭＯＳインバータに代表されるような回路が直列接続される。電源非遮断回路７も複数の薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎが直列されたＣＭＯＳインバータに代表されるような回路を有する。例えばグランド電圧ＶＳＳが０Ｖ、電源電圧ＶＤＤが１．５Ｖのとき、薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎのゲート入力電圧振幅は１．５Ｖとされ、このとき電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋのゲート入力電圧振幅は３．３Ｖとされる。特に図示はしないが、電源遮断可能回路６における電源スイッチ１０として厚膜ＭＯＳトランジスタはＭＮｔｋ，ＭＰｔｋの何れか一方だけを用い、或いは一つの電源遮断可能回路において双方の厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋを用いるようにしてもよい。尚、図面上のＭＯＳトランジスタの記号標記に関し、ｐチャンネル型ＭＯＳトランジスタのゲートには丸印を付することによってｎチャンネル型ＭＯＳトランジスタと区別し、厚膜ＭＯＳトランジスタのゲートを相対的に厚く標記することによって薄膜ＭＯＳトランジスタと区別する。
図９には電源遮断可能回路６の平面的な構成が例示される。ここではドレイン・ソースに接続される信号配線は省略してある。図より明らかなように、電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ，ＭＰｔｋは、論理動作等を行なう薄膜ＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎとウェル分離のような領域分離を行なわずに自由にレイアウトすることができ、同様に、ｎチャンネル型の薄膜ＭＯＳトランジスタＭＮｔｎとｐチャンネル型の薄膜ＭＯＳトランジスタＭＰｔｎについてもウェル分離のような領域分離を行なわずに自由にレイアウトすることができ、更にその結果として、ＶＤＤ＿１に代表されるように一部の電源配線のレイアウトを自由に行なうことも可能であり、部分分離領域ＰＴＩを用いたボディー電位の共通化も任意の単位で容易に行なうことができる。
図１０にはバルク型のＭＯＳトランジスタで構成される電源遮断可能領域と電源非遮断領域の回路構成を図１の比較例として示す。バルク型ＣＭＯＳ回路は図１１の例示されるように、ｐチャンネル型ＭＯＳトランジスタＭＢＰｔｎはｎ型ウェル領域ＮＷＥＬに、ｎチャンネル型ＭＯＳトランジスタＭＢＮｔｎはｐ型ウェル領域ＰＷＥＬに形成され、ウェル領域分離が行なわれ、基板ＢＰＬとウェル領域ＰＷＥＬ、ＮＷＥＬの間、ウェル領域ＰＷＥＬ、ＮＷＥＬとソースＳＯＣ・ドレインＤＲＮとの間は逆方向バイアスされて、電気的な分離が行なわれている。ＬＯＣＳは側方の素子分離を行なうロコスである。特に図示はしないが外部入出力回路用の厚膜のｎチャンネル型ＭＯＳトランジスタＭＢＮｔｋ及び厚膜のｐチャンネル型ＭＯＳトランジスタＭＢＰｔｋも同様にウェル領域分離が行なわれる。
図１０の例ではＭＯＳトランジスタの導電型によるウェル領域分離の様子は具体的に示していないが、電源遮断可能領域６Ａと、電源非遮断回路７Ａとを分離し、更に電源遮断可能領域６Ａ内において厚膜ＭＯＳトランジスタＭＢＮｔｋによって電源スイッチを形成する領域６Ａ＿１と、論理動作等を行なう領域６Ａ＿２とに対しても分離が必要とされる。電源遮断可能領域６Ａ内において電源スイッチを形成する領域６Ａ＿１と、論理動作等を行なう領域６Ａ＿２とを分離するのは、電源遮断状態において、論理動作等を行なう領域６Ａ＿２においけるウェルとソース・ドレインとの間に接合リークを減らすためである。図１の構成では各ＭＯＳトランジスタはそもそも埋め込み酸化膜ＥＯＸによって基板との間のではリークを生じないからそのよう考慮はデバイス構造上本質的に必要とされない。図１０において電源遮断可能領域６Ａと電源非遮断回路７Ａとを分離するのは、電源非遮断回路７Ａのウェル電位はグランド電位ＶＳＳであるが、電源遮断可能領域６Ａにおいて論理動作等を行なう領域６Ａ＿２のウェル電位は動作電源供給時に電源スイッチＭＢＮｔｋのドレイン電圧である仮想グランドＶＳＳＭになるという点で相違があるからである。特に図示はしていないが電源スイッチがｐチャンネル型ＭＯＳトランジスタの場合であっても、或いは薄膜ＭＯＳトランジスタを用いて構成する場合も同じである。図１の構成では各ＭＯＳトランジスタはそもそも埋め込み酸化膜ＥＯＸと分離領域ＦＴＩ（又は分離領域ＰＴＩ）によってボディーＤＢＹの分離が可能になっているのでそのようウェル領域分離は本質的に必要とされない。
図１２には図１０に対応する電源遮断可能領域の平面的なレイアウト構成が比較例として示される。図１０で説明した通り、ＭＯＳトランジスタの導電型によるウェル領域分離と共に、電源スイッチの形成領域６Ａ＿１とて論理動作等を行なう領域６Ａ＿２との間でもウェル領域分離が行なわれる。
《プリミティブセル》
前記電源遮断可能回路６と電源非遮断回路７とを構成するにはフルカスタム設計によって対応することも可能であるが、ここではスタンダードセル方式で対応することを考慮する。予め設計部品として幾つかのプリミティブセルを用意し、これを用いて設計を行なうことにより、回路設計やレイアウト設計の容易化を図ることができる。図１３乃至図１６を参照しながら、前記電源遮断可能回路６と電源非遮断回路７を構成するために利用可能な幾つかのプリミティブセルについて説明する。プリミティブセルの論理機能はＣＭＯＳインバータを一例としているが、この論理機能については適宜変更可能であることは言うまでもない。
プリミティブセルＰＭＶＣ＿１は薄膜ＭＯＳトランジスタＭＰｔｎとＭＮｔｎから成り、双方のボディーＢＤＹがフローティングにされている。プリミティブセルＰＭＶＣ＿２は薄膜ＭＯＳトランジスタＭＰｔｎとＭＮｔｎから成り、双方のボディーＢＤＹは部分分離領域ＰＴＩを介して自らのソースに結合されている。プリミティブセルＰＭＶＣ＿３は厚膜ＭＯＳトランジスタＭＮｔｋから成る電源スイッチ１０に薄膜ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎが直列されて成り、薄膜ＭＯＳトランジスタＭＰｔｎは部分分離領域ＰＴＩを介して電源配線ＶＤＤに結合され、電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋ及び薄膜ＭＯＳトランジスタＭＮｔｎは部分分離領域ＰＴＩを介してグランド配線ＶＳＳに結合される。プリミティブセルＰＭＶＣ＿４は電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＮｔｋと薄膜ＭＯＳトランジスタＭＮｔｎの夫々が部分分離領域ＰＴＩを介して自らのソースに結合されている点が前記プリミティブセルＰＭＶＣ＿３と相違する。
プリミティブセルＰＭＶＣ＿５はｐチャンネル型の厚膜ＭＯＳトランジスタＭＰｔｋから成る電源スイッチ１０に薄膜ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎが直列されて成り、薄膜ＭＯＳトランジスタＭＮｔｎは部分分離領域ＰＴＩを介してグランド配線ＶＳＳに結合され、電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＰｔｋ及び薄膜ＭＯＳトランジスタＭＰｔｎは部分分離領域ＰＴＩを介して電源配線ＶＤＤに結合される。プリミティブセルＰＭＶＣ＿６は電源スイッチ１０を構成する厚膜ＭＯＳトランジスタＭＰｔｋと薄膜ＭＯＳトランジスタＭＰｔｎの夫々が部分分離領域ＰＴＩを介して自らのソースに結合されている点が前記プリミティブセルＰＭＶＣ＿５と相違する。プリミティブセルＰＭＶＣ＿７は電源スイッチ１０を構成するｎチャンネル型の厚膜ＭＯＳトランジスタＭＮｔｋに直列に、プリミティブセルＰＭＶＣ＿１と同じ回路が１個、及びプリミティブセルＰＭＶＣ＿２と同じ回路が２個、夫々並列形態で接続されて成る。プリミティブセルＰＭＶＣ＿８はプリミティブセルＰＭＶＣ＿２、ＰＭＶＣ＿３、及びＰＭＶＣ＿６の夫々と同じ回路を備えて構成される。プリミティブセルＰＭＶＣ＿９は電源スイッチ１０を構成するｎチャンネル型の厚膜ＭＯＳトランジスタＭＮｔｋにプリミティブセルＰＭＶＣ＿１と同じ回路が１個直列に接続されて成る。プリミティブセルは上述の種類に限定されず適宜変更可能である。
ＳＯＩ構造ではバルク構造におけるウェル給電を必要としないので、プリミティブセルンの上下に電源経路とグランド経路が必ずしも配置されていなくてもよい。図１６のプリミティブセルＰＭＶＣ＿１０〜ＰＭＶＣ＿１３はこれを考慮したものである。更にプリミティブセルＰＭＶＣ＿１１は薄膜ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎのボディーをフローティングにしている。
《電源スイッチのレイアウト形態》
図１７乃至図２３には電源遮断可能回路６と電源非遮断回路７においてプリミティブセル等を用いたトランジスタのレイアウト形態が例示される。ここではプリミティブセル間におけるＭＯＳトランジスタＭＮｔｎ，ＭＰｔｎの接続信号配線については図示を省略してある。
図１７には電源遮断可能回路６にプリミティブセルＰＭＶＣ＿４を利用し、電源非遮断回路７にプリミティブセルＰＭＶＣ＿２を利用した状態が示される。
図１８には電源遮断可能回路６にプリミティブセルＰＭＶＣ＿３を利用し、電源非遮断回路７にプリミティブセルＰＭＶＣ＿２を利用した状態が示される。
図１９には電源遮断可能回路６にプリミティブセルＰＭＶＣ＿１１を用い、電源非遮断回路７にプリミティブセルＰＭＶＣ＿１を利用した状態が示される。図において電源スイッチ１０以外のＭＯＳトランジスタのボディーＢＤＹはフローティングにされているからボディーバイアスのための配線等を必要とせず物理的規模の縮小に寄与する。ゲートＧＡＴ、ドレインＤＲＮ、ソースＳＯＣの電圧が高い場合にはフローティングにされたボディー電圧の揺れが閾値電圧に影響することが予想され、また、スイッチング用途ではないアナログ用途のＭＯＳトランジスタの場合にはフローティングにされたボディーに不所望な電荷が残存する可能性が高いことを考慮すると、厚膜ＭＯＳトランジスタやアナログ用途のＭＯＳトランジスタに対してはボディーをフローティングしない方が良い場合が多い。
図２０には電源遮断可能回路６にプリミティブセルＰＭＶＣ＿６を利用し、電源非遮断回路７にプリミティブセルＰＭＶＣ＿１を利用した状態が示される。電源スイッチ１０をｐチャンネルＭＯＳトランジスタＭＰｔｋとすることも可能である。
図２１には電源遮断可能回路６＿１にプリミティブセルＰＭＶＣ＿７の一部を利用し、電源遮断可能回路６＿２にプリミティブセルＰＭＶＣ＿６を利用し、電源非遮断回路７にプリミティブセルＰＭＶＣ＿２を利用した状態が示される。電源遮断領域６＿１，６＿２に応じて電源スイッチ１０の導電型を相違させ、また、電源スイッチを別々に設けてある。
図２２の電源遮断可能回路６＿３はｎチャンネル型ＭＯＳトランジスタＭＮｔｋによる電源スイッチ１０＿１とｐチャンネル型ＭＯＳトランジスタＭＰｔｋによる電源スイッチ１０＿２の双方がオン状態にされるとき動作される。電源遮断時に所要の回路ノードの論理値又は電圧をどのように保持するかによって何れの電源スイッチを切るにかを選択可能になる。また、電源スイッチ１０−１を上位階層、電源スイッチ電源スイッチ１０＿２を下位階層のスイッチとして機能させることも可能である。電源遮断可能回路６＿２はｎチャンネル型ＭＯＳトランジスタＭＮｔｋによる電源スイッチ１０＿１を備え、電源遮断可能回路６＿１と一緒に上位階層でスイッチ制御される。
図２３には種々のボディー電位のＭＯＳＭＯＳトランジスタが隣接配置された状態が示される。電源遮断可能回路６と電源非遮断回路７に配置されるＭＯＳトランジスタのボディー電位をソースバイアスしたりするときその電位は、ＭＯＳトランジスタの直列段数などに応じて相違される。そのようにボディー電位が種々異なるＭＯＳトランジスタであっても、夫々のトランジスタのボディーＢＤＹは埋め込み酸化膜ＥＯＸ及び分離領域ＦＴＩ，ＰＴＩによって自ずから電気的分離が達成されている。これにより、図２３に例示されるように種々のボディー電位と種々の導電型のＭＯＳトランジスタを隣り合わせに配置することが可能になる。これはゲート電圧が相違される厚膜ＭＯＳトランジスタＭＰｔｋ、ＭＮｔｋと薄膜ＭＯＳトランジスタＭＰｔｎ，ＭＮｔｎとの間においても同じである。したがって、図２３に例示されるように、電源スイッチに関して階層構造を採用することも自由に行なうことができる。例えば、一つの電流直流経路にｎチャンネル型厚膜ＭＯＳトランジスタＭＮｔｋによって構成される上位階層電源スイッチ１０＿３とｐチャンネル型厚膜ＭＯＳトランジスタＭＰｔｋによって構成される下位階層電源スイッチ１０＿４を介在させた回路構成を採用すること、下位階層の電源スイッチとしてｎチャンネル型厚膜ＭＯＳトランジスタＭＮｔｋによって構成される電源スイッチ１０＿５を介在させた回路構成を採用すること、下位階層の電源スイッチとしてｐチャンネル型薄膜ＭＯＳトランジスタＭＰｔｎによって構成される電源スイッチ１０＿１１、或いはｎチャンネル型薄膜ＭＯＳトランジスタＭＮｔｎによって構成される電源スイッチ１０＿１２を採用することも可能である。また、一つの電流直流経路にｐチャンネル型厚膜ＭＯＳトランジスタＭＰｔｋによって構成される上位階層電源スイッチ１０＿６と下位階層電源スイッチ１０＿７とを介在させた回路構成を採用すること、下位階層電源スイッチとしてｎチャンネル型薄膜ＭＯＳトランジスタＭＮｔｎによって構成される電源スイッチ１０＿１３を採用することも可能である。また、電流経路に厚膜ＭＯＳトランジスタＭＮｔｋによって構成される電源スイッチ１０＿８とｐチャンネル型厚膜ＭＯＳトランジスタＭＰｔｋによって構成される電源スイッチ１０＿９とを上位階層電源スイッチとして混在させることも可能である。このとき更に、ｐチャンネル型薄膜ＭＯＳトランジスタＭＰｔｎによって構成された下位階層電源スイッチ１０＿１５、ｎチャンネル型薄膜ＭＯＳトランジスタＭＮｔｎによって構成された下位階層電源スイッチ１０＿１４、又はｎチャンネル型厚膜ＭＯＳトランジスタＭＮｔｋによって構成された下位階層電源スイッチ１０＿１６を適宜採用することも可能である。回路構成若しくは回路機能に応じてきめ細かく電源スイッチ制御を行うことが容易になる。
半導体集積回路（ＣＨＰ）１における電源スイッチの階層構造について更に説明する。図２４に例示されるレイアウトにおいて例えば回路領域を便宜上ＣＲＣＴ１〜ＣＲＣＴ４に分けて考える。例えば一つの回路領域ＣＲＣＴ１は機能的に機能ブロックＭＤＡ１〜ＭＤＡ４、ＭＤＢ１〜ＭＤＢ２、ＭＤＣ１〜ＭＤＣ２に分割される。機能ブロックＭＤＡ１〜ＭＤＡ４、ＭＤＢ１〜ＭＤＢ２、ＭＤＣ１〜ＭＤＣ２に対する電源遮断制御用の電源スイッチの階層構造が図２５に例示される。一つの回路領域ＣＲＣＴ１において、機能ブロックＭＤＣ１、ＭＤＣ２は電源非遮断回路７とされ、その他の機能ブロックＭＤＡ１〜ＭＤＡ４、ＭＤＢ１〜ＭＤＢ２は電源遮断可能回路６とされる。電源遮断可能回路６の全ての機能ブロックＭＤＡ１〜ＭＤＡ４、ＭＤＢ１〜ＭＤＢ２は上位階層電源スイッチ１０＿１０により一括で電源遮断可能にされ、その内の機能ブロックＭＤＡ１〜ＭＤＡ４は下位階層電源スイッチ１０＿１１〜１０＿１４により個別に電源遮断可能にされる。
例えば半導体集積回路１がマイクロコンピュータの場合、前記電源非遮断回路７とされる機能ブロックＭＤＣ１，ＭＤＣ２は割り込みコントローラや、電源制御等を行うシステムコントローラ等とされる。電源遮断可能回路６を構成する機能ブロックＭＤＡ１〜ＭＤＡ４、ＭＤＢ１〜ＭＤＢ２、ＭＤＣ１〜ＭＤＣ２を中央処理装置（ＣＰＵ）とすると、機能ブロックＭＤＡ１〜ＭＤＡ４には汎用レジスタ等のレジスタ類を割り当て、機能ブロックＭＤＢ１〜ＭＤＢ２には演算器や命令デコーダ等を割り当てることができる。このような割り当てを行なうことにより、例えばＣＰＵがスタンバイ命令を実行して内部回路の動作を停止するとき、汎用レジスタ等の一部のレジスタが保持するデータ情報や制御情報を保持する選択等も可能にされる。
図２６には電源遮断可能回路における階層的電源スイッチ構造の別の例が示される。図において電源遮断可能回路６には論理ゲート等からなる組み合わせ回路ＬＯＧ１，ＬＯＧ２と、フリップフロップのような順序回路ＦＦ１，ＦＦ２を含む。順序回路ＦＦ１の出力が組み合わせ回路ＬＯＧ１に入力され、組み合わせ回路ＬＯＧ１の出力が順序回路ＦＦ２に入力され、順序回路ＦＦ２の出力が組み合わせ回路ＬＯＧ２に入力される。組み合わせ回路ＬＯＧ１，ＬＯＧ２及び順序回路ＦＦ１，ＦＦ２は電源配線ＶＤＤから動作電源が供給される。順序回路ＦＦ１，ＦＦ２はｎチャンネル型厚膜ＭＯＳトランジスタＭＮｔｋから成る上位階層電源スイッチ１０＿１７を介してグランド配線ＶＳＳに接続される。組み合わせ回路ＬＯＧ１，ＬＯＧ２はｎチャンネル型厚膜ＭＯＳトランジスタから成る下位階層電源スイッチ１０＿１８を介して上位階層電源スイッチ１０＿１７に直列接続される。電源スイッチ制御回路（ＶＳＷＣ）１３は、組み合わせ回路ＬＯＧ１，ＬＯＧ２及び順序回路ＦＦ１，ＦＦ２に対して共に電源遮断を行なうときは上位階層電源スイッチ１０＿１７をオフ状態にすればよい。電源遮断を行なう機能単位を細分化するとき、電源遮断時における記憶ノードの保持と言う観点より順序回路は電源遮断を行なわないように考慮することが望ましい。このとき、電源スイッチ制御回路１３は、上位階層電源スイッチ１０＿１７をオン状態のまま、下位階層電源スイッチ１０＿１８だけをオフ状態に制御すればよい。電源遮断状態からその直前の状態に高速に復帰することが可能になる。電源スイッチ制御回路１３によるスイッチ制御態様は例えばシステムコントローラ（ＳＹＳＣＯＮ）１４により半導体集積回路の動作モードに応じて決定される。例えばシステムコントローラ１４はパワーオンリセットに応答して上位階層電源スイッチ１０＿１７及び下位階層電源スイッチ１０＿１８をオン動作させて電源遮断可能回路６を動作可能にする。この後、低消費電力優先モードにおいてＣＰＵがスタンバイ命令を実行することによって第１スタンバイモードが指定されるのに応答してシステムコントローラ１４は上位階層電源スイッチ１０＿１７をオフ状態に遷移させる。また、電源遮断可能回路６が動作可能にされた後、高速動作優先モードにおいてＣＰＵがスタンバイ命令を実行することによって第２スタンバイモードが指定されるのに応答してシステムコントローラ１４は下位階層電源スイッチ１０＿１８だけをオフ状態に遷移させる。ＦＦ１，ＦＦ２に代表される順序回路が電源遮断前のラッチデータをそのまま保持して第２スタンバイ状態に遷移される。これにより、割り込み等によって電源遮断が解除されたとき、電源遮断の直前の状態に高速に復帰することができる。図２６において下位階層電源スイッチに薄膜ＭＯＳトランジスタを採用することも可能である。
図２７には電源遮断可能回路における電源遮断時の不定伝播防止を考慮した電源スイッチの遮断制御構造が例示される。
電源遮断可能回路６には代表的に４個の回路モジュール１５〜１８が例示される。各々の回路モジュール１５〜１８は、薄膜ＭＯＳトランジスタＭＰｔｎ、ＭＮｔｎによって構成された論理回路２０、不定伝播防止回路２１、厚膜ＭＯＳトランジスタＭＰｔｋ、ＭＮｔｋによって構成された電源スイッチ回路２２を有する。各々の論理回路２０及び不定伝播防止回路２１は電源配線ＶＤＤと、対応する仮想グランド配線ＶＳＳＭ＿１〜ＶＳＳＭ＿４に接続され、各々の仮想グランド配線ＶＳＳＭ＿１〜ＶＳＳＭ＿４は対応する電源スイッチ回路２２を介してグランド配線ＶＳＳに共通接続される。不定伝播防止回路２１は隣接する回路モジュールの電源遮断によって当該隣接する回路モジュールからの出力が不定になっても、その不定の信号入力を例えばローレベルのような初期値に強制するための回路であり、例えば信号経路に配置されたアンドゲートによって構成される。詳細な図示は省略してあるが、不定伝播防止回路２１は隣接する回路モジュールの出力を受ける全ての入力インタフェース部分に配置されている。
システムコントローラ１４＿１はコントロールレジスタ（ＣＲＥＧ）２４を有する。図示を省略するＣＰＵはコントロールレジスタ２４に回路モジュール１５〜１８の夫々に対する活性／非活性を制御する電源制御データの設定を行う。システムコントローラ１４＿１は設定された電源制御データに従って回路モジュール１５〜１８毎の不定伝播制御信号ＴＣ１〜ＴＣ４を生成すると共に、電源スイッチ制御回路（ＶＳＷＣ）１３＿１に電源制御データを供給する。電源スイッチ制御回路（ＶＳＷＣ）１３＿１は電源制御データに従って回路モジュール１５〜１８毎の電源制御信号ＶＣ１〜ＶＣ４を生成する。電源制御信号ＶＣ１〜ＶＣ４は対応する回路モジュールの活性の指示に応答してハイレベル、非活性の指示に応答してローレベルにされる。伝播制御信号ＴＣ１〜ＴＣ４は不定伝播防止回路２１の入力側の回路モジュールに非活性が指示されるのに応答してローレベル、活性が指示されるのに応答してハイレベルにされる。
例えば、ＣＰＵがリセット処理にて制御レジスタ２４に回路モジュール１５、１８を活性化する制御データと回路モジュール１６，１７を非活性化する制御データを設定すると、その制御データを受け取る電源制御回路１３＿１はハイレベルの信号ＶＣ１，ＶＣ４により回路モジュール１５、１８の電源スイッチ回路２２をオン状態、ローレベルの信号ＶＣ２，ＶＣ３により回路モジュール１６、１７の電源スイッチ回路２２をオフ状態にし、回路モジュール１５、１８を動作可能にする。システムコントローラ１４＿１は制御レジスタ２４に設定された前記制御データに従って、動作可能にされた回路モジュール１５，１８内において動作不可能な回路モジュール１６，１７の出力を受ける不定伝播防止回路２１の出力をローレベルの信号ＴＣ１，ＴＣ４によりローレベルに強制し、その他の信号ＴＣ２，ＴＣ３はハイレベルのままにする。これにより、動作可能な回路モジュールの入力が動作不可能な回路モジュールから出力される不定データによって誤動作する虞はない。
《電源スイッチのボディーバイアス制御》
今までの説明では図６乃至図８に例示されるように、厚膜ＭＯＳトランジスタＭＮｔｋ、ＭＰｔｋによって構成される電源スイッチ１０のボディーＢＤＹを部分分離領域ＰＴＩを用いて自らのソースＳＯＣに接続するものとした。以下において電源スイッチ１０のボディー電位を制御するボディーバイアス制御について説明する。例えば図２８の電源遮断回路を考えると、電源スイッチ１０がオンのときはその電源スイッチ１０に直列された薄膜ＭＯＳトランジスタＭＮｔｎ、ＭＰｔｎ等によって構成される論理回路の高速動作を妨げないように、ΔＶは極力小さい方がよい。即ち、動作時においては電源スイッチ１０のオン抵抗は小さい方が良い。そのためには電源スイッチ１０の閾値電圧は小さい方が良い。一方、電源スイッチ１０がオフにされた状態ではサブスレッショルドリーク電流が小さい方が望ましい。そのためには電源スイッチ１０の閾値電圧は大きい方が有利である。この相反する要求を満足させるには図２９に示されるような傾向を以って電源スイッチ１０のボディーバイアスコントロールを行なうのがよい。図２９においてボディー電位０Ｖとはソース電位に等しいことを意味する。正のボディー電位とはドレイン寄りの電位を意味し、負のボディー電位はそれと逆方向の電位を意味する。ｎチャンネル型ＭＯＳトランジスタの場合にはボディー電圧を高くするに従って閾値電圧が下がり、ｐチャンネル型ＭＯＳトランジスタの場合にはボディー電圧を低くするに従って閾値電圧が下がる。便宜上、閾値電圧を小さくする方向のボディーバイアスをフォワードバイアス、閾値電圧を大きくする方向のボディーバイアスをリバースバイアスと称する。
図３０には電源遮断領域６におけるボディーバイアス制御の基本形態が示される。電源スイッチ１０のオフ状態ではボディーにリバースバイアスを印加する。電源スイッチ１０のオン状態ではボディーにフォワードバイアスを印加する。電源遮断時は電源スイッチの高閾値電圧化による低リーク、電源供給時には電源スイッチの低閾値電圧化による高電流供給能力を実現することができる。
図３１にはボディーバイアス制御可能な電源スイッチのセル（電源スイッチセル）が例示される。Ａの電源セルは部分分離領域ＰＴＩ直下を介してボディーがボディーバイアス配線ＶＢＮに接続される。ＳＯＩ構造の電源セルはバルク構造のようなウェル給電を必要としないから電源セルの縁辺に沿ってグランド配線をレイアウトする必然性はない。Ｂの電源セルのようにセル中央にグランド配線ＶＳＳをレイアウトしても良い。ボディーバイアス配線ＶＢＮについても全てのＭＯＳトランジスタが必要とする訳ではないから、Ｂに示されるように電源セルの縁辺の1辺を全て占めることを要しない。更に、電源スイッチ１０のゲート幅は論理動作を行なうＭＯＳトランジスタに比べて大きいから、ボディーに対してその長手方向両側にボディー配線ＶＢＮを接続するようにしてもよい。図示は省略するが、ボディーの長手方向中央部にボディー配線ＶＢＮを接続するようにしてもよい。
図３２には参考としてボディー電位を自らのソースに接続して固定するようにした電源スイッチのセルＤが例示される。図３３にはボディー電位をフローティングとする電源スイッチのセルＥ，Ｆが例示される。電源スイッチセルＦに示されるようにグランド配線ＶＳＳをセル中央にレイアウトすることも可能である。
《突入電流を抑制するボディーバイアス制御》
前述のようにＳＯＩ構図のＭＯＳトランジスタを採用した場合、電源遮断可能回路と電源非遮断回路との間ではウェル分離等を要しないから、相互間では電源配線やグランド配線を共有することが本質的に可能にされる。このとき、電源非遮断回路と電源配線やグランド配線を共有する電源遮断可能回路において電源スイッチがターンオンされると、その瞬間、そこに突入電流が流れ、電源配線やグランド配線にノイズが載る。図３４に例示されるようにｎチャンネルＭＯＳトランジスタＭＮｔｋから成る電源スイッチ１０の場合、そこに突入電流が流れることによってグランド配線ＶＳＳの電圧が不所望に浮いてしまう。このグランド電位ＶＳＳの浮きはグランド配線を共有する電源非遮断回路において論理閾値電圧を変動させ、入力電圧に対する動作マージンが小さくなり、誤動作を生ずる虞が増すことになる。図示はしないが、ｐチャンネルＭＯＤＳトランジスタＭＰｔｋから成る電源スイッチの場合、そこに突入電流が流れることによって電源配線ＶＤＤの電圧が不所望に低下し、これによっても同様に、電源配線を共有する電源非遮断回路において誤動作を生ずる虞が増すことになる。
電源再投入時における突入電流を抑制するには、図３５に例示されるように電源スイッチ１０をオン動作させるとき（ＶＣ＝Ｈ）、ボディーバイアス電圧ＶＢＮとしてリバースバイアス電圧−Ｖｂｎｒを印加することによってその閾値電圧を高くしておけばよい。これにより電源スイッチ１０のオン抵抗が大きいので、電源スイッチ１０に流れる電流Ｉｖｓｗは小さくなり、グランド配線ＶＳＳの浮きも抑えられる。その後、ボディーバイアス電圧ＶＢＮとしてフォワードバイアス電圧Ｖｂｎｆを印加することによって電源スイッチ１０の電流供給能力を増やせばよい。図３５のＩｖｓｗ及びＶＳＳにおける破線はボディーバイアス電圧ＶＢＮをグイランド電位ＶＳＳ固定にした場合の電流・電圧波形であり、大きなピークを有している。
図３６には電源スイッチ１０のオン・オフとボディーバイアスの一つの望ましい制御形態が例示される。半導体集積回路1の低消費電力モードにおいてｎチャンネル型ＭＯＳトランジスタＭＮｔｎによって構成された電源スイッチ１０をオフ状態にする。電源スイッチ１０のオフ状態において、通常オフモードでは電源スイッチ１０のボディーバイアス電圧ＶＢＮをグランド電圧ＶＳＳとし、低リークモードでは電源スイッチ１０のボディーバイアス電圧ＶＢＮをリバースバイアス電圧−Ｖｂｎｒとする。
電源遮断可能回路のイネーブルモードにおいてｎチャンネル型ＭＯＳトランジスタＭＮｔｋによって構成された電源スイッチ１０をオン状態にする。電源スイッチ１０のオン状態において、通常オンモードでは電源スイッチ１０のボディーバイアス電圧ＶＢＮをグランド電圧ＶＳＳとし、高速動作モードでは電源スイッチ１０のボディーバイアス電圧ＶＢＮをフォワードバイアス電圧Ｖｂｎｆとする。Ｌは電源スイッチ１０をオフ状態にするローレベルのゲート電圧、Ｈは電源スイッチ１０をオン状態にするハイレベルのゲート電圧を意味する。
電源遮断可能回路の低消費電力モードからイネーブルモードへの切替え時に電源スイッチ１０をターンオンするときは、電源スイッチ１０のボディーバイアス電圧ＶＢＮをリバースバイアス電圧−Ｖｂｎｒに維持し、オン状態完了後に、ボディーバイアス電圧ＶＢＮをグランド電圧ＶＳＳ又はフォワードバイアス電圧Ｖｂｎｆにする。イネーブルモードから低消費電力モードへの切替え時はｎチャンネル型ＭＯＳトランジスタＭＮｔｌから成る電源スイッチ１０に関しては、電源スイッチのオフタイミングとボディーバイアス電圧との間に特別な相関を持たせることを要しない。特に図示はしないが、ｐチャンネル型ＭＯＳトランジスタＭＰｔｋから成る電源スイッチ１０の場合には、ｎチャンネル型の場合とは逆に電源スイッチのターンオフ時にリバースバイアス電圧を印加し、ターンオン時は電源スイッチのオンタイミングとボディーバイアス電圧との間に特別な相関を持たせることを要しない。
図３７には電源スイッチの制御回路が全体的に示される。図３８には電源スイッチの制御回路による制御シーケンスが例示される。ここでは電源スイッチ１０をｎチャンネル型ＭＯＳトランジスタＭＮｔｋとする。
電源スイッチの制御回路は、システムコントローラ（ＳＹＳＣＯＮ）３０、電源スイッチ制御回路（ＶＳＷＣ）３１、ボディーバイアス生成回路（ＢＢＧＥＮ）３２、及びボディーバイアス制御回路（ＢＢＣＯＮ）３３によって構成される。ボディーバイアス生成回路（ＢＢＧＥＮ）３２はリバースバイアス電圧−Ｖｂｎｒとフォワードバイアス電圧Ｖｂｎｆを生成する。電源スイッチ制御回路（ＶＳＷＣ）３１は電源スイッチ１０のスイッチ制御信号ＶＣを出力する。ボディーバイアス制御回路３３はボディーバイアス電圧ＶＢＮを出力する。システムコントローラ３０は半導体集積回路の動作モードに従って、電源スイッチ制御回路３１に対する動作指示信号ＭＳＣ、ボディーバイアス制御回路３３に対する動作指示信号ＢＩＡＳ＿Ｎ，ＢＩＡＳ＿Ｐを出力する。信号ＭＳＣは電源遮断可能回路６の回路に対するイネーブルモードに応答して電源スイッチ１０のオン動作を指示し、低消費電力モードに応答して電源スイッチ１０のオフ動作を指示する。信号ＢＩＡＳ＿Ｎは低消費電力モードにおける低リークモードに応答してリバースバイアス電圧−Ｖｂｎｒによるボディーバイアスを指示する。信号ＢＩＡＳ＿Ｐはイネーブルモードにおける高速モードに応答してフォワードバイアス電圧Ｖｂｎｆによるボディーバイアスを指示する。システムコントローラ３０は低消費電力モードからイネーブルモードに遷移するとき、電源スイッチ１０をオン動作させる前に、電源スイッチ１０がリバースバイアスされているかを判定し、そうでなければ信号ＢＩＡＳ＿Ｎにて電源スイッチ１０のリバースバイアスを達成した後に、電源を投入する。
図３８において通常オフモードの時、信号ＢＩＡＳ＿Ｎはハイレベルに反転されると（時刻ｔ０）、これに応答してボディーバイアス制御回路３３はボディーバイアス電圧ＶＢＮをグランドレベルＶＳＳ（０Ｖ）からリバースバイアス電圧−Ｖｂｎｒに変更し(時刻ｔ１)、電源遮断可能回路６を低リークモードとする。この後、システムコントローラ３０が割り込み等によって低消費電力モードの解除指示を認識すると、信号ＭＳＣをハイレベルに反転して（時刻ｔ２）、電源スイッチ制御回路３１に制御信号ＶＣを用いて電源スイッチ１０をオン動作させる(時刻ｔ３)。制御信号ＶＣの電圧は論理回路の電源電圧ＶＤＤよりもレベルの高い入出力回路の動作電圧ＶＣＣとされる。時刻ｔ3における電源再投入の時、電源スイッチ１０はリバースバイアスされて高閾値電圧にされているから、突入電流によるグランド電圧の浮きが抑制されて、電源非遮断回路における誤動作が防止される。システムコントローラ３０は電源スイッチ制御回路３１から電源再投入のアクノリッジ信号ＡＣＫを受け取ると（時刻ｔ４）、信号ＢＩＡＳ＿Ｎにてボディーバイアス制御回路３３にリバースバイアスの解除を指示し（時刻ｔ５）、ボディーバイアス制御回路３３がリバースバイアスを解除する（時刻ｔ６）。これによって電源遮断可能回路６は通常オンモードで動作可能にされる。この後、システムコントローラ３０が割り込み等によって高速動作の指示を認識すると、信号ＢＩＡＳ＿Ｐをハイレベルに反転して（時刻ｔ７）、ボディーバイアス制御回路３３にボディーバイアス信号ＢＶＮをグランドレベルＶＳＳ（０Ｖ）からフォワードバイアス電圧Ｖｂｎｆに変更させ(時刻ｔ８)、電源遮断可能回路６を高速モードで動作可能とする。時刻ｔ５から時刻ｔ６の間は通常オンモードよりも動作速度の遅い低速動作モードとされる。このような低速動作モードは、低消費電力を優先させて回路を動作可能にするパワーダウンモードとして位置付けることができる。更にパワーダウンモードにおいてはスイッチ制御信号ＶＣを入出力回路用に比較的高い電圧から、コア論理回路の比較的低い動作電源ＶＤＤに切替えてもよい。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、電源スイッチの導電型、電源スイッチの階層段数、プリミティブセルにおけるＭＯＳトランジスタの個数と配置等は適宜変更可能である。半導体集積回路はマイクロコンピュータに代表されるディジタル処理ＬＳＩに限定されず、アナログ処理ＬＳＩ、アナログ・ディジタル混載ＬＳＩ等に広く適用することができる。低消費電力モードは例えばＣＰＵがスリープ命令を実行することによって遷移するスリープモード、スタンバイ信号のレジスタ設定等によって外部から指示されるスタンバイモード、モジュール毎に動作の可否が設定可能にされるモジュールスタンバイモードなどとされる。電源スイッチは厚膜ＭＯＳトランジスタだけで構成してもよいし、適宜薄膜ＭＯＳトランジスタ下位階層電源スイッチとして混在させて階層的に構成してもよい。下位階層電源スイッチは薄膜ＭＯＳトランジスタによって構成する場合に限定されず、当然厚膜ＭＯＳトランジスタによって構成することも可能である。
２．第２実施形態
図３９には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータにおけるチップの全体的なレイアウトが示される。図３９に示されるマイクロコンピュータは、特に制限されないが、ＳＯＣ（System On Chip）により一つの半導体チップ上にシステムが構築される。このマイクロコンピュータは、ディジタル信号を取り扱うディジタル部１０６と、アナログ信号を取り扱うアナログ部１０７とを含み、それらを包囲するようにＩＯ（入出力）領域１０５が配置される。ディジタル部１０６やアナログ部１０７は、複数のコアセルが配列されて成る複数のセル領域１０３が形成される。このセル領域１０３は、電源分離領域１０１によって複数の電源遮断エリアに分離されている。個々の電源遮断エリアの縁辺部には電源スイッチ領域１０２が設けられる。この電源スイッチ領域１０２には、電源遮断エリア毎に低電位側電源Ｖｓｓの供給を遮断可能な複数の電源スイッチが形成される。上記電源スイッチの動作は、電源制御部１０４により制御される。
次に、上記電源スイッチ領域１０２の電源スイッチについて詳述する。
図４３には、上記セル領域１０３における主要部の回路構成が示される。
低電位側電源ラインが、分離部５１において低電位側電源Ｖｓｓｍ（１）ラインと、低電位側電源Ｖｓｓｍ（２）ラインとに分離されることで、電源遮断エリア８１と、電源遮断エリア８２とが形成される。高電位側電源Ｖｄｄラインは、電源遮断エリア８１と電源遮断エリア８２とで共有される。電源遮断エリア８１は、特に制限されないが、高電位側電源Ｖｄｄラインと低電位側電源Ｖｓｓｍ（１）ラインとに結合された複数のインバータ５４を含む。電源遮断エリア８２は、特に制限されないが、高電位側電源Ｖｄｄラインと低電位側電源Ｖｓｓｍ（２）ラインとに結合された複数のインバータ５５を含む。低電位側電源Ｖｓｓｍ（１）ラインは、電源スイッチ５２を介して低電位側電源Ｖｓｓラインに結合され、低電位側電源Ｖｓｓｍ（２）ラインは、電源スイッチ５３を介して低電位側電源Ｖｓｓラインに結合される。インバータ５４，５５は、高電位側電源Ｖｄｄラインに結合されたｐチャネル型ＭＯＳトランジスタと、低電位側電源Ｖｓｓｍ（１）ライン又は低電位側電源Ｖｓｓｍ（２）ラインに結合されたｎチャネル型ＭＯＳトランジスタとが直列接続されて成る。電源スイッチ５２，５３は、ｎチャネル型ＭＯＳトランジスタによって形成することができる。
上記の構成において、電源スイッチ５２がオンされると、低電位側電源Ｖｓｓｍ（１）ラインが低電位側電源Ｖｓｓラインに導通されることにより、電源遮断エリア８１におけるインバータ５４が動作可能状態にされる。同様に電源スイッチ５３がオンされると、低電位側電源Ｖｓｓｍ（２）ラインが低電位側電源Ｖｓｓラインに導通されることにより、電源遮断エリア８２におけるインバータ５５が動作可能状態にされる。つまり、電源スイッチ５２，５３により、電源遮断エリア８１，８２への電源供給を選択的に遮断することができる。
図４４には、図４３に示される回路における主要部の断面構造が示される。
図４４に示される構造は、半導体基板の一例とされるシリコン基板５０１の上に酸化膜（絶縁膜）５０２が形成された、いわゆるＳＯＩ（Silicon On Insulator）とされる。上記インバータ５４，５５を形成するためのＭＯＳトランジスタや、上記電源スイッチ５２，５３を形成するためのＭＯＳトランジスタ間は、電源分離用酸化膜７０１によって分離される。素子間は素子分離用酸化膜５０５によって分離される。尚、図４４においては電源スイッチ５２は省略されている。また、上記インバータ５４，５５や、上記電源スイッチ５２，５３を形成するためのＭＯＳトランジスタは、拡散層（Ｎ＋層又はＰ＋層）から引き出されたドレイン電極Ｄやソース電極Ｓと、ゲート酸化膜（ＳｉＯ２）５０３又は５０４により絶縁されたゲート電極Ｇとを有する。上記電源スイッチ５２，５３を形成するためのＭＯＳトランジスタは、いわゆる高耐圧ＭＯＳトランジスタとされる、そのゲート酸化膜５０４は、上記インバータ５４，５５を形成するＭＯＳトランジスタにおけるゲート酸化膜５０３よりも厚くなっている。
かかる構成によれば、電源遮断エリア８１、８２におけるＭＯＳトランジスタのしきい値に比べて、電源スイッチ５２や５３を形成するＭＯＳトランジスタのしきい値は高目であるが、電源スイッチを形成するＭＯＳトランジスタのゲート電極に、高電位側電源Ｖｄｄの電圧レベルよりも高めの電圧をハイレベルとして供給することで、電源スイッチのオン抵抗値を小さくすることができるので、Ｖｄｄ動作マージンへの影響は小さい。尚、電源遮断エリア８１，８２の大小により、低電位側電源Ｖｓｓｍ（１），Ｖｓｓｍ（２）の負荷容量にアンバランスが発生する場合、電源スイッチ５２，５３を形成するＭＯＳトランジスタの駆動能力を切り換えて立上り波形を均一化するようにしても良い。また、ＳＯＩ構造なので基板バイアスを印加することでしきい値Vthを高くしたり低くしたりしてスルーレートを制御しても良い。
図４５には、図４３に示される回路における主要部の別の断面構造が示される。
図４５に示される構造は、ＳＯＩ構造とバルク構造とが混合されたものとされる。すなわち、図４５に示されるように電源遮断エリア８１，８２においては、ＳＯＩ構造における酸化膜５０２の上にＰ型ウエル（ＰＷＥＬＬ）や、Ｎ型ウエル（ＮＷＥＬＬ）が形成され、そこにｎチャネル型ＭＯＳトランジスタやｐチャネル型ＭＯＳトランジスタが形成される（バルク構造）。電源スイッチ５３（５２は省略）は、図４４に示されるのと同様にＳＯＩ構造とされる。図４５に示される構造ではＳＯＩに加えてバルク構造が採用されていることから基板の低抵抗化、及び基板給電を十分に行うことができ、寄生素子成分が小さい。またバルク構造では、大電流により基板に電荷がチャージするなどの心配もなく、セルフヒート現象による電流減少なども発生しない利点がある。
図４６には、図４３に示される回路における主要部の別の断面構造が示される。
図４６に示される構造は、ＳＯＩ構造とバルク構造とが混合されたものとされる。電源遮断エリア８１，８２がＳＯＩ構造とされ、電源スイッチ領域１０２がバルク構造とされる。すなわち、電源スイッチ領域１０２では、ＳＯＩ構造における酸化膜５０２の上にＰ型ウエル（ＰＷＥＬＬ）が形成され、そこにｎチャネル型ＭＯＳトランジスタが形成される。
図４７には、図４３に示される回路における主要部の別の断面構造が示される。
図４７に示される構造は、ＳＯＩ構造とバルク構造とが混合されたものとされる。シリコン基板５０１上に酸化膜５０２が形成され、その上にＰ型ウエル（ＰＷＥＬＬ）が形成される。この場合、素子間の分離は、素子分離用酸化膜５０５によって行われる。また、分離部５１に対応してＰ型ウエルが電源分離用酸化膜７０１によって分離される。さらに、電源スイッチ領域１０２では、Ｐ型ウエルが電源分離用酸化膜９０２，９０３によって分離される。
図４８には、図３９における主要部の詳細な構成が示される。
図３９における少なくとも一つのセル領域１０３には、電源遮断エリア８１，８２，８３，８４、駆動回路９１，９２，９３，９４が含まれる。尚、後者の駆動回路はコア系電源Ｖｄｄより高い電位で制御される。駆動回路の電源回路は、遮断エリアの近傍にあればよい。
電源遮断エリア８１，８２間で信号のやり取りが可能とされ、電源遮断エリア８３，８４間で信号のやり取りが可能とされる。上記電源遮断エリア８１は、ユーザ論理８１２と、上記ユーザ論理８１２への電源供給及び電源遮断を可能とする電源スイッチ８１３と、電源遮断エリア８２からの論理不定伝搬を排除するための不定伝搬防止回路８１１とを含む。上記電源遮断エリア８２は、ユーザ論理８２２と、上記ユーザ論理８２２の電源供給及び電源遮断を可能とする電源スイッチ８２３と、電源遮断エリア８１からの論理不定伝搬を排除するための不定伝搬防止回路８２１とを含む。上記電源遮断エリア８３は、ユーザ論理８３２と、上記ユーザ論理８３２の電源供給及び電源遮断を可能とする電源スイッチ８３３と、電源遮断エリア８４からの論理不定伝搬を排除するための不定伝搬防止回路８３１とを含む。上記不定伝搬防止回路８１１，８２１，８３１，８４１は、特に制限されないが、２入力アンドゲートによって形成される。上記不定伝搬防止回路８１１，８２１，８３１，８４１における２入力アンドゲートの一方の入力端子には、システムコントローラ８５から制御信号ＣＮＴ１１，ＣＮＴ２１，ＣＮＴ３１，ＣＮＴ４１が伝達され、それによって対応する不定伝搬防止回路８１１，８２１，８３１，８４１の動作が制御されるようになっている。制御信号ＣＮＴ１１，ＣＮＴ２１，ＣＮＴ３１，ＣＮＴ４１がアクティブの場合には、対応する不定伝搬防止回路８１１，８２１，８３１，８４１が活性状態とされ、対応する電源遮断エリア間の信号伝達が行われる。しかし、制御信号ＣＮＴ１１，ＣＮＴ２１，ＣＮＴ３１，ＣＮＴ４１が非アクティブの場合には、対応する不定伝搬防止回路８１１，８２１，８３１，８４１の出力論理が固定される。電源制御部１０４は、システムコントローラ８５の制御下で駆動回路９１，９２，９３，９４の動作を制御する。不定伝搬防止回路８１１，８２１，８３１，８４１の動作制御が電源スイッチの動作制御に連動されることにより、電源遮断エリア８１，８２，８３，８４において、電源遮断に伴う論理不定伝搬が排除される。電源制御部１０４から駆動回路９１，９２，９３，９４には、それぞれ２ビット構成のディジタル制御信号が供給される。これにより、各電源スイッチの動作が制御される。電源遮断エリア８１，８２，８３，８４において、電源スイッチ８１３，８２３，８３３，８４３のオンによる急激な電流変化は、ノイズの発生のおそれがあるため、好ましくない。そこで、駆動回路９１，９２，９３，９４は、上記電源制御部１０４からの２ビット構成のディジタル制御信号をアナログ的な信号に変換し、対応する電源スイッチ８１３，８２３，８３３，８４３の導通状態を段階的に変化させ、スルーレートを制御することによって急激な電流変化を回避している。駆動回路９１，９２，９３，９４は、基本的には互いに同一構成とされるため、駆動回路９１についてのみ詳述する。
駆動回路９１は、バッファ９１１、ｎチャネル型ＭＯＳトランジスタ９１５、ｐチャネル型ＭＯＳトランジスタ９１２，９１４、及び２入力オアゲート９１３を含んで成る。上記ｎチャネル型ＭＯＳトランジスタ９１２の駆動能力は比較的小さく、上記ｎチャネル型ＭＯＳトランジスタ９１４の駆動能力は、上記ｎチャネル型ＭＯＳトランジスタ９１２よりも大きく設定される。ｐチャネル型ＭＯＳトランジスタ９１２，９１４は互いに並列接続され、それにｎチャネル型ＭＯＳトランジスタ９１５が直列接続される。そしてこの直列接続ノードからの出力信号によって電源遮断エリア８１内の電源スイッチ８１３の動作が制御される。ｐチャネル型ＭＯＳトランジスタ９１４のソース電極は高電位側電源Ｖｃｃに結合され、ｎチャネル型ＭＯＳトランジスタ９１５のソース電極は低電位側電源Ｖｓｓに結合される。ここで、高電位側電源Ｖｃｃの電圧レベルは、高電位側電源Ｖｄｄよりも高めに設定されている。ｐチャネル型ＭＯＳトランジスタ９１２は、電源制御回路１０４からのスイッチ駆動信号φ２によって動作制御される。オアゲート９１３により、電源制御回路１０４からのスイッチ駆動信号φ１，φ２のノア論理が得られ、その論理出力によってＭＯＳトランジスタ９１２より大きな駆動能力を有するｐチャネル型ＭＯＳトランジスタ９１４の動作が制御される。
上記の構成において、電源制御部１０４によりスイッチ駆動信号φ１，φ２が共にハイレベルとされた状態では、ｐチャネル型ＭＯＳトランジスタ９１２，９１４がオフ状態、ｎチャネル型ＭＯＳトランジスタ９１５がオン状態とされるため、電源スイッチ８１３は非導通状態とされる。
電源制御部１０４によりスイッチ駆動信号φ１がハイレベル、スイッチ駆動信号φ２がローレベルとされた状態では、ｐチャネル型ＭＯＳトランジスタ９１２がオン状態とされ、ｐチャネル型ＭＯＳトランジスタ９１４とｎチャネル型ＭＯＳトランジスタ９１１はオフ状態とされる。ｎチャネル型ＭＯＳトランジスタ９１２の駆動能力は比較的小さいため、電源スイッチ８１３を十分に導通されることはできなく、ゆっくり立ち上げる。
次に、電源制御部１０４によりスイッチ駆動信号φ１，φ２が共にローレベルにされると、ｐチャネル型ＭＯＳトランジスタ９１２に加えてｐチャネル型ＭＯＳトランジスタ９１４がオンされる。ｐチャネル型ＭＯＳトランジスタ９１４は十分な駆動能力を有しているため、電源スイッチ８１３を十分に導通させるとができる。このＭＯＳトランジスタ９１４がオンされた後、コア８１は通常動作が可能となる。
このようにｐチャンネル型ＭＯＳトランジスタ９１２，９１４が順にオンされることにより、電源スイッチ８１３の導通状態が段階的に変化され、それにより、急激な電流変化が回避されることから、急激な電流変化に起因するノイズの発生を抑えることができる。
電源制御回路１０４と、駆動回路９１，９２，９３，９４との間ではディジタル信号の伝搬が行われるのに対して、上記駆動回路９１，９２，９３，９４と、それに対応する電源スイッチ８１３，８２３，８３３，８４３との間は、電源スイッチ８１３の導通状態が段階的に変化させるためのアナログ的な信号の伝搬が行われる。このアナログ的な信号にノイズ成分が重畳されると、それが電源遮断エリア８１の動作に影響する。ノイズ成分が重畳を回避するための手段として、信号線をシールドすることが考えられるが、本例では、駆動回路９１，９２，９３，９４を、対応する電源スイッチ８１３，８２３，８３３，８４３の近傍にレイアウトすることによって、駆動回路９１，９２，９３，９４と、対応する電源スイッチ８１３，８２３，８３３，８４３との間のアナログ信号伝達経路の長さを可能な限り短くなるようにしている。それにより、上記アナログ的な信号にノイズが重畳されるのを回避している。
図４９には、図３９における主要部の別の構成が示される。
図４９に示されるのが、図４８に示されるのと大きく相違するのは、電源スイッチ１１１，１１２が設けられている点である。電源スイッチ８１３，８２３は、低電位側電源Ｖｓｓｇ（１）ラインに共通接続される。そしてこの低電位側電源Ｖｓｓｇ（１）ラインが電源スイッチ１１１を介して低電位側電源Ｖｓｓラインに結合される。電源スイッチ１１１は、電源スイッチコントローラ１０４からのスイッチ駆動信号φ３によって動作制御されるスイッチとされ、電源スイッチ８１３，８２３の上位に位置する電源スイッチである。この電源スイッチ１１２がオフされることにより、電源遮断エリア８３，８４への電源供給を同時に遮断することができる。この場合、電源スイッチ８１３〜８４３と１１１，１１２はリーク電流の小さな厚膜ＭＯＳトランジスタを使用する。一方、電源スイッチ８１３〜８４３に薄膜ＭＯＳトランジスタを使用し、電源スイッチ１１１，１１２に厚膜ＭＯＳトランジスタを使用しても良い。後者では、厚膜ＭＯＳトランジスタを領域まとめてディープスタンバイ化する際、遮断に利用し、薄膜ＭＯＳトランジスタによる電源スイッチは厚膜に比べて場所を選ぶことなく、コア領域に作り込むことができ、しかもそのゲート電圧制御は、しきい値Vthが低いことからコア電源Ｖｄｄで制御できる利点がある。
電源スイッチ８３３，８４３は、低電位側電源Ｖｓｓｇ（２）ラインに共通接続される。そしてこの低電位側電源Ｖｓｓｇ（２）ラインが電源スイッチ１１２を介して低電位側電源Ｖｓｓラインに結合される。電源スイッチ１１２は、電源スイッチ８３３，８４３の上位に位置する電源スイッチであり、この電源スイッチ１１２がオフされることにより、電源遮断エリア８３，８４への電源供給を同時に遮断することができる。
図４８及び図４９に示される電源スイッチ８１３，８２３，８３３，８４３，１１１，１１２として、図４３、図４４、図４５、図４６に示される電源スイッチ５２，５３などのようにＳＯＩ技術を用いた電源スイッチを適用することができる。
上記の例によれば、以下の作用効果を得ることができる。
（１）電源遮断エリア８１，８２、８３，８４及び電源スイッチ５２，５３が酸化膜によってシリコン基板５０１から絶縁されるため、電源分離領域１０１や上記電源スイッチ５２，５３，８１３，８２３，８３３，８４３の形成位置の自由度が増し、電源分離領域１０１や電源スイッチ５２，５３，８１３，８２３，８３３，８４３を任意の位置に形成することができる。それによって電源遮断エリア８１，８２、８３，８４のサイズや、遮断すべき論理エリアの変更を容易に行うことができる。
（２）上記（２）の作用効果により、電源遮断エリアの適正化を図ることができる。
（３）図７に示される構造ではＳＯＩに加えてバルク構造が採用されていることから基板の低抵抗化、及び基板給電を十分に行うことができ、寄生素子成分が小さい。またバルク構造では、大電流により基板に電荷がチャージするなどの心配もなく、セルフヒート現象による電流減少なども発生しない利点がある。
（４）駆動回路９１，９２，９３，９４は、上記電源制御部１０４からの２ビット構成のディジタル制御信号をアナログ的な信号に変換し、対応する電源スイッチ８１３，８２３，８３３，８４３の導通状態を段階的に変化させることによって、急激な電流変化を回避している。このとき、駆動回路９１，９２，９３，９４を、対応する電源スイッチ８１３，８２３，８３３，８４３の近傍にレイアウトすることによって、駆動回路９１，９２，９３，９４と、対応する電源スイッチ８１３，８２３，８３３，８４３との間のアナログ信号伝達経路の長さを可能な限り短くなるようにしている。それにより、上記アナログ的な信号にノイズが重畳されるのを回避することができる。
図４０には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータにおけるチップの別のレイアウトが示される。
図４０に示されるマイクロコンピュータが図３９に示されるのと大きく相違するのは、個々のセル領域１０３の中央部に電源スイッチ領域１０２が設けられる点である。このように個々のセル領域１０３の中央部に電源スイッチ領域１０２が形成される場合にも、図３９に示される場合と同様の作用効果を得ることができる。
上記電源スイッチ領域１０２において複数の電源スイッチを階層的に配置することができる。
図４１及び図４２には電源スイッチの階層的配置例が示される。
例えば図４１に示されるようにセル領域１０３が複数の電源遮断エリアＡ〜Ｆに分けられている場合を考える。この電源遮断エリアＡ〜Ｆは、それに対応する電源スイッチにより電源供給の遮断が可能とされる。セル領域１０３の中央部には電源スイッチ領域１０２が形成される。この電源スイッチ領域１０３は、グローバル領域１０２−１とローカル領域１０２−２とを含む。ローカル領域１０２−２は、グローバル領域１０２−１を挟むように形成される。グローバル領域１０２−１には、ローカル領域１０２−２よりも上位の電源スイッチ（Ｇｌｏｂａｌ ＳＷ）が形成され、ローカル領域１０２−２には上記グローバル領域１０２−１の電源スイッチ（Ｇｌｏｂａｌ ＳＷ）よりも下位の電源スイッチ（ｌａ，ｌｂ，ｌｃ，ｌｄ，ｌｅ，ｌｆ）が形成される。上記グローバル領域１０２−１の電源スイッチ（Ｇｌｏｂａｌ ＳＷ）により、ローカル領域１０２−２における電源スイッチ（ｌａ，ｌｂ，ｌｃ，ｌｄ，ｌｅ，ｌｆ）への低電位側電源Ｖｓｓの供給停止が可能とされる。
また、図４２に示されるように、グローバル領域１０２−１とローカル領域１０２−２とをセル領域１０３内で分散させることができる。すなわち、セル領域１０３が複数の電源遮断エリアＡ〜Ｆに分けられているとき、この電源遮断エリアＡ〜Ｆにおける縁辺部にグローバル領域１０２−１とローカル領域１０２−２とが形成される。グローバル領域１０２−１には、ローカル領域１０２−２よりも上位の電源スイッチ（ｇａ，ｇｂ，ｇｃ，ｇｄ，ｇｅ，ｇｆ）が形成され、ローカル領域１０２−２には上記グローバル領域１０２−１の電源スイッチよりも下位の電源スイッチが形成される。
図４１及び図４２に示される構成において、電源スイッチは信号配線層よりも下位の層に配置することができるため、電源スイッチの占有面積がチップサイズに与える影響は小さい。
図５０において、Ａ，Ｂ，Ｃ，Ｄ，Ｅで示されるように、電源遮断エリアの幅が比較的広い場合には、当該エリアでの電圧降下を防止するため、当該エリアの両側に電源スイッチ領域１０２（ａ，ｂ，ｃ，ｄ，ｅ）を形成すると良い。尚、図５０において、Ｆで示されるように、電源遮断エリアの幅が狭いものについてはＶｓｓｍ（１）〜Ｖｓｓｍ（４）のような仮想グランド線（＝第２低電位側電源ライン）の配線抵抗も小さいことから、配線当該エリアの片側にのみ電源スイッチ領域１０２（ｆ）を形成すれば良い。また遮断領域に駆動回路がノイズの観点では近いことが望まれるが、この駆動回路前記のようにシールドもしくはカップリングを受けない範囲で配置すれば、遠くに配置しても良いことは言うまでもない。遠くに配置する場合、寄生配線抵抗の増加また寄生配線容量の増加でスルーレートをゆっくりする利点がある。
第２実施形態に代表される発明は上記説明に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば駆動回路や階層型電源スイッチの構成は、ＳＯＩ構造に限定されない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である、ＳＯＣにより一つの半導体チップ上に形成されたマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
ＳＯＩ構造の特徴を考慮した電源遮断可能回路及び電源非遮断回路の基本的な回路構成を例示する回路図である。 本発明に係る半導体集積回路の平面的構成を例示する平面図である。 電源遮断可能回路の中央電源スイッチを配置した半導体集積回路の平面的構成を例示する平面図である。 電源遮断可能回路の底辺に沿って電源スイッチを配置した半導体集積回路の平面的構成を例示する平面図である。 半導体集積回路を構成するＳＯＩ型ＭＯＳトランジスタの縦断面構造を例示する断面図である。 ＳＯＩ構造のｎチャンネル型ＭＯＳトランジスタの鳥瞰図である。 図６のＭＯＳトランジスタの縦断面図である。 図６のＭＯＳトランジスタの平面図である。 電源遮断可能回路の平面的な構成を例示するレイアウト図である。 バルク型のＭＯＳトランジスタで構成される電源遮断可能回路と電源非遮断回路の回路構成を図１の比較例として示す回路図である。 バルク型ＣＭＯＳ回路の縦断面図である。 図１０に対応する電源遮断可能回路の平面的構成を比較例として示すレイアウト図である。 電源遮断可能回路と電源非遮断回路を構成するために利用可能な幾つかのプリミティブセルを示す説明図である。 電源遮断可能回路と電源非遮断回路を構成するために利用可能な更に別のプリミティブセルを示す説明図である。 電源遮断可能回路と電源非遮断回路を構成するために利用可能な更に別のプリミティブセルを示す説明図である。 電源遮断可能回路と電源非遮断回路を構成するために利用可能な更に別のプリミティブセルを示す説明図である。 電源遮断可能回路と電源非遮断回路においてプリミティブセル等を用いたトランジスタのレイアウト形態を例示する回路図である。 電源遮断可能回路と電源非遮断回路においてプリミティブセル等を用いたトランジスタのレイアウト形態を例示する別の回路図である。 電源遮断可能回路と電源非遮断回路においてプリミティブセル等を用いたトランジスタのレイアウト形態を例示する別の回路図である。 電源遮断可能回路と電源非遮断回路においてプリミティブセル等を用いたトランジスタのレイアウト形態を例示する別の回路図である。 電源遮断可能回路と電源非遮断回路においてプリミティブセル等を用いたトランジスタのレイアウト形態を例示する別の回路図である。 電源スイッチの階層構造を例示する回路図である。 電源スイッチの階層構造と種々のボディー電位のＭＯＳトランジスタが隣接配置された状態とを例示する回路図である。 半導体集積回路における電源スイッチの階層構造に対応する回路領域のレイアウトを示す平面図である。 電源遮断制御用の電源スイッチの階層構造を例示する説明図である。 順序回路と組み合わせ回路の直列経路に階層的電源スイッチ構造を適用した時ときの電源スイッチ制御系の説明図である。 電源遮断可能回路における電源遮断時の不定伝播防止を考慮した電源スイッチの遮断制御構造を例示する回路図である。 電源スイッチのボディー電位を制御するボディーバイアス制御の必要性について説明するために回路図である。 電源スイッチのボディーバイアスコントロールと閾値電圧との関係を示す特性図である。 電源遮断領域におけるボディーバイアス制御の基本形態を示す回路図である。 ボディーバイアス制御可能な電源セルの一例を示す説明図である。 ボディーを自らのソースに固定した電源セルの一例を示す説明図である。 ボディーをフローティングにした電源セルの一例を示す説明図である。 電源スイッチによる電源投入時の突入電流を説明するための回路図である。 電源投入時における突入電流とこれを抑制するリバースバイアス電圧との関係を例示する波形図である。 電源スイッチのオン・オフとボディーバイアスの望ましい制御形態を例示する説明図である。 電源スイッチの制御回路を全体的に示すブロック図である。 電源スイッチの制御回路による制御シーケンスを例示するタイミングチャートである。 本発明にかかる半導体集積回路の一例とされるマイクロコンピュータにおけるチップの全体的なレイアウト説明図である。 上記マイクロコンピュータにおけるチップの別のレイアウト説明図である。 上記マイクロコンピュータに含まれる電源スイッチの階層的配置の説明図である。 上記マイクロコンピュータに含まれる電源スイッチの階層的配置の別の説明図である。 上記マイクロコンピュータのセル領域における主要部の構成例回路図である。 図４３に示される回路における主要部の断面図である。 図４３に示される回路における主要部の別の断面図である。 図４３に示される回路における主要部の別の断面図である。 図４３に示される回路における主要部の別の断面図である。 図３９における主要部の構成例回路図である。 図３９における主要部の別の構成例回路図である。 上記マイクロコンピュータにおけるチップの別のレイアウト説明図である。
符号の説明
１ 半導体集積回路
２ 入出力回路領域
３ ディジタル回路領域
４ アナログ回路領域
５ 電源制御回路
６ 電源遮断可能回路
７ 電源非遮断回路
８ 電源遮断可能回路
９ 電源非遮断回路
１０ 電源スイッチ
ＢＰＬ シリコン基板
ＥＯＸ 埋め込み酸化膜
ＳＯＣ ソース
ＤＲＮ ドレイン
ＢＤＹ ボディー
ＦＴＩ 完全分離領域
ＰＴＩ 部分分離領域
ＭＮｔｎ ゲート酸化膜の比較的薄いｎチャンネル型のＭＯＳトランジスタ
ＭＰｔｎ ゲート酸化膜の比較的薄いｐチャンネル型のＭＯＳトランジスタ
ＭＮｔｋ ゲート酸化膜の比較的厚いｎチャンネル型のＭＯＳトランジスタ
ＭＰｔｋ ゲート酸化膜の比較的厚いｐチャンネル型のＭＯＳトランジスタ
６Ａ 電源遮断可能回路６Ａ
７Ａ 電源非遮断回路
ＰＭＶＣ＿１〜ＰＭＶＣ＿１３ プリミティブセル
ＣＲＣＴ１〜ＣＲＣＴ４ 回路領域
ＭＤＡ１〜ＭＤＡ４、ＭＤＢ１〜ＭＤＢ２、ＭＤＣ１〜ＭＤＣ２ 機能ブロック
１３、１３＿１ 電源スイッチ制御回路（ＶＳＷＣ）
１４、１４＿１ システムコントローラ
１５〜１８ 回路モジュール
ＦＦ１，ＦＦ２ 順序回路
ＬＯＧ１，ＬＯＧ２ 組み合わせ回路
２０ 論理回路
２１ 不定伝播防止回路
２２ 電源スイッチ回路
２４ コントロールレジスタ（ＣＲＥＧ）
ＶＣ１〜ＶＣ４ 電源制御信号
ＴＣ１〜ＴＣ４ 伝播制御信号
３０ システムコントローラ（ＳＹＳＣＯＮ）
３１ 電源スイッチ制御回路（ＶＳＷＣ）
３２ ボディーバイアス生成回路（ＢＢＧＥＮ）
３３ ボディーバイアス制御回路（ＢＢＣＯＮ）
ＶＣ 電源スイッチ制御信号ＶＣ
ＶＢＮ ボディーバイアス信号
−Ｖｂｎｒ リバースバイアス電圧
Ｖｂｎｆ フォワードバイアス電圧
ＭＳＣ 電源スイッチ制御回路に対する動作指示信号
ＢＩＡＳ＿Ｎ，ＢＩＡＳ＿Ｐ ボディーバイアス制御回路に対する動作指示信号
５２，５３，８１３，８２３，８３３，８４３ 電源スイッチ
８１，８２，８３，８４ 電源遮断エリア
８５ システムコントローラ
９１，９２，９３，９４ 駆動回路
１０１ 電源分離領域
１０２ 電源スイッチ領域
１０３ セル領域
１０４ 電源制御部
１０５ ＩＯ領域
１０６ ディジタル領域
１０７ アナログ領域
１１１，１１２ スイッチ回路
５０３，５０４ ゲート酸化膜
８１１，８２１，８３１，８４１ 不定伝搬防止回路
８１２，８２２，８３２，８４２ ユーザ論理
８１３，８２３，８３３，８４３ 電源スイッチ

Claims (12)

  1. 基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを有し、前記第１ＭＯＳトランジスタは前記第２ＭＯＳトランジスタよりも厚いゲート絶縁膜を有し、
    電源配線とグランド配線の間に接続され、前記第１ＭＯＳトランジスタで構成された第１電源スイッチとこれに直列接続される前記第２ＭＯＳトランジスタとで構成された電源遮断可能回路と、
    前記第２ＭＯＳトランジスタに供給されるゲート制御信号よりも振幅が大きいゲート制御信号を前記第１電源スイッチのゲートに供給する電源スイッチ制御回路と、
    前記第１電源スイッチのボディーの電圧を制御するボディー電圧制御回路とを有し、
    前記電源スイッチ制御回路は、第１モードにおいて、前記第１電源スイッチのゲートに前記第１電源スイッチがオフ状態となるゲート制御信号を供給し、当該第１モードの解除に応答して、前記第１電源スイッチのゲートに前記第１電源スイッチがオン状態となるゲート制御信号を供給する半導体集積回路。
  2. 前記ボディー電圧制御回路は前記第１モードにおいてオフ状態にする前記第１電源スイッチのボディーに逆方向にバイアスする第１電圧を供給する請求項１記載の半導体集積回路。
  3. 前記ボディー電圧制御回路は前記第１モードが解除された状態において前記第１電源スイッチのボディーに順方向にバイアスする第２電圧を供給する請求項１記載の半導体集積回路。
  4. 前記ボディー電圧制御回路は前記第１モードが解除された状態において前記第１電源スイッチのボディーをフローティングに制御する請求項１記載の半導体集積回路。
  5. 前記ボディー電圧制御回路は、前記第１モードが解除された状態において、前記電源スイッチのボディーにソース電圧を供給する請求項１記載の半導体集積回路。
  6. 前記ボディー電圧制御回路は、前記第１モードにおいて、前記電源スイッチのボディーに逆方向にバイアスされる第１電圧を供給し、前記第１モードが解除された状態では前記電源スイッチのボディーにソース電圧を供給する請求項１記載の半導体集積回路。
  7. 前記ボディー電圧制御回路は、前記第１モードにおいて、前記電源スイッチのボディーに逆方向にバイアスされる第１電圧を供給し、前記第１モードが解除された状態では前記電源スイッチのボディーに順方向にバイアスされる第２電圧を供給する請求項１記載の半導体集積回路。
  8. 前記ボディー電圧制御回路は前記第１モードを解除するとき、前記第１電源スイッチのボディーを前記第１電圧に維持し、前期電源スイッチ制御回路は当該第１電源スイッチをオン状態に制御し、この後、前記ボディー電圧制御回路は前記オン状態にした当該第１電源スイッチのボディーを前記第２電圧又はフローティングに制御する請求項１記載の半導体集積回路。
  9. 前記電源遮断可能回路は、
    複数の前記第２ＭＯＳトランジスタで構成された順序回路と、
    前記第１ＭＯＳトランジスタ又は前記第２ＭＯＳトランジスタで構成された第２電源スイッチに直列接続され、複数の前記第２ＭＯＳトランジスタで構成された組み合わせ回路とを有し、
    前記順序回路及び前記第２電源スイッチは、前記第１電源スイッチにそれぞれ直列形態で接続される請求項１記載の半導体集積回路。
  10. 前記電源スイッチ制御回路は、前記第１モードにおいて前記第１電源スイッチをオフ状態に制御し、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御する請求項９記載の半導体集積回路。
  11. 前記第１電源スイッチは、前記電源配線に接続されたｐチャンネル型ＭＯＳトランジスタである請求項１記載の半導体集積回路。
  12. 前記第１電源スイッチは、前記グランド配線に接続されたｎチャンネル型ＭＯＳトランジスタである請求項１記載の半導体集積回路。
JP2006249369A 2005-12-27 2006-09-14 半導体集積回路 Expired - Fee Related JP5105462B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006249369A JP5105462B2 (ja) 2005-12-27 2006-09-14 半導体集積回路
US11/614,619 US7652333B2 (en) 2005-12-27 2006-12-21 Semiconductor integrated circuit
US12/639,996 US20100090282A1 (en) 2005-12-27 2009-12-17 Semiconductor integrated circuit

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2005375013 2005-12-27
JP2005375013 2005-12-27
JP2005378611 2005-12-28
JP2005378611 2005-12-28
JP2006249369A JP5105462B2 (ja) 2005-12-27 2006-09-14 半導体集積回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012184925A Division JP5419240B2 (ja) 2005-12-27 2012-08-24 半導体集積回路

Publications (3)

Publication Number Publication Date
JP2007201414A JP2007201414A (ja) 2007-08-09
JP2007201414A5 JP2007201414A5 (ja) 2009-10-15
JP5105462B2 true JP5105462B2 (ja) 2012-12-26

Family

ID=38455637

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006249369A Expired - Fee Related JP5105462B2 (ja) 2005-12-27 2006-09-14 半導体集積回路

Country Status (2)

Country Link
US (2) US7652333B2 (ja)
JP (1) JP5105462B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101765973A (zh) 2007-09-27 2010-06-30 松下电器产业株式会社 半导体集成电路装置、通信装置、信息再生装置、图像显示装置、电子装置、电子控制装置以及移动体
JP5211355B2 (ja) * 2007-11-01 2013-06-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 電源回路及び携帯機器
JP5528667B2 (ja) * 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US20090179664A1 (en) * 2008-01-10 2009-07-16 Janet Wang Method and Apparatus for Controlling Leakage in a Circuit
JP5268493B2 (ja) * 2008-08-11 2013-08-21 凸版印刷株式会社 電源装置及び不揮発性メモリ装置
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8924902B2 (en) * 2010-01-06 2014-12-30 Qualcomm Incorporated Methods and circuits for optimizing performance and power consumption in a design and circuit employing lower threshold voltage (LVT) devices
US9147658B2 (en) 2011-10-24 2015-09-29 Globalfoundries Inc. Stacked power supplies for integrated circuit devices and methods of making the same
US9287253B2 (en) 2011-11-04 2016-03-15 Synopsys, Inc. Method and apparatus for floating or applying voltage to a well of an integrated circuit
JP6173007B2 (ja) * 2012-04-27 2017-08-02 株式会社半導体エネルギー研究所 半導体集積回路
US9620424B2 (en) 2013-11-12 2017-04-11 Skyworks Solutions, Inc. Linearity performance for radio-frequency switches
US11901243B2 (en) * 2013-11-12 2024-02-13 Skyworks Solutions, Inc. Methods related to radio-frequency switching devices having improved voltage handling capability
WO2016075859A1 (ja) * 2014-11-12 2016-05-19 株式会社ソシオネクスト 半導体集積回路のレイアウト構造
WO2016075860A1 (ja) * 2014-11-14 2016-05-19 株式会社ソシオネクスト 半導体集積回路のレイアウト構造
US9958918B2 (en) * 2016-05-23 2018-05-01 Qualcomm Incorporated Systems and methods to separate power domains in a processing device
US10394299B2 (en) 2016-05-23 2019-08-27 Qualcomm Incorporated Systems and methods to separate power domains in a processing device
KR101800770B1 (ko) 2016-07-06 2017-11-23 한국항공우주연구원 순차적 명령 수행을 위한 회로
TWI697097B (zh) * 2017-04-18 2020-06-21 力智電子股份有限公司 電力開關及其半導體裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288145A (ja) 1995-04-20 1996-11-01 Fuji Electric Co Ltd 静止誘導電器の冷却構造
JP3463269B2 (ja) 1995-04-21 2003-11-05 日本電信電話株式会社 Ｍｏｓｆｅｔ回路
DE69632098T2 (de) 1995-04-21 2005-03-24 Nippon Telegraph And Telephone Corp. MOSFET Schaltung und ihre Anwendung in einer CMOS Logikschaltung
TW435007B (en) * 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
JPH10200050A (ja) 1997-01-06 1998-07-31 Mitsubishi Electric Corp 半導体集積装置
JP2002124866A (ja) * 2000-10-16 2002-04-26 Matsushita Electric Ind Co Ltd 半導体集積回路
JP4974202B2 (ja) 2001-09-19 2012-07-11 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2003215214A (ja) 2002-01-29 2003-07-30 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP4401621B2 (ja) * 2002-05-07 2010-01-20 株式会社日立製作所 半導体集積回路装置
JP4052923B2 (ja) * 2002-10-25 2008-02-27 株式会社ルネサステクノロジ 半導体装置
JP4184104B2 (ja) * 2003-01-30 2008-11-19 株式会社ルネサステクノロジ 半導体装置
JP2004260073A (ja) * 2003-02-27 2004-09-16 Seiko Epson Corp 半導体装置およびその製造方法
JP4106033B2 (ja) * 2004-02-04 2008-06-25 株式会社ルネサステクノロジ 半導体集積回路装置

Also Published As

Publication number Publication date
US20070215952A1 (en) 2007-09-20
US20100090282A1 (en) 2010-04-15
US7652333B2 (en) 2010-01-26
JP2007201414A (ja) 2007-08-09

Similar Documents

Publication Publication Date Title
JP5105462B2 (ja) 半導体集積回路
JP2550138B2 (ja) バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置
KR100898192B1 (ko) 반도체 집적회로, 그 반도체 집적회로의 설계방법 및 그반도체 집적회로 설계용 프로그램
JP4401621B2 (ja) 半導体集積回路装置
US7714606B2 (en) Semiconductor integrated circuit
CN1327510C (zh) 单供电电平变换器
JP3019805B2 (ja) Ｃｍｏｓ論理回路
JP2010251445A (ja) 半導体装置およびそれを用いた情報処理装置
JP2003158189A (ja) マルチスレショールド電圧ｍｉｓ集積回路装置及びその回路設計方法
US20120249226A1 (en) Semiconductor device
US7342287B2 (en) Power gating schemes in SOI circuits in hybrid SOI-epitaxial CMOS structures
TW201616274A (zh) 半導體裝置
US8987786B1 (en) State retention power gated cell
JP5419240B2 (ja) 半導体集積回路
WO2006114875A1 (ja) 半導体集積回路
US7629812B2 (en) Switching circuits and methods for programmable logic devices
JP2007531244A (ja) ネスト化電圧アイランド・アーキテクチャ
US20150076564A1 (en) Multi-threshold circuitry based on silicon-on-insulator technology
JP5172233B2 (ja) 半導体集積回路装置
CN101027838A (zh) 用于减少泄漏电流的增强型传输门结构
KR100945418B1 (ko) 멀티게이트 전계 효과 트랜지스터 전원 스위치
JP4748689B2 (ja) 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
CN104682933B (zh) 低功率芯片
JP4376495B2 (ja) 半導体メモリ
JP2006165065A (ja) 半導体集積回路及びそのレイアウト方法、並びにスタンダードセル

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090902

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090902

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100507

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120824

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120927

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120927

R150 Certificate of patent or registration of utility model

Ref document number: 5105462

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151012

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees