JP5105690B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）及び容量素子（キャパシタ）で構成された半導体装置およびその作製方法に関する。また、ＴＦＴ及び容量素子で構成された半導体装置を有する表示装置、特に液晶表示装置、ＥＬ表示装置及びプロジェクターを部品として搭載した電子機器およびその作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した集積回路を有する半導体装置の開発が進んでいる。その代表例として、アクティブマトリクス型の液晶表示装置が知られている。特に、結晶性珪素膜を活性領域として用いるＴＦＴは電界効果移動度が高いことから、様々な機能回路を形成することも可能である。
【０００３】
例えば、アクティブマトリクス型の液晶表示装置においては、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路を一枚の基板上に形成することが可能であり、該回路をＴＦＴで形成することが可能である。
【０００４】
また、アクティブマトリクス型の液晶表示装置に代表される半導体装置が使用される場がますます広がっており、それに伴って便利性が求められ、小型化、高輝度化、高精細化並びに低価格化などを進めるための開発が続けられている。
【０００５】
例えば、液晶プロジェクターや電子機器の表示部に用いられるアクティブマトリクス型液晶表示装置の画素部は数百万個の画素により構成されており、各画素にはＴＦＴが設けられている。液晶を挟んだ対向基板側には対向電極が設けられ、液晶を誘電体とした一種のコンデンサを形成している。次に、ＴＦＴのスイッチング機能によりこのコンデンサに蓄積される電荷を制御する。これにより、各画素に印加する電位を制御して液晶を駆動し、透過又は反射される光量を制御して画像を表示する仕組みになっている。
【０００６】
特に、液晶プロジェクターに用いられるような小型で高精細な透過型液晶表示装置において、小型化と同時に高精細化が求められる限り、画素サイズの縮小化が続くことは十分予想される。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍという極めて小さな面積となっている。
【０００７】
透過型液晶表示装置においては、画素部に容量配線を用いて容量素子を形成して十分な容量を確保しようとすると、開口率を犠牲にしなければならない。現在、高輝度化のためには開口率を上昇させ、また高精細化のためには画素数を増加させることでこれらの問題に対応してきているが、画素サイズが小型化し続けるなかで、開口率の向上および画素数の増加を同時に満たし、かつ十分な容量の確保が可能な画素構造の設計をすることは、極めて難しい問題である。
【０００８】
上記課題の解決方法として、開口率を上昇させるために、デッドスペースとなるＴＦＴの面積及び容量素子の面積の縮小、ゲート電極及びソース配線の幅の縮小、ＴＦＴ基板と対向基板の貼り合せマージンの縮小化などの改良がなされている。特に、容量素子の面積を縮小するためにスタックキャパシタを用いることは上記解決方法として有効である。（特許文献１）
【０００９】
スタックキャパシタとは、２層以上の誘電体を介して３層以上の容量電極を積層した構造の容量素子のことである。本明細書では、容量電極が３層の場合のみを説明するが、該構造のみに限定されず、それ以上の複数の容量電極を有してもよい。また、本明細書では、第１の容量電極がＴＦＴの半導体層と同時に、第２の容量電極がゲート電極と同時にそれぞれ形成され、両者を隔てる誘電体層がゲート絶縁膜である場合を中心に説明するが、必ずしもこの構成のみに限定されない。
【００１０】
従来のスタックキャパシタの作製方法を図２に示す。パターニングとエッチングに関する公知の技術を用いて、基板上に形成された半導体膜を選択的にエッチングして、ＴＦＴの半導体膜１４とスタックキャパシタの第１の容量電極１５を形成した後、第１の誘電体となる絶縁膜１３を形成する。次に、ゲート電極３２及び第２の容量電極３３を形成する。第２の容量電極３３は、その電位が接地電位等に固定された容量配線となる。その後、第２の誘電体となる第２の絶縁膜３４を形成する。（図２（Ａ））。
【００１１】
第１の絶縁膜及び第２の絶縁膜の一部をエッチングしてコンタクトホール４０を形成した後、接続配線であるソース電極、ドレイン電極及び第３の容量電極となる第２の導電膜３５をＴＦＴの半導体膜１４と接続するように形成する。（図２（Ｃ））。
【００１２】
続いて、第２の導電膜をエッチングしてソース電極、ドレイン電極４１及び第３の容量電極４２を形成した後、ソース電極及びドレイン電極、第２の絶縁膜及び第３の容量電極を覆って第３の絶縁膜３６を形成する。（図２（Ｄ））。この後、第３の絶縁膜の一部をエッチングし、ソース電極及びドレイン電極に達するコンタクトホールを形成した後、第３の導電膜を成膜し、選択的にエッチングして接続配線３８を形成する。（図２（Ｅ））。図１では図示しないが、第１の容量電極１５と第３の容量電極４２は電気的に接続され、所定の電圧を与えられるように他の配線又はＴＦＴと接続されている。
【００１３】
容量素子において、誘電体の膜厚を薄くすることで、より多くの容量電荷を保持することが可能である。
【００１４】
しかし、誘電体の膜厚を薄く形成すると、スパッタリング法によって後の導電膜を成膜する際、スパッタリングの衝撃を受け、誘電体に欠陥が生じやすい。具体的には、第２の容量電極３３及び第３の容量電極４２を形成する際、それらの電極に接している第１の誘電体１３及び第２の誘電体３４に欠陥が生じてしまい、この結果、第１の容量電極１５と第２の容量電極３３との間、又は第２の容量電極３３と第３の容量電極４２との間で短絡する可能がある。
【００１５】
また、誘電体である絶縁膜３４上に第２の導電膜３５を形成すると、導電膜３５の応力により、ＴＦＴの半導体膜１４や第１の容量電極１５が割れ、亀裂が入るという問題が生じる。
【００１６】
この問題の対策として、第２の導電膜を形成する際、下部構造に過大な応力が加わらない材料を使用することが挙げられる。しかしこの場合、第２の導電膜の材料に制限がある。例えば、第２の導電膜３５として、不純物元素にリンを導入した半導体膜を用いる場合について述べる。リンを導入した半導体膜と、ｎチャネル型ＴＦＴを形成する半導体膜とは電気的に接続できるが、ｐチャネル型ＴＦＴを形成する半導体膜においてはｐｎ接合が形成されてしまい、導通がとれなくなってしまう。このため、ｎチャネル型ＴＦＴの容量電極とｐチャネル型ＴＦＴの容量電極とでは、異なる材料からなる導電膜を成膜しなければならない。これは、工程数が増加するという問題の要因となる。
【００１７】
【特許文献１】
特開平５―２４３５１９号公報（第２頁〜第３頁、第１図）
【００１８】
【発明が解決しようとする課題】
本発明は、上記の課題を鑑みたものであり、ＴＦＴと複数の容量素子とを有する半導体装置に関し、従来より開口率が高く、高輝度かつ高精細な表示が可能な半導体装置を、歩留まり高く作製することを課題とする。
【００１９】
【課題を解決するための手段】
本発明は、絶縁表面上に縦に積層された複数の容量素子及び薄膜トランジスタを有する半導体装置であって、容量素子の誘電体と容量電極の間にバッファー層を設けることを特徴とする。
【００２０】
すなわち、絶縁表面上に形成された薄膜トランジスタ、第１の容量素子、及び第２の容量素子を有する半導体装置であって、前記第１の容量素子と前記第２の容量素子は、前記絶縁表面に対して縦方向に積層され、前記第１の容量素子は、第１の誘電体を介して形成された第１の容量電極及び第２の容量電極を有し、前記第２の容量素子は、第２の誘電体を介して形成された前記第２の容量電極及び第３の容量電極を有し、前記薄膜トランジスタは、半導体膜で形成される活性領域とゲート電極、前記活性領域に接続する接続配線、及び前記ゲート電極と前記接続配線の間に形成された第１の絶縁膜を有し、前記第２の誘電体及び前記第３の容量電極の間、並びに前記第１の絶縁膜及び前記接続配線の間にバッファー層が形成されていることを特徴とする。
【００２１】
なお、前記バッファー層は、前記第３の容量電極及び前記接続配線を形成する際に生じる応力を緩和する膜である。代表的には、結晶性半導体膜、又は非晶質半導体膜等で形成され、膜厚は、１０〜１００ｎｍである。
【００２２】
また、前記バッファー層は、前記薄膜トランジスタの活性領域に接していない。なお、接続配線は、ソース電極及びドレイン電極であって、前記薄膜トランジスタの活性領域に接続している。
【００２３】
また、本発明は、絶縁表面上に形成された第１の容量電極及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極及び第３の容量電極を有する第２の容量素子と、薄膜トランジスタとを有する半導体装置の作製方法であって、絶縁表面上に半導体膜を形成した後、該半導体膜をエッチングして前記薄膜トランジスタの活性領域及び前記第１の容量電極を形成し、前記活性領域及び前記第１の容量電極上に第１の絶縁膜及び第１の導電膜を順に形成し、前記第１の導電膜をエッチングして前記薄膜トランジスタのゲート電極及び前記第２の容量電極を形成した後、第３の絶縁膜及び第２の導電膜を形成し、前記第２の導電膜、前記第３の絶縁膜、前記第２の絶縁膜をエッチングして、前記薄膜トランジスタの活性領域の一部を露出した後、第３の導電膜を形成して前記第３の導電膜と前記薄膜トランジスタの活性領域とを接続し、前記第２の導電膜及び前記第３の導電膜をエッチングして接続配線、及び前記第３の容量電極を形成することを特徴とする。
【００２４】
【発明の実施の形態】
本発明により作製することができる半導体装置の作製工程を、図１を用いて説明する。
【００２５】
基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や合成石英ガラス基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうるプラスチック基板を用いてもよい。下地絶縁膜１１には、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜を用いる。ここでは下地絶縁膜１１として単層構造を用いる例を示したが、絶縁膜を２層以上積層させた構造を用いても良い。なお、該下地絶縁膜は、基板からの不純物元素の拡散を抑制するものであるため、石英ガラス基板等を基板に用いた場合は、下地絶縁膜を形成しなくてもよい。
【００２６】
次いで、下地絶縁膜上に半導体膜を形成する。半導体膜を、公知の手段（スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により２５〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さで成膜した後、半導体膜を所望の形状にエッチングしてＴＦＴの活性領域１４と容量素子の第１の容量電極となる半導体膜１５を形成する。なお、図１ではＴＦＴの活性領域の半導体膜と、容量素子の半導体膜とに分離して形成しているが、これらを分離せず、繋げたままでもよい。また、図１（Ａ）において、第１の容量素子は、半導体膜に不純物を添加して導電膜としているが、これに限られるものではない。すなわち、導電性を有する膜であればよい。
【００２７】
また、公知の手段によって成膜された半導体膜が非晶質構造を有する場合には、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って結晶性半導体膜としてから、所望の形状にエッチングするのが望ましい。なお、半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００２８】
次に、半導体膜１４及び１５を覆う第１の絶縁膜１３を形成する。第１の絶縁膜は、ゲート絶縁膜として機能する。第１の絶縁膜を、公知の手段（プラズマＣＶＤ法、スパッタリング法など）により、厚さを４０〜１５０ｎｍとして絶縁膜の単層または積層構造で形成する。
【００２９】
次に、第１の導電膜を成膜し、公知の技術を用いて、第１の導電膜を選択的にエッチングしてゲート電極３２と第２の容量電極３３を形成する。第２の容量電極は、その電位が接地電位等に固定された容量配線となる。第１の導電膜の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。また、リン等の不純物元素をドーピングした結晶性珪素膜に代表される半導体膜を用いてもよい。ここでは、第１の導電膜を単層構造としているが、２層以上積層させてもよい。
【００３０】
次に、ゲート電極３２と第１の容量電極３３を覆うように第２の絶縁膜３４を形成する。第２の絶縁膜３４は公知の手段（プラズマＣＶＤ法、スパッタリング法など）により、厚さを４０〜１５０ｎｍとして絶縁膜の単層または積層構造で形成する。
【００３１】
次に、ゲート電極３２をマスクとして、半導体膜１４に選択的に不純物元素を導入し、不純物領域１６を形成する。不純物元素としては、ｎ型を付与する不純物元素、又はｐ型を付与する不純物元素を導入する。図１では、ｐ型不純物を導入した例を示す。続いて、熱処理を行って、不純物元素の活性化を行う。（図１（Ａ））
【００３２】
次に、第２の絶縁膜３４上に第２の導電膜２０を形成する（図１（Ｂ））。図１では、２層の導電膜を積層する場合について示す。バッファ層（図１（Ｂ）における第２の絶縁膜３４上に形成される第２の導電膜２０）は、後に成膜される上層の導電膜２１から加えられる応力を緩和するために成膜する。このため、第２の導電膜は、応力を緩和することが可能な材質を用いて成膜する。例えば、リンを添加した結晶性珪素膜は、導電性を有し、段差被覆性の良好なＬＰＣＶＤ法で成膜でき、且つ金属元素膜に比べて柔軟なので上層の導電膜２１が第２の絶縁膜３４に加える応力を緩和することが出来る。図１では、リン添加した結晶性珪素膜を第２の導電膜とするが、これに必ずしも限定されず、非晶質珪素膜を用いることもできる。また、有機導電材料（例えば、ポリフェニレンビニレン誘導体、ポリフルオレン誘導体、ポリチオフェン誘導体、ポリフェニレン誘導体およびこれらの共重合体、オリゴフェニレン、オリゴチオフェン、ペンタセン、テトラセン、銅フタロシアニン、フッ素置換フタロシアニン、ペリレン誘導体等）を用いることもできる。なお、図１において、ＴＦＴの不純物添加領域（ソース領域及びドレイン領域）はｐ型であるが、第２の導電膜２０は、リンを添加した結晶性珪素膜であり、ｎ型半導体であるため、第２の導電膜とＴＦＴの不純物添加領域とを直接接続することが出来ない。従って、第２の導電膜とＴＦＴの半導体膜とを直接接続するコンタクトホールを開口する前に、第２の導電膜を成膜している。
【００３３】
次に、半導体膜１４に達するコンタクトホールを形成するためのエッチング処理を行う。エッチング処理は、以下の第１のエッチング条件乃至第３のエッチング条件により行う。もちろん、同じ材料で積層されている場合は、同じ条件でエッチングを行うことが可能であり、異なる材料であっても、同じ条件でエッチングを行うことができる場合もある。なお、いずれのエッチング条件もＲＩＥ（Reactive ion etching）法やＥＣＲ（Electron Cyclotron Resonance）法などに代表されるドライエッチング法により行うのが望ましい。これは、ドライエッチングの方がウエットエッチングよりも異方性エッチングを行い易いためである。
【００３４】
まず、第１のエッチング条件により第２の導電膜２０を部分的にエッチングし、第２の絶縁膜３４を部分的に露呈させる。次に、レジストからなるマスクをそのままの状態にし、第２のエッチング条件により第２の絶縁膜３４をエッチングして第１の絶縁膜１３を部分的に露呈させる。更に、第３のエッチング条件により第１の絶縁膜１３をエッチングし、半導体膜１４の一部を露呈させる。以上のような処理により、半導体膜１４に達するコンタクトホールを形成する。
【００３５】
次に、第２の導電膜２０上に第３の導電膜２１を形成する。第３の導電膜２１は、ＴＦＴのｐ型不純物領域、ｎ型不純物領域の両方と接続可能にするため、金属元素膜であることが望ましい。また、ＴＦＴの半導体膜と反応しにくい材料からなる膜であることが望ましい。代表的には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄ等の元素を含む金属元素膜を用いることができる。本実施の形態では、タングステン膜を形成する。（図１（Ｃ））。
【００３６】
次に、第２の導電膜２０及び第３の導電膜３０を選択的にエッチングして、ＴＦＴの接続配線であるソース電極及びドレイン電極２２及び第３の容量電極２３を形成した後、第３の絶縁膜２４を形成する。なお、ソース電極、ドレイン電極２２及び第３の容量電極を形成する際のエッチングは、ゲート電極の段差を平坦化する前のエッチングなので等方性エッチングが望ましい。タングステン及びリンを添加した結晶性珪素膜は、等方性エッチングが可能となる材料である。また、ソース電極及びドレイン電極は、ゲート電極上の一部を覆うように形成することが好ましい。この構造により、迷光（ＴＦＴの上方に形成する遮光膜で遮られない光）がＴＦＴの半導体膜へ入射することを抑制することができ、ＴＦＴのオフ電流を抑制することができる。（図１（Ｄ））。また、第２の導電膜はバッファー層として設けるが、導電性を有しているため、第３の容量電極２３と同様に、容量電極としても機能する。
【００３７】
第３の絶縁膜２４を形成した後、第３の絶縁膜２４を部分的にエッチングし、ＴＦＴのソース電極及びドレイン電極２２を露呈してコンタクトホールを形成する。この後、第４の導電膜２６を形成する。第４の導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）等を用いることができる。また、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層構造としてもよい。
【００３８】
なお、図示しないが、スタックキャパシタの半導体膜１５と第３の容量電極２３とは、電気的に接続され、所定の電位を与えられる構造となっている。
【００３９】
上記の工程により、ＴＦＴとスタックキャパシタとを同時に形成することが可能である。なお、スタックキャパシタは、第１の容量素子及び第２の容量素子で構成されており、第１の容量素子の上に第２の容量素子が積層されている。すなわち、第１の容量素子は、第１の誘電体を介して形成された第１の容量電極及び第２の容量電極からなり、第２の容量素子は、第２の誘電体を介して形成された第２の容量電極及び第３の容量電極からなる。本実施の形態では、第１の容量素子と第２の容量素子とが積層されているため、容量素子の面積を縮小しながら十分な容量電荷が確保できる。
【００４０】
また、第２の絶縁膜３４と第３の導電膜２１の間にバッファー層として第２の導電膜２０を形成するため、第３の導電膜２１を成膜する際に生じるスパッタ衝撃から第２の絶縁膜３４を保護することが可能であり、第２の絶縁膜３４を薄膜化できる。この結果、誘電体の表面積を拡大しなくとも、十分な容量電荷を保つことが可能となる。
【００４１】
また、第２の導電膜を有することにより、第３の導電膜２１を成膜する際に生じる応力を緩和することが可能である。このため、応力による半導体膜割れの現象を抑制することが可能であり、歩留まりの向上を実現することができる。
【００４２】
さらに、第２の導電膜は、ＴＦＴの半導体膜と直接接続されない。このため、第２の導電膜は、ｎ型半導体膜及びｐ型半導体膜を用いることができる。すなわち、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴに合わせて、第２の導電膜の極性を合わせる必要がなく、最小限の工程数でバッファ層を形成することができる。
【００４３】
本発明を、プロジェクターのような投影型液晶表示装置に適応すると、画素の開口率を高めることができ、この結果、高輝度かつ高精細な表示を得ることができる表示装置を歩留まり高く作製することができる。
【００４４】
以上の構成からなる本発明について、以下に示す実施例によりさらに詳細な説明を行うこととする。
【００４５】
【実施例】
［実施例１］
本実施例ではアクティブマトリクス基板の作製方法について図３〜図１０を用いて説明する。なお、本明細書ではＣＭＯＳ回路である駆動回路と、画素ＴＦＴ及び容量素子を有する画素部とを同一基板上に形成した基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００４６】
はじめに、基板５００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜からなる膜厚１０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の第１の下地膜（図示しない）を形成する。下地膜は２層以上の積層構造としても良いし、形成しなくてもよい。次に、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃｒ、Ｍｏ、Ｓｉ等の導電性材料で形成される導電膜を形成し、該導電膜を所望の形状とし、下部遮光膜を形成する。下部遮光膜はゲート配線としての機能も有する。本実施例では膜厚８５ｎｍの結晶性珪素膜を形成し、続いて膜厚１７０ｎｍのタングステンシリサイド（ＷＳｉx（x＝２．０〜２．８））を成膜した後、不要な部分をエッチングして下部遮光膜５０１、５０２を形成する。なお、本実施例では、下部遮光膜として、２層の積層膜を用いるが単層膜で形成してもよい。
【００４７】
本実施例では、基板５００に合成石英ガラス基板を用いる。なお、基板にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、シリコン基板、金属元素基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４８】
次に、基板５００および下部遮光膜５０１、５０２上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の第２の下地膜５０３を形成する。本実施例では第２の下地膜５０３として単層構造を用いるが、絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、第２の下地膜５０３として、プラズマＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される膜厚１００ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成する。
【００４９】
次いで、第２の下地膜５０３上に半導体膜５０４を形成する。半導体膜５０４は、非晶質構造を有する半導体膜を公知の手段（スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さで形成する。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。（図３（Ａ））
【００５０】
次に、公知の結晶化処理（レーザ結晶化法、熱結晶化法、ニッケルなどの触媒を用いた熱結晶化法等）により、半導体膜を結晶化する。本実施例では、酢酸ニッケル溶液（重量換算濃度５ｐｐｍ）をスピンコートにより膜上全面に塗布し、温度６００℃の窒素雰囲気中に１２時間曝す。（図３（Ｂ））
【００５１】
また、非晶質半導体膜の結晶化方法にレーザ結晶化法も適用する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＬＦレーザ、ＹＶＯ4レーザ、もしくはＹＡｌＯ3レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には２００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。次に幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状レーザビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００５２】
続いて、活性領域となる半導体膜から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行なう。ゲッタリングについては特開平１０−２７０３６３号公報に開示している方法を適用すればよい。本実施例では、マスクとして、膜厚７０ｎｍの酸化珪素膜を形成し、エッチングを行って、所望の形状の酸化珪素膜５０８ａ〜５０８ｄを得る。次に、半導体膜に選択的にＡｒ（アルゴン）を注入して不純物領域５１０ａ〜５１０ｆを形成し、熱処理を行うことで、活性領域となる半導体膜５１１ａ〜５１１ｄから金属元素を除去または半導体特性に影響しない程度にまで低減することができる。５１１ａ〜５１１ｄから除去された金属元素は、後の工程で５１０ａ〜５１０ｆと共にエッチングされ除去される。このようにして作製した活性領域を有するＴＦＴは、オフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られるため、良好な電流電圧特性を達成することができる。（図3（Ｃ））
【００５３】
次に、結晶性半導体膜をエッチングし、５１１ａ〜５１１ｄを所望の形状の半導体膜に形成する。なお、この工程の詳細は図示していない。なお、半導体膜５１１ａ〜５１１ｄを形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００５４】
次いで、半導体膜５１１ａ〜５１１ｄを覆う第１のゲート絶縁膜５１２を形成する。（図４（Ａ））。第１のゲート絶縁膜５１２はプラズマＣＶＤ法またはスパッタリング法を用い、厚さ２０〜１５０ｎｍの絶縁膜を形成する。本実施例では、プラズマＣＶＤ法により膜厚３５ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。なお、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を用いても良い。
【００５５】
また、第１のゲート絶縁膜５１２に酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後の４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５６】
次に、ゲート絶縁膜を部分的にエッチングして、容量素子の電極の一方となる半導体膜５１１ｄを露出させ、該半導体膜５１１ｄに不純物元素を導入し、第１の容量電極を形成する。（図４（Ｂ））。このとき、他の領域は、レジスト５１３で覆われているため、不純物元素は導入されない。本実施例では、不純物元素としてＰ（リン）を用い、加速電圧１０ｋeＶ、不純物原子のドーズ量５×１０14/ｃｍ2としてドーピング処理を行う。
【００５７】
続いて、第２のゲート絶縁膜５１５を形成する。第２のゲート絶縁膜５１５はプラズマＣＶＤ法またはスパッタリング法を用い、厚さ２０〜１５０ｎｍの絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により５０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。なお、第２のゲート絶縁膜は、酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を用いても良い。
【００５８】
本実施例では、容量素子において誘電体として機能する絶縁膜をＴＦＴのゲート絶縁膜に比べて薄くするため、２回に分けてゲート絶縁膜を形成しているが、１回で形成しても良い。
【００５９】
次に、下部遮光膜と接続するコンタクトホールを形成した後、膜厚２０〜１００ｎｍの第１の導電膜５１６ａと、膜厚１００〜４００ｎｍの第２の導電膜５１６ｂとを積層形成する。（図４（Ｃ））。本実施例では、膜厚１５０ｎｍのｎ型結晶性珪素膜からなる第１の導電膜５１６ａと、膜厚１５０ｎｍのタングステンシリサイド（ＷＳｉx）膜からなる第２の導電膜５１６ｂを積層する。ｎ型結晶性珪素膜はプラズマＣＶＤ法で形成する。また、タングステンシリサイド（ＷＳｉx）膜は、タングステンシリサイド（ＷＳｉx）のターゲットを用いてスパッタリング法で形成する。
【００６０】
なお、本実施例では、第１の導電膜５１６ａをｎ型結晶性珪素膜、第２の導電膜５１６ｂをＷＳｉxとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。
【００６１】
次に、ゲート電極及び第２の容量電極を形成するためのエッチング処理を行う。（図５（Ａ））。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行い、導電膜５１７〜５２１を形成する。なお、該工程には、ＲＩＥ法、ＥＣＲ法などの他の公知のエッチング法を適用することも可能である。
【００６２】
次に、第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。ドーピング処理はイオンドーピング法、若しくはイオン注入法で行えば良い。イオンドーピング法の条件は不純物原子のドーズ量を１×１０13〜５×１０14/cm2とし、加速電圧を３０〜８０ｋeＶとして行う。本実施例では、不純物原子のドーズ量を１．５×１０13／cm2とし、加速電圧を７０ｋeＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電膜５１７〜５２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に低濃度不純物領域５２３、５２４が形成される。低濃度不純物領域５２３、５２４には１×１０18〜１×１０20/cm3の濃度範囲のｎ型を付与する不純物元素を導入する。ここで、ｐチャネル型ＴＦＴを形成する半導体膜にはレジストによるマスク５２２が形成されており、ｎ型を付与する不純物元素は導入されない。
【００６３】
次いで、図５（Ｂ）に示すように、第３のドーピング処理を行う。イオンドーピング法の条件は不純物原子のドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を３０〜１２０ｋeＶとして行う。このとき、ｐチャネル型ＴＦＴを形成する半導体膜にｎ型を付与する不純物元素を導入しないためにマスク５２５ｂを形成し、また、ｎチャネル型ＴＦＴを形成するための半導体膜に選択的に高濃度不純物領域を形成するためにマスク５２５ａ、５２５ｃを形成する。本実施例では不純物原子のドーズ量を１×１０15／ｃｍ2とし、加速電圧を４０ｋeＶとして行った。こうして、高濃度不純物領域５２６、５２９が形成される。
【００６４】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク５３２ａおよび５３２ｂをパターニングして、図５（Ｃ）に示すように、第４のドーピング処理を行う。この第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に、ｐ型を付与する不純物元素が導入された不純物領域５３３を形成する。第２の導電膜５１８を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を導入して自己整合的に不純物領域を形成する。本実施例では、イオンドーピング法によりジボラン（Ｂ2Ｈ6）を半導体膜に添加して、不純物領域５３３を形成する。イオンドーピング法の条件を、不純物原子のドーズ量１×１０13〜１×１０14/cm2とし、加速電圧３０〜１２０ｋeＶとして行う。この第４のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体膜はレジストからなるマスク５３２ａおよび５３２ｂで覆われている。
【００６５】
次に、図６（Ａ）に示すように、第５のドーピング処理を行う。イオンドーピング法の条件は不純物原子のドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を２０〜１２０ｋeＶとして行う。このとき、ｎチャネル型ＴＦＴを形成する半導体層にｐ型を付与する不純物元素を導入しないためにマスク５３４ａ、５３４ｃを形成し、また、ｐチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５３４ｂを形成する。本実施例では不純物原子のドーズ量を１×１０15／ｃｍ2とし、加速電圧を４０ｋeＶとして行う。こうして、高濃度不純物領域５３５及び低濃度不純物領域５３６が形成される。
【００６６】
以上の工程により、それぞれの半導体膜に高濃度不純物領域および低濃度不純物領域が形成される。
【００６７】
次いで、図６（Ｂ）に示すように、レジストからなるマスク５３４ａ〜５３４ｃを除去して第１の層間絶縁膜５３８を形成する。この第１の層間絶縁膜５３８としては、プラズマＣＶＤ法またはスパッタリング法を用い、厚さを１００〜２００ｎｍの絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成する。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素膜に限定されるものでなく、窒化珪素膜など他の絶縁膜を単層または積層構造として用いても良い。
【００６８】
次いで、第３の熱処理を行って、半導体膜の結晶性の回復、および、それぞれの半導体膜に導入された不純物元素の活性化を行う。ここでは、電気炉を用いて、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で９５０℃、３０分の加熱処理を施す。なお、該加熱処理の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。本実施例では、基板に合成石英を用いているため第３の熱処理を高温で行えるが、耐熱温度が低いガラスやプラスチック等を基板に用いた場合は、基板の耐熱温度より低い温度で第３の加熱処理をする必要がある。
【００６９】
また、第１の層間絶縁膜５３８を形成する前に熱処理を行っても良い。ただし、第１の導電膜及び第２の導電膜材料が熱に弱い場合には、本実施例のように第１の導電膜及び第２の導電膜等を保護するため第１の層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行うことが好ましい。
【００７０】
次に、熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程は第１の層間絶縁膜５３８に含まれる水素により半導体膜のダングリングボンドを終端する工程である。なお、第１の層間絶縁膜の存在に関係なく半導体膜を水素化することもできる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中にて３００〜４５０℃で１〜１２時間の熱処理を行っても良い。
【００７１】
次に、図６（Ｃ）に示すように、第１の層間絶縁膜５３８上に第３の導電膜６００を形成する。第３の導電膜６００の材料としては、膜厚１０〜１００ｎｍのリン等のｎ型不純物元素をドーピングした結晶性珪素膜に代表される導電膜が好ましい。第３の導電膜の膜厚が１０ｎｍ未満では、後ほど形成する第３の導電膜であるタングステン膜を形成する際に生じるの応力の緩和の効果が低い。又、第３の導電膜の膜厚が１００ｎｍ以上では、後ほど形成するソース電極及びドレイン電極および第２の容量電極を形成する際、それぞれの線の幅を均一に制御することが困難である。本実施例では、第３の導電膜６００として、ＬＰＣＶＤ法により膜厚５０ｎｍのｎ型結晶性珪素膜を形成する。
【００７２】
次いで、図６（Ｃ）に示すように、ＴＦＴの半導体膜の各高濃度不純物領域に達するコンタクトホールを形成する。本実施例では、エッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１０６．４Paの圧力で電極に５００WのＲＦ（13.56MHz）電力を投入してエッチングを行う。
【００７３】
次に、第３の導電膜６００および半導体膜上に、スパッタリング法を用いて第４の導電膜６０７であるタングステン膜を形成する。第４の導電膜６０７の厚さは５０〜１５０ｎｍが好ましい。これは、第４の導電膜の膜厚が５０ｎｍより薄いと、後ほど形成するコンタクトホールのエッチングストッパーとしての機能がなくなるためであり、また、膜厚が１５０ｎｍ以上だと、ソース電極及びドレイン電極および第３の容量電極を形成する際、等方性のエッチングを行うため、それぞれの線の幅を均一に制御することが困難であるためである。本実施例では、膜厚１００ｎｍのタングステン膜を形成する。なお、第４の導電膜６０７の材料としては、タングステンに限らない。例えば、窒化タンタル（ＴａＮ）膜上にアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜を形成し、さらにチタン（Ｔｉ）膜を形成した積層膜をエッチングして配線を形成してもよい。
【００７４】
次に、図７（Ａ）に示すように、第３の導電膜及び第４の導電膜を選択的にエッチングして接続配線であるソース電極及びドレイン電極６０８〜６１３及び第３の容量電極６１４ａを形成する。まず、第１のエッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＳＦ6とＨｅを用い、それぞれのガス流量比を２０：２０（ｓｃｃｍ）とし、電極に３００ＷのＲＦ（１３．５６ＭＨz）電力を投入して第４の導電膜６０７を部分的にエッチングする。続いて、第２のエッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＳＦ6とＨｅを用い、それぞれのガス流量比を２０：２０（ｓｃｃｍ）とし、電極に３００ＷのＲＦ（１３．５６ＭＨz）電力を投入して第３の導電膜を部分的にエッチングする。なお、エッチングされた第３の導電膜６１４ｂは、バッファー層として設けるが、導電性であるため、第４の導電膜と共に容量電極としても機能する。
【００７５】
次に、図７（Ｂ）に示すように、第２の層間絶縁膜６１５を形成する。第２の層間絶縁膜６１５は、プラズマＣＶＤ法またはスパッタリング法を用い、厚さを１００〜２００ｎｍの絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１２０ｎｍの窒化珪素膜を形成する。
【００７６】
次いで、第２の層間絶縁膜６１５上に無機絶縁材料または有機絶縁材料からなる第３の層間絶縁膜５３９を形成する。本実施例では、膜厚０．４５μｍの窒化酸化珪素膜を形成する。
【００７７】
次に、ソース電極及びドレイン電極６０８〜６１３に達するコンタクトホールを形成し、ソース電極及びドレイン電極６０８〜６１３とそれぞれ電気的に接続する配線５４０〜５４４を形成する。
【００７８】
これらの配線は、膜厚６０ｎｍのチタン（Ｔｉ）膜、膜厚４０ｎｍの窒化チタン（ＴｉＮ）膜、膜厚３００の合金膜（ＡｌとＳｉとの合金膜）及び膜厚１００ｎｍのタングステン（Ｗ）膜の積層膜をエッチングして形成する。
【００７９】
次いで、図８（Ａ）に示すように、第３の層間絶縁膜５３９および配線５４０〜５４４上に無機絶縁膜材料または有機絶縁物材料から成る第４の層間絶縁膜５６０を形成する。本実施例では、膜厚０．４５μｍの窒化酸化珪素膜を形成する。
【００８０】
次に、第４の層間絶縁膜５６０上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にエッチングして遮光膜５６１、５６２を形成する。この遮光膜５６１、５６２は画素の開口部以外を遮光するように網目状に配置する。
【００８１】
次に、図８（Ｂ）に示すように、遮光膜５６１、５６２を覆うように第５の層間絶縁膜５６３を形成する。こののち、接続配線５４４に通じるコンタクトホールを形成し、導電膜を１００nm形成し、所望の形状にエッチングして画素電極５６４、５６５を形成する。本実施例では、ＩＴＯからなる膜を用いて画素電極を形成する。後にこの基板を用いて形成する液晶表示装置は、透過型液晶表示装置である。一方、画素電極に、銀やアルミニウム等反射性の高い元素からなる膜を用いると、反射型液晶表示装置用の基板を形成することができる。
【００８２】
以上の様にして、ｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２からなる駆動回路５５５、画素ＴＦＴ５５３及び容量素子５５４とを有する画素部５５６を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００８３】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図９を用いる。
【００８４】
まず、実施例１に従い、図８（Ｂ）の状態のアクティブマトリクス基板を得た後、図８（Ｂ）のアクティブマトリクス基板上、少なくとも画素電極５６４、５６５上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をエッチングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成してもよい。本実施例においては、反射型液晶表示装置を形成するため、画素電極を、アルミニウム膜で形成する。
【００８５】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。
【００８６】
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７７を形成し、ラビング処理を施す。
【００８７】
次に、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されており、このフィラーと柱状スペーサによって２枚の基板の間隔を均一に保ちながら貼り合わせることができる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図９に示す反射型液晶表示装置が完成する。次に、必要があれば、アクティブマトリクス基板及び対向基板を所望の形状に分断する。さらに、対向基板５６９のみに偏光板（図示しない）を貼りつける。次に、公知の技術を用いてＦＰＣを貼りつける（図示しない）。
【００８８】
以上のようにして作製される液晶表示装置は、複数の容量素子を縦に積層して形成しており、十分な容量を確保しつつ開口率を上げるができる。このため、高輝度かつ高精細な表示を実現することが可能である。
【００８９】
また、容量電極となる導電膜と誘電体との間にバッファ層を形成するため、容量電極となる導電膜を形成するときに発生する応力を緩和することができる。このため、応力による半導体膜割れの現象を抑制することが可能であり、歩留まりよく動作特性や信頼性を向上させた液晶表示装置を作製することも可能となる。
【００９０】
すなわち、高輝度かつ高精細な表示を得ることができる液晶表示装置を歩留まり高く作製することができる。特に、プロジェクターのような投影型表示装置に本発明の液晶表示装置を用いると、輝度を高めることができ、高輝度かつ高精細な表示が可能となる。
【００９１】
また、このような液晶表示装置は各種電子機器の表示部として用いることができる。
【００９２】
［実施例３］
本実施例では、本発明を用いて発光装置を作製した例について説明する。本明細書において、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＩＣを実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる化合物を含む層（以下、ＥＬ層と示す。）と陽極層と、陰極層とを有する。また、ルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）があり、これらのうちどちらか、あるいは両方の発光を含む。
【００９３】
なお、本明細書中では、発光素子において陽極と陰極の間に形成される全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層及び電子輸送層等が含まれる。基本的に発光素子は、陽極層、発光層及び陰極層が順に積層された構造を有しており、この構造に加えて、陽極層、正孔注入層、発光層及び陰極層や、陽極層、正孔注入層、発光層、電子輸送層及び陰極層の順に積層した構造を有していることもある。
【００９４】
図１０は本実施例の発光装置の断面図である。基板７００上に設けられた駆動回路は図７（Ｂ）の駆動回路５５５を用いて形成される。従って、構造の説明は実施例１のｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２の説明を参照すれば良い。なお、本実施例ではＴＦＴをシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【００９５】
配線７０１〜７０３はＣＭＯＳ回路のソース配線及びドレイン配線として機能する。また、配線７０４及び７０５はソース配線とスイッチングＴＦＴのソース領域とを、ドレイン配線とスイッチングＴＦＴのドレイン領域とをそれぞれ電気的に接続する配線として機能する。図１０において、基板上に設けられたスイッチングＴＦＴ６０３は図７（Ｂ）のｎチャネル型ＴＦＴ５５１を用いて形成される。したがって、構造の説明は、実施例１に記載のｎチャネル型ＴＦＴ５５１の説明を参照すれば良い。
【００９６】
なお、本実施例では、スイッチングＴＦＴ６０３をチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【００９７】
容量素子６０５は図７（Ｂ）の容量素子５５４を用いて形成される。従って、構造の説明は、実施例１の容量素子５５４の説明を参照すれば良い。
【００９８】
電流制御ＴＦＴ６０４は図７（Ｂ）のｐチャネル型ＴＦＴ５５２を用いて形成される。従って、構造の説明は実施例１のｐチャネル型ＴＦＴ５５２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【００９９】
また、配線７０６は電流制御ＴＦＴのソース配線（電源線に相当する）であり、配線７０７は電流制御ＴＦＴの画素電極７１１を上に重ねることで画素電極７１１と電流制御ＴＦＴ６０４とを電気的に接続する電極である。
【０１００】
なお、画素電極７１１は、透明導電膜からなる画素電極（発光素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、透明導電膜にガリウムを導入したものを用いても良い。画素電極７１１は、上記配線を形成する前に平坦な層間絶縁膜７１０上に形成する。後に形成される発光層は、膜厚が非常に薄いため、段差が存在することによって発光不良を起こす場合がある。このため、画素電極を形成する前に層間絶縁膜を平坦化しておくことが望ましい。
【０１０１】
配線７０１〜７０８を形成後、図１０に示すようにバンク７１２を形成する。バンク７１２は１００〜４００ｎｍの無機絶縁膜もしくは有機樹脂膜をエッチングして形成すれば良い。
【０１０２】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属元素粒子を導入して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属元素粒子の導入量を調節すれば良い。
【０１０３】
画素電極７１１の上にはＥＬ層７１３が形成される。本実施例では、有機発光材料を用いる。なお、図１０では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を導入することで発光色を制御することができる。
【０１０４】
但し、以上の例はＥＬ層として用いることのできる発光材料の一例であって、これに限定する必要はない。有機材料及び無機材料を用いて発光層を形成してもよい。また、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機発光材料をＥＬ層として用いる例を示したが、中分子系有機発光材料や高分子系有機発光材料を用いても良い。なお、本明細書中において、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μｍ以下の有機発光材料を中分子系有機発光材料とする。また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造としても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【０１０５】
次に、ＥＬ層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を導入した導電膜を用いれば良い。
【０１０６】
この陰極７１４まで形成された時点で発光素子７１５が完成する。なお、ここでいう発光素子７１５は、画素電極（陽極）７１１、ＥＬ層７１３及び陰極７１４で形成されたダイオードを指す。
【０１０７】
発光素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い発光層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、有機発光層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にＥＬ層７１３が酸化するといった問題を防止できる。
【０１０８】
さらに、パッシベーション膜７１６上に封止材７１７を設け、カバー材７１８を貼り合わせる。封止材７１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材７１８はガラス基板や合成石英ガラス基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
【０１０９】
こうして図１０に示すような構造の発光装置が完成する。なお、バンク７１２を形成した後、パッシベーション膜７１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材７１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
【０１１０】
こうして、基板にｎチャネル型ＴＦＴ６０１、ｐチャネル型ＴＦＴ６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３、電流制御ＴＦＴ（ｐチャネル型ＴＦＴ）６０４および容量素子６０５が形成される。
【０１１１】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１１２】
さらに、発光素子を保護するための封止（または封入）工程まで行った後の本実施例の発光装置について図１１を用いて説明する。なお、必要に応じて図１０で用いた符号を引用する。
【０１１３】
図１１（Ａ）は、発光素子の封止までを行った状態を示す上面図、図１１（Ｂ）は図１１（Ａ）をＣ−Ｃ’で切断した断面図である。図１１（Ａ）において、点線で示された８０１はソース側駆動回路、８０６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材９０７が設けられる。
【０１１４】
９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１１５】
次に、図１１（Ａ）におけるＣ−Ｃ‘の断面構造について、図１１（Ｂ）を用いて説明する。基板７００の上方には画素部８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御ＴＦＴ６０４とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせたＣＭＯＳ回路（実施例１及び図１０参照）を用いて形成される。
【０１１６】
画素電極７１１は発光素子の陽極として機能する。また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上にはＥＬ層７１３および発光素子の陰極７１４が形成される。
【０１１７】
陰極７１４は全画素に共通の配線としても機能し、接続配線９０４を経由してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回路８０７に含まれる素子は全て陰極７１４およびパッシベーション膜７１６で覆われている。
【０１１８】
また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー材９０１と発光素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。次に、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シール材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
【０１１９】
発光素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基板９０１の材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
【０１２０】
また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０２と同じ材料を用いることができる。
【０１２１】
以上のような構造で発光素子を封止材９０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の有機発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置が得られる。
【０１２２】
以上のようにして作製される発光装置における配線は、半導体膜との十分な接触がなされており、発光装置の動作特性や信頼性も十分なものとなり得る。また、本発明の構成を用いたアクティブマトリクス基板を発光装置に用いることにより、発光装置を歩留まりよく作製することが出来る。次に、このような発光装置は各種電子機器の表示部として用いることができる。
【０１２３】
なお、本実施例は実施例１と自由に組み合わせることが可能である。
［実施例４］
本発明を適用して、様々な表示装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型発光装置）を作製することができる。即ち、それら表示装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。
【０１２４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの例を図１２、図１３及び図１４に示す。
【０１２５】
図１２（Ａ）はパーソナルコンピュータであり、本体３００１、画像入力部３００２、表示部３００３、キーボード３００４等を含む。本発明を適用することにより、歩留まり高く高精細な表示が可能である低消費電力のパーソナルコンピュータを作製することが出来る。
【０１２６】
図１２（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能なビデオカメラを作製することが出来る。
【０１２７】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体３２０１、カメラ部３２０２、受像部３２０３、操作スイッチ３２０４、表示部３２０５等を含む。本発明を適応することで、歩留まり高く高精細な表示が可能である低消費電力のモバイルコンピュータ（モービルコンピュータ）を作製することが出来る。
【０１２８】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体３３０１、表示部３３０２、アーム部３３０３等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能なゴーグル型ディスプレイを作製することが出来る。
【０１２９】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体３４０１、表示部３４０２、スピーカ部３４０３、記録媒体３４０４、操作スイッチ３４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明を適用することで、歩留まり高く高精細な表示が可能なプレーヤーを作製することが出来る。
【０１３０】
図１２（Ｆ）はデジタルカメラであり、本体３５０１、表示部３５０２、接眼部３５０３、操作スイッチ３５０４、受像部（図示しない）等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能である低消費電力のデジタルカメラを作製することが出来る。
【０１３１】
図１３（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２等を含む。本発明を適用すること、歩留まり高く高輝度フロント型プロジェクターを作製することが出来る。
【０１３２】
図１３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明を適用することで、歩留まり高く高輝度リア型プロジェクターを作製することが出来る。
【０１３３】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３４】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３５】
ただし、図１３に示したプロジェクターにおいては、透過型の液晶表示装置を用いた場合を示しており、反射型の液晶表示装置での適用例は図示していない。
【０１３６】
図１４（Ａ）は携帯電話であり、本体３９０１、音声出力部３９０２、音声入力部３９０３、表示部３９０４、操作スイッチ３９０５、アンテナ３９０６等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能である低消費電力の携帯電話を作製することが出来る。
【０１３７】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体４００１、表示部４００２、４００３、記憶媒体４００４、操作スイッチ４００５、アンテナ４００６等を含む。本発明を適用することすることで、歩留まり高く高精細な表示が可能である低消費電力の携帯書籍を作製することが出来る。
【０１３８】
図１４（Ｃ）はディスプレイであり、本体４１０１、支持台４１０２、表示部４１０３等を含む。本発明を適用したディスプレイは、特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１３９】
以上の様に、本発明の適用範囲は極めて広く、さまざま分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１４０】
【発明の効果】
本発明の構成を採用することにより、以下に示すような有意性を得ることが出来る。
【０１４１】
ＴＦＴと、基板に対して縦に複数の容量素子を積層した半導体装置において、容量素子の誘電体である絶縁膜上に、後に形成する導電膜の応力を緩和するバッファー層である導電膜を形成し、該バッファー層及び絶縁膜の一部にコンタクトホールを形成する。この後、導電膜を成膜し、エッチングしてソース電極及びドレイン電極を形成する。この構造により、半導体膜や容量配線等の応力割れを抑制しつつ、ＴＦＴと複数の容量素子を有する半導体装置を形成することが可能である。
【０１４２】
ＴＦＴと、基板に対して縦に容量素子を積層した半導体装置において、バッファー層を誘電体である絶縁膜上に形成することによって、スパッタリング衝撃から誘電体である絶縁膜を保護することが可能となる。このため、スパッタリン法により容量電極を形成することが可能となり、容量電極を形成するための形成方法及び材料の選択比が増加する。
【０１４３】
ＴＦＴのゲート電極上の一部を覆うようにソース電極及びドレイン電極を形成することで、該電極が遮光膜として機能するため、迷光を遮ることができ、ＴＦＴのオフ電流を抑制することができる。
【０１４４】
すなわち、本発明により、高容量を保持することが可能な半導体装置を歩留まり高く作製することができる。特に、半導体装置が表示装置の場合、開口率を高めることが可能となるため、十分な容量を確保しつつ、高輝度かつ高精細な表示を実現することが可能な表示装置を、歩留まり高く作製することができる。
【図面の簡単な説明】
【図１】 本発明の概念の一例を示す図。
【図２】 従来の例を示す図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図９】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１０】 発光装置の駆動回路及び画素部の断面構造図。
【図１１】 （Ａ）発光装置の上面図。
（Ｂ）発光装置の駆動回路及び画素部の断面構造図。
【図１２】 電子機器の例を示す図。
【図１３】 電子機器の例を示す図。
【図１４】 電子機器の例を示す図。
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）及び容量素子（キャパシタ）で構成された半導体装置およびその作製方法に関する。また、ＴＦＴ及び容量素子で構成された半導体装置を有する表示装置、特に液晶表示装置、ＥＬ表示装置及びプロジェクターを部品として搭載した電子機器およびその作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した集積回路を有する半導体装置の開発が進んでいる。その代表例として、アクティブマトリクス型の液晶表示装置が知られている。特に、結晶性珪素膜を活性領域として用いるＴＦＴは電界効果移動度が高いことから、様々な機能回路を形成することも可能である。
【０００３】
例えば、アクティブマトリクス型の液晶表示装置においては、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路を一枚の基板上に形成することが可能であり、該回路をＴＦＴで形成することが可能である。
【０００４】
また、アクティブマトリクス型の液晶表示装置に代表される半導体装置が使用される場がますます広がっており、それに伴って便利性が求められ、小型化、高輝度化、高精細化並びに低価格化などを進めるための開発が続けられている。
【０００５】
例えば、液晶プロジェクターや電子機器の表示部に用いられるアクティブマトリクス型液晶表示装置の画素部は数百万個の画素により構成されており、各画素にはＴＦＴが設けられている。液晶を挟んだ対向基板側には対向電極が設けられ、液晶を誘電体とした一種のコンデンサを形成している。次に、ＴＦＴのスイッチング機能によりこのコンデンサに蓄積される電荷を制御する。これにより、各画素に印加する電位を制御して液晶を駆動し、透過又は反射される光量を制御して画像を表示する仕組みになっている。
【０００６】
特に、液晶プロジェクターに用いられるような小型で高精細な透過型液晶表示装置において、小型化と同時に高精細化が求められる限り、画素サイズの縮小化が続くことは十分予想される。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍという極めて小さな面積となっている。
【０００７】
透過型液晶表示装置においては、画素部に容量配線を用いて容量素子を形成して十分な容量を確保しようとすると、開口率を犠牲にしなければならない。現在、高輝度化のためには開口率を上昇させ、また高精細化のためには画素数を増加させることでこれらの問題に対応してきているが、画素サイズが小型化し続けるなかで、開口率の向上および画素数の増加を同時に満たし、かつ十分な容量の確保が可能な画素構造の設計をすることは、極めて難しい問題である。
【０００８】
上記課題の解決方法として、開口率を上昇させるために、デッドスペースとなるＴＦＴの面積及び容量素子の面積の縮小、ゲート電極及びソース配線の幅の縮小、ＴＦＴ基板と対向基板の貼り合せマージンの縮小化などの改良がなされている。特に、容量素子の面積を縮小するためにスタックキャパシタを用いることは上記解決方法として有効である。（特許文献１）
【０００９】
スタックキャパシタとは、２層以上の誘電体を介して３層以上の容量電極を積層した構造の容量素子のことである。本明細書では、容量電極が３層の場合のみを説明するが、該構造のみに限定されず、それ以上の複数の容量電極を有してもよい。また、本明細書では、第１の容量電極がＴＦＴの半導体層と同時に、第２の容量電極がゲート電極と同時にそれぞれ形成され、両者を隔てる誘電体層がゲート絶縁膜である場合を中心に説明するが、必ずしもこの構成のみに限定されない。
【００１０】
従来のスタックキャパシタの作製方法を図２に示す。パターニングとエッチングに関する公知の技術を用いて、基板上に形成された半導体膜を選択的にエッチングして、ＴＦＴの半導体膜１４とスタックキャパシタの第１の容量電極１５を形成した後、第１の誘電体となる絶縁膜１３を形成する。次に、ゲート電極３２及び第２の容量電極３３を形成する。第２の容量電極３３は、その電位が接地電位等に固定された容量配線となる。その後、第２の誘電体となる第２の絶縁膜３４を形成する。（図２（Ａ））。
【００１１】
第１の絶縁膜及び第２の絶縁膜の一部をエッチングしてコンタクトホール４０を形成した後、接続配線であるソース電極、ドレイン電極及び第３の容量電極となる第２の導電膜３５をＴＦＴの半導体膜１４と接続するように形成する。（図２（Ｃ））。
【００１２】
続いて、第２の導電膜をエッチングしてソース電極、ドレイン電極４１及び第３の容量電極４２を形成した後、ソース電極及びドレイン電極、第２の絶縁膜及び第３の容量電極を覆って第３の絶縁膜３６を形成する。（図２（Ｄ））。この後、第３の絶縁膜の一部をエッチングし、ソース電極及びドレイン電極に達するコンタクトホールを形成した後、第３の導電膜を成膜し、選択的にエッチングして接続配線３８を形成する。（図２（Ｅ））。図１では図示しないが、第１の容量電極１５と第３の容量電極４２は電気的に接続され、所定の電圧を与えられるように他の配線又はＴＦＴと接続されている。
【００１３】
容量素子において、誘電体の膜厚を薄くすることで、より多くの容量電荷を保持することが可能である。
【００１４】
しかし、誘電体の膜厚を薄く形成すると、スパッタリング法によって後の導電膜を成膜する際、スパッタリングの衝撃を受け、誘電体に欠陥が生じやすい。具体的には、第２の容量電極３３及び第３の容量電極４２を形成する際、それらの電極に接している第１の誘電体１３及び第２の誘電体３４に欠陥が生じてしまい、この結果、第１の容量電極１５と第２の容量電極３３との間、又は第２の容量電極３３と第３の容量電極４２との間で短絡する可能がある。
【００１５】
また、誘電体である絶縁膜３４上に第２の導電膜３５を形成すると、導電膜３５の応力により、ＴＦＴの半導体膜１４や第１の容量電極１５が割れ、亀裂が入るという問題が生じる。
【００１６】
この問題の対策として、第２の導電膜を形成する際、下部構造に過大な応力が加わらない材料を使用することが挙げられる。しかしこの場合、第２の導電膜の材料に制限がある。例えば、第２の導電膜３５として、不純物元素にリンを導入した半導体膜を用いる場合について述べる。リンを導入した半導体膜と、ｎチャネル型ＴＦＴを形成する半導体膜とは電気的に接続できるが、ｐチャネル型ＴＦＴを形成する半導体膜においてはｐｎ接合が形成されてしまい、導通がとれなくなってしまう。このため、ｎチャネル型ＴＦＴの容量電極とｐチャネル型ＴＦＴの容量電極とでは、異なる材料からなる導電膜を成膜しなければならない。これは、工程数が増加するという問題の要因となる。
【００１７】
【特許文献１】
特開平５―２４３５１９号公報（第２頁〜第３頁、第１図）
【００１８】
【発明が解決しようとする課題】
本発明は、上記の課題を鑑みたものであり、ＴＦＴと複数の容量素子とを有する半導体装置に関し、従来より開口率が高く、高輝度かつ高精細な表示が可能な半導体装置を、歩留まり高く作製することを課題とする。
【００１９】
【課題を解決するための手段】
本発明は、絶縁表面上に縦に積層された複数の容量素子及び薄膜トランジスタを有する半導体装置であって、容量素子の誘電体と容量電極の間にバッファー層を設けることを特徴とする。
【００２０】
すなわち、絶縁表面上に形成された薄膜トランジスタ、第１の容量素子、及び第２の容量素子を有する半導体装置であって、前記第１の容量素子と前記第２の容量素子は、前記絶縁表面に対して縦方向に積層され、前記第１の容量素子は、第１の誘電体を介して形成された第１の容量電極及び第２の容量電極を有し、前記第２の容量素子は、第２の誘電体を介して形成された前記第２の容量電極及び第３の容量電極を有し、前記薄膜トランジスタは、半導体膜で形成される活性領域とゲート電極、前記活性領域に接続する接続配線、及び前記ゲート電極と前記接続配線の間に形成された第１の絶縁膜を有し、前記第２の誘電体及び前記第３の容量電極の間、並びに前記第１の絶縁膜及び前記接続配線の間にバッファー層が形成されていることを特徴とする。
【００２１】
なお、前記バッファー層は、前記第３の容量電極及び前記接続配線を形成する際に生じる応力を緩和する膜である。代表的には、結晶性半導体膜、又は非晶質半導体膜等で形成され、膜厚は、１０〜１００ｎｍである。
【００２２】
また、前記バッファー層は、前記薄膜トランジスタの活性領域に接していない。なお、接続配線は、ソース電極及びドレイン電極であって、前記薄膜トランジスタの活性領域に接続している。
【００２３】
また、本発明は、絶縁表面上に形成された第１の容量電極及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極及び第３の容量電極を有する第２の容量素子と、薄膜トランジスタとを有する半導体装置の作製方法であって、絶縁表面上に半導体膜を形成した後、該半導体膜をエッチングして前記薄膜トランジスタの活性領域及び前記第１の容量電極を形成し、前記活性領域及び前記第１の容量電極上に第１の絶縁膜及び第１の導電膜を順に形成し、前記第１の導電膜をエッチングして前記薄膜トランジスタのゲート電極及び前記第２の容量電極を形成した後、第３の絶縁膜及び第２の導電膜を形成し、前記第２の導電膜、前記第３の絶縁膜、前記第２の絶縁膜をエッチングして、前記薄膜トランジスタの活性領域の一部を露出した後、第３の導電膜を形成して前記第３の導電膜と前記薄膜トランジスタの活性領域とを接続し、前記第２の導電膜及び前記第３の導電膜をエッチングして接続配線、及び前記第３の容量電極を形成することを特徴とする。
【００２４】
【発明の実施の形態】
本発明により作製することができる半導体装置の作製工程を、図１を用いて説明する。
【００２５】
基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や合成石英ガラス基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうるプラスチック基板を用いてもよい。下地絶縁膜１１には、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜を用いる。ここでは下地絶縁膜１１として単層構造を用いる例を示したが、絶縁膜を２層以上積層させた構造を用いても良い。なお、該下地絶縁膜は、基板からの不純物元素の拡散を抑制するものであるため、石英ガラス基板等を基板に用いた場合は、下地絶縁膜を形成しなくてもよい。
【００２６】
次いで、下地絶縁膜上に半導体膜を形成する。半導体膜を、公知の手段（スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により２５〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さで成膜した後、半導体膜を所望の形状にエッチングしてＴＦＴの活性領域１４と容量素子の第１の容量電極となる半導体膜１５を形成する。なお、図１ではＴＦＴの活性領域の半導体膜と、容量素子の半導体膜とに分離して形成しているが、これらを分離せず、繋げたままでもよい。また、図１（Ａ）において、第１の容量素子は、半導体膜に不純物を添加して導電膜としているが、これに限られるものではない。すなわち、導電性を有する膜であればよい。
【００２７】
また、公知の手段によって成膜された半導体膜が非晶質構造を有する場合には、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って結晶性半導体膜としてから、所望の形状にエッチングするのが望ましい。なお、半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００２８】
次に、半導体膜１４及び１５を覆う第１の絶縁膜１３を形成する。第１の絶縁膜は、ゲート絶縁膜として機能する。第１の絶縁膜を、公知の手段（プラズマＣＶＤ法、スパッタリング法など）により、厚さを４０〜１５０ｎｍとして絶縁膜の単層または積層構造で形成する。
【００２９】
次に、第１の導電膜を成膜し、公知の技術を用いて、第１の導電膜を選択的にエッチングしてゲート電極３２と第２の容量電極３３を形成する。第２の容量電極は、その電位が接地電位等に固定された容量配線となる。第１の導電膜の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。また、リン等の不純物元素をドーピングした結晶性珪素膜に代表される半導体膜を用いてもよい。ここでは、第１の導電膜を単層構造としているが、２層以上積層させてもよい。
【００３０】
次に、ゲート電極３２と第１の容量電極３３を覆うように第２の絶縁膜３４を形成する。第２の絶縁膜３４は公知の手段（プラズマＣＶＤ法、スパッタリング法など）により、厚さを４０〜１５０ｎｍとして絶縁膜の単層または積層構造で形成する。
【００３１】
次に、ゲート電極３２をマスクとして、半導体膜１４に選択的に不純物元素を導入し、不純物領域１６を形成する。不純物元素としては、ｎ型を付与する不純物元素、又はｐ型を付与する不純物元素を導入する。図１では、ｐ型不純物を導入した例を示す。続いて、熱処理を行って、不純物元素の活性化を行う。（図１（Ａ））
【００３２】
次に、第２の絶縁膜３４上に第２の導電膜２０を形成する（図１（Ｂ））。図１では、２層の導電膜を積層する場合について示す。バッファ層（図１（Ｂ）における第２の絶縁膜３４上に形成される第２の導電膜２０）は、後に成膜される上層の導電膜２１から加えられる応力を緩和するために成膜する。このため、第２の導電膜は、応力を緩和することが可能な材質を用いて成膜する。例えば、リンを添加した結晶性珪素膜は、導電性を有し、段差被覆性の良好なＬＰＣＶＤ法で成膜でき、且つ金属元素膜に比べて柔軟なので上層の導電膜２１が第２の絶縁膜３４に加える応力を緩和することが出来る。図１では、リン添加した結晶性珪素膜を第２の導電膜とするが、これに必ずしも限定されず、非晶質珪素膜を用いることもできる。また、有機導電材料（例えば、ポリフェニレンビニレン誘導体、ポリフルオレン誘導体、ポリチオフェン誘導体、ポリフェニレン誘導体およびこれらの共重合体、オリゴフェニレン、オリゴチオフェン、ペンタセン、テトラセン、銅フタロシアニン、フッ素置換フタロシアニン、ペリレン誘導体等）を用いることもできる。なお、図１において、ＴＦＴの不純物添加領域（ソース領域及びドレイン領域）はｐ型であるが、第２の導電膜２０は、リンを添加した結晶性珪素膜であり、ｎ型半導体であるため、第２の導電膜とＴＦＴの不純物添加領域とを直接接続することが出来ない。従って、第２の導電膜とＴＦＴの半導体膜とを直接接続するコンタクトホールを開口する前に、第２の導電膜を成膜している。
【００３３】
次に、半導体膜１４に達するコンタクトホールを形成するためのエッチング処理を行う。エッチング処理は、以下の第１のエッチング条件乃至第３のエッチング条件により行う。もちろん、同じ材料で積層されている場合は、同じ条件でエッチングを行うことが可能であり、異なる材料であっても、同じ条件でエッチングを行うことができる場合もある。なお、いずれのエッチング条件もＲＩＥ（Reactive ion etching）法やＥＣＲ（Electron Cyclotron Resonance）法などに代表されるドライエッチング法により行うのが望ましい。これは、ドライエッチングの方がウエットエッチングよりも異方性エッチングを行い易いためである。
【００３４】
まず、第１のエッチング条件により第２の導電膜２０を部分的にエッチングし、第２の絶縁膜３４を部分的に露呈させる。次に、レジストからなるマスクをそのままの状態にし、第２のエッチング条件により第２の絶縁膜３４をエッチングして第１の絶縁膜１３を部分的に露呈させる。更に、第３のエッチング条件により第１の絶縁膜１３をエッチングし、半導体膜１４の一部を露呈させる。以上のような処理により、半導体膜１４に達するコンタクトホールを形成する。
【００３５】
次に、第２の導電膜２０上に第３の導電膜２１を形成する。第３の導電膜２１は、ＴＦＴのｐ型不純物領域、ｎ型不純物領域の両方と接続可能にするため、金属元素膜であることが望ましい。また、ＴＦＴの半導体膜と反応しにくい材料からなる膜であることが望ましい。代表的には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄ等の元素を含む金属元素膜を用いることができる。本実施の形態では、タングステン膜を形成する。（図１（Ｃ））。
【００３６】
次に、第２の導電膜２０及び第３の導電膜３０を選択的にエッチングして、ＴＦＴの接続配線であるソース電極及びドレイン電極２２及び第３の容量電極２３を形成した後、第３の絶縁膜２４を形成する。なお、ソース電極、ドレイン電極２２及び第３の容量電極を形成する際のエッチングは、ゲート電極の段差を平坦化する前のエッチングなので等方性エッチングが望ましい。タングステン及びリンを添加した結晶性珪素膜は、等方性エッチングが可能となる材料である。また、ソース電極及びドレイン電極は、ゲート電極上の一部を覆うように形成することが好ましい。この構造により、迷光（ＴＦＴの上方に形成する遮光膜で遮られない光）がＴＦＴの半導体膜へ入射することを抑制することができ、ＴＦＴのオフ電流を抑制することができる。（図１（Ｄ））。また、第２の導電膜はバッファー層として設けるが、導電性を有しているため、第３の容量電極２３と同様に、容量電極としても機能する。
【００３７】
第３の絶縁膜２４を形成した後、第３の絶縁膜２４を部分的にエッチングし、ＴＦＴのソース電極及びドレイン電極２２を露呈してコンタクトホールを形成する。この後、第４の導電膜２６を形成する。第４の導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）等を用いることができる。また、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層構造としてもよい。
【００３８】
なお、図示しないが、スタックキャパシタの半導体膜１５と第３の容量電極２３とは、電気的に接続され、所定の電位を与えられる構造となっている。
【００３９】
上記の工程により、ＴＦＴとスタックキャパシタとを同時に形成することが可能である。なお、スタックキャパシタは、第１の容量素子及び第２の容量素子で構成されており、第１の容量素子の上に第２の容量素子が積層されている。すなわち、第１の容量素子は、第１の誘電体を介して形成された第１の容量電極及び第２の容量電極からなり、第２の容量素子は、第２の誘電体を介して形成された第２の容量電極及び第３の容量電極からなる。本実施の形態では、第１の容量素子と第２の容量素子とが積層されているため、容量素子の面積を縮小しながら十分な容量電荷が確保できる。
【００４０】
また、第２の絶縁膜３４と第３の導電膜２１の間にバッファー層として第２の導電膜２０を形成するため、第３の導電膜２１を成膜する際に生じるスパッタ衝撃から第２の絶縁膜３４を保護することが可能であり、第２の絶縁膜３４を薄膜化できる。この結果、誘電体の表面積を拡大しなくとも、十分な容量電荷を保つことが可能となる。
【００４１】
また、第２の導電膜を有することにより、第３の導電膜２１を成膜する際に生じる応力を緩和することが可能である。このため、応力による半導体膜割れの現象を抑制することが可能であり、歩留まりの向上を実現することができる。
【００４２】
さらに、第２の導電膜は、ＴＦＴの半導体膜と直接接続されない。このため、第２の導電膜は、ｎ型半導体膜及びｐ型半導体膜を用いることができる。すなわち、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴに合わせて、第２の導電膜の極性を合わせる必要がなく、最小限の工程数でバッファ層を形成することができる。
【００４３】
本発明を、プロジェクターのような投影型液晶表示装置に適応すると、画素の開口率を高めることができ、この結果、高輝度かつ高精細な表示を得ることができる表示装置を歩留まり高く作製することができる。
【００４４】
以上の構成からなる本発明について、以下に示す実施例によりさらに詳細な説明を行うこととする。
【００４５】
【実施例】
［実施例１］
本実施例ではアクティブマトリクス基板の作製方法について図３〜図１０を用いて説明する。なお、本明細書ではＣＭＯＳ回路である駆動回路と、画素ＴＦＴ及び容量素子を有する画素部とを同一基板上に形成した基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００４６】
はじめに、基板５００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜からなる膜厚１０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の第１の下地膜（図示しない）を形成する。下地膜は２層以上の積層構造としても良いし、形成しなくてもよい。次に、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃｒ、Ｍｏ、Ｓｉ等の導電性材料で形成される導電膜を形成し、該導電膜を所望の形状とし、下部遮光膜を形成する。下部遮光膜はゲート配線としての機能も有する。本実施例では膜厚８５ｎｍの結晶性珪素膜を形成し、続いて膜厚１７０ｎｍのタングステンシリサイド（ＷＳｉx（x＝２．０〜２．８））を成膜した後、不要な部分をエッチングして下部遮光膜５０１、５０２を形成する。なお、本実施例では、下部遮光膜として、２層の積層膜を用いるが単層膜で形成してもよい。
【００４７】
本実施例では、基板５００に合成石英ガラス基板を用いる。なお、基板にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、シリコン基板、金属元素基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４８】
次に、基板５００および下部遮光膜５０１、５０２上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の第２の下地膜５０３を形成する。本実施例では第２の下地膜５０３として単層構造を用いるが、絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、第２の下地膜５０３として、プラズマＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される膜厚１００ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成する。
【００４９】
次いで、第２の下地膜５０３上に半導体膜５０４を形成する。半導体膜５０４は、非晶質構造を有する半導体膜を公知の手段（スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さで形成する。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。（図３（Ａ））
【００５０】
次に、公知の結晶化処理（レーザ結晶化法、熱結晶化法、ニッケルなどの触媒を用いた熱結晶化法等）により、半導体膜を結晶化する。本実施例では、酢酸ニッケル溶液（重量換算濃度５ｐｐｍ）をスピンコートにより膜上全面に塗布し、温度６００℃の窒素雰囲気中に１２時間曝す。（図３（Ｂ））
【００５１】
また、非晶質半導体膜の結晶化方法にレーザ結晶化法も適用する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＬＦレーザ、ＹＶＯ4レーザ、もしくはＹＡｌＯ3レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には２００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。次に幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状レーザビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００５２】
続いて、活性領域となる半導体膜から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行なう。ゲッタリングについては特開平１０−２７０３６３号公報に開示している方法を適用すればよい。本実施例では、マスクとして、膜厚７０ｎｍの酸化珪素膜を形成し、エッチングを行って、所望の形状の酸化珪素膜５０８ａ〜５０８ｄを得る。次に、半導体膜に選択的にＡｒ（アルゴン）を注入して不純物領域５１０ａ〜５１０ｆを形成し、熱処理を行うことで、活性領域となる半導体膜５１１ａ〜５１１ｄから金属元素を除去または半導体特性に影響しない程度にまで低減することができる。５１１ａ〜５１１ｄから除去された金属元素は、後の工程で５１０ａ〜５１０ｆと共にエッチングされ除去される。このようにして作製した活性領域を有するＴＦＴは、オフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られるため、良好な電流電圧特性を達成することができる。（図3（Ｃ））
【００５３】
次に、結晶性半導体膜をエッチングし、５１１ａ〜５１１ｄを所望の形状の半導体膜に形成する。なお、この工程の詳細は図示していない。なお、半導体膜５１１ａ〜５１１ｄを形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００５４】
次いで、半導体膜５１１ａ〜５１１ｄを覆う第１のゲート絶縁膜５１２を形成する。（図４（Ａ））。第１のゲート絶縁膜５１２はプラズマＣＶＤ法またはスパッタリング法を用い、厚さ２０〜１５０ｎｍの絶縁膜を形成する。本実施例では、プラズマＣＶＤ法により膜厚３５ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。なお、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を用いても良い。
【００５５】
また、第１のゲート絶縁膜５１２に酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後の４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５６】
次に、ゲート絶縁膜を部分的にエッチングして、容量素子の電極の一方となる半導体膜５１１ｄを露出させ、該半導体膜５１１ｄに不純物元素を導入し、第１の容量電極を形成する。（図４（Ｂ））。このとき、他の領域は、レジスト５１３で覆われているため、不純物元素は導入されない。本実施例では、不純物元素としてＰ（リン）を用い、加速電圧１０ｋeＶ、不純物原子のドーズ量５×１０14/ｃｍ2としてドーピング処理を行う。
【００５７】
続いて、第２のゲート絶縁膜５１５を形成する。第２のゲート絶縁膜５１５はプラズマＣＶＤ法またはスパッタリング法を用い、厚さ２０〜１５０ｎｍの絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により５０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。なお、第２のゲート絶縁膜は、酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を用いても良い。
【００５８】
本実施例では、容量素子において誘電体として機能する絶縁膜をＴＦＴのゲート絶縁膜に比べて薄くするため、２回に分けてゲート絶縁膜を形成しているが、１回で形成しても良い。
【００５９】
次に、下部遮光膜と接続するコンタクトホールを形成した後、膜厚２０〜１００ｎｍの第１の導電膜５１６ａと、膜厚１００〜４００ｎｍの第２の導電膜５１６ｂとを積層形成する。（図４（Ｃ））。本実施例では、膜厚１５０ｎｍのｎ型結晶性珪素膜からなる第１の導電膜５１６ａと、膜厚１５０ｎｍのタングステンシリサイド（ＷＳｉx）膜からなる第２の導電膜５１６ｂを積層する。ｎ型結晶性珪素膜はプラズマＣＶＤ法で形成する。また、タングステンシリサイド（ＷＳｉx）膜は、タングステンシリサイド（ＷＳｉx）のターゲットを用いてスパッタリング法で形成する。
【００６０】
なお、本実施例では、第１の導電膜５１６ａをｎ型結晶性珪素膜、第２の導電膜５１６ｂをＷＳｉxとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。
【００６１】
次に、ゲート電極及び第２の容量電極を形成するためのエッチング処理を行う。（図５（Ａ））。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行い、導電膜５１７〜５２１を形成する。なお、該工程には、ＲＩＥ法、ＥＣＲ法などの他の公知のエッチング法を適用することも可能である。
【００６２】
次に、第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。ドーピング処理はイオンドーピング法、若しくはイオン注入法で行えば良い。イオンドーピング法の条件は不純物原子のドーズ量を１×１０13〜５×１０14/cm2とし、加速電圧を３０〜８０ｋeＶとして行う。本実施例では、不純物原子のドーズ量を１．５×１０13／cm2とし、加速電圧を７０ｋeＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電膜５１７〜５２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に低濃度不純物領域５２３、５２４が形成される。低濃度不純物領域５２３、５２４には１×１０18〜１×１０20/cm3の濃度範囲のｎ型を付与する不純物元素を導入する。ここで、ｐチャネル型ＴＦＴを形成する半導体膜にはレジストによるマスク５２２が形成されており、ｎ型を付与する不純物元素は導入されない。
【００６３】
次いで、図５（Ｂ）に示すように、第３のドーピング処理を行う。イオンドーピング法の条件は不純物原子のドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を３０〜１２０ｋeＶとして行う。このとき、ｐチャネル型ＴＦＴを形成する半導体膜にｎ型を付与する不純物元素を導入しないためにマスク５２５ｂを形成し、また、ｎチャネル型ＴＦＴを形成するための半導体膜に選択的に高濃度不純物領域を形成するためにマスク５２５ａ、５２５ｃを形成する。本実施例では不純物原子のドーズ量を１×１０15／ｃｍ2とし、加速電圧を４０ｋeＶとして行った。こうして、高濃度不純物領域５２６、５２９が形成される。
【００６４】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク５３２ａおよび５３２ｂをパターニングして、図５（Ｃ）に示すように、第４のドーピング処理を行う。この第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に、ｐ型を付与する不純物元素が導入された不純物領域５３３を形成する。第２の導電膜５１８を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を導入して自己整合的に不純物領域を形成する。本実施例では、イオンドーピング法によりジボラン（Ｂ2Ｈ6）を半導体膜に添加して、不純物領域５３３を形成する。イオンドーピング法の条件を、不純物原子のドーズ量１×１０13〜１×１０14/cm2とし、加速電圧３０〜１２０ｋeＶとして行う。この第４のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体膜はレジストからなるマスク５３２ａおよび５３２ｂで覆われている。
【００６５】
次に、図６（Ａ）に示すように、第５のドーピング処理を行う。イオンドーピング法の条件は不純物原子のドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を２０〜１２０ｋeＶとして行う。このとき、ｎチャネル型ＴＦＴを形成する半導体層にｐ型を付与する不純物元素を導入しないためにマスク５３４ａ、５３４ｃを形成し、また、ｐチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５３４ｂを形成する。本実施例では不純物原子のドーズ量を１×１０15／ｃｍ2とし、加速電圧を４０ｋeＶとして行う。こうして、高濃度不純物領域５３５及び低濃度不純物領域５３６が形成される。
【００６６】
以上の工程により、それぞれの半導体膜に高濃度不純物領域および低濃度不純物領域が形成される。
【００６７】
次いで、図６（Ｂ）に示すように、レジストからなるマスク５３４ａ〜５３４ｃを除去して第１の層間絶縁膜５３８を形成する。この第１の層間絶縁膜５３８としては、プラズマＣＶＤ法またはスパッタリング法を用い、厚さを１００〜２００ｎｍの絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成する。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素膜に限定されるものでなく、窒化珪素膜など他の絶縁膜を単層または積層構造として用いても良い。
【００６８】
次いで、第３の熱処理を行って、半導体膜の結晶性の回復、および、それぞれの半導体膜に導入された不純物元素の活性化を行う。ここでは、電気炉を用いて、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で９５０℃、３０分の加熱処理を施す。なお、該加熱処理の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。本実施例では、基板に合成石英を用いているため第３の熱処理を高温で行えるが、耐熱温度が低いガラスやプラスチック等を基板に用いた場合は、基板の耐熱温度より低い温度で第３の加熱処理をする必要がある。
【００６９】
また、第１の層間絶縁膜５３８を形成する前に熱処理を行っても良い。ただし、第１の導電膜及び第２の導電膜材料が熱に弱い場合には、本実施例のように第１の導電膜及び第２の導電膜等を保護するため第１の層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行うことが好ましい。
【００７０】
次に、熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程は第１の層間絶縁膜５３８に含まれる水素により半導体膜のダングリングボンドを終端する工程である。なお、第１の層間絶縁膜の存在に関係なく半導体膜を水素化することもできる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中にて３００〜４５０℃で１〜１２時間の熱処理を行っても良い。
【００７１】
次に、図６（Ｃ）に示すように、第１の層間絶縁膜５３８上に第３の導電膜６００を形成する。第３の導電膜６００の材料としては、膜厚１０〜１００ｎｍのリン等のｎ型不純物元素をドーピングした結晶性珪素膜に代表される導電膜が好ましい。第３の導電膜の膜厚が１０ｎｍ未満では、後ほど形成する第３の導電膜であるタングステン膜を形成する際に生じるの応力の緩和の効果が低い。又、第３の導電膜の膜厚が１００ｎｍ以上では、後ほど形成するソース電極及びドレイン電極および第２の容量電極を形成する際、それぞれの線の幅を均一に制御することが困難である。本実施例では、第３の導電膜６００として、ＬＰＣＶＤ法により膜厚５０ｎｍのｎ型結晶性珪素膜を形成する。
【００７２】
次いで、図６（Ｃ）に示すように、ＴＦＴの半導体膜の各高濃度不純物領域に達するコンタクトホールを形成する。本実施例では、エッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１０６．４Paの圧力で電極に５００WのＲＦ（13.56MHz）電力を投入してエッチングを行う。
【００７３】
次に、第３の導電膜６００および半導体膜上に、スパッタリング法を用いて第４の導電膜６０７であるタングステン膜を形成する。第４の導電膜６０７の厚さは５０〜１５０ｎｍが好ましい。これは、第４の導電膜の膜厚が５０ｎｍより薄いと、後ほど形成するコンタクトホールのエッチングストッパーとしての機能がなくなるためであり、また、膜厚が１５０ｎｍ以上だと、ソース電極及びドレイン電極および第３の容量電極を形成する際、等方性のエッチングを行うため、それぞれの線の幅を均一に制御することが困難であるためである。本実施例では、膜厚１００ｎｍのタングステン膜を形成する。なお、第４の導電膜６０７の材料としては、タングステンに限らない。例えば、窒化タンタル（ＴａＮ）膜上にアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜を形成し、さらにチタン（Ｔｉ）膜を形成した積層膜をエッチングして配線を形成してもよい。
【００７４】
次に、図７（Ａ）に示すように、第３の導電膜及び第４の導電膜を選択的にエッチングして接続配線であるソース電極及びドレイン電極６０８〜６１３及び第３の容量電極６１４ａを形成する。まず、第１のエッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＳＦ6とＨｅを用い、それぞれのガス流量比を２０：２０（ｓｃｃｍ）とし、電極に３００ＷのＲＦ（１３．５６ＭＨz）電力を投入して第４の導電膜６０７を部分的にエッチングする。続いて、第２のエッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＳＦ6とＨｅを用い、それぞれのガス流量比を２０：２０（ｓｃｃｍ）とし、電極に３００ＷのＲＦ（１３．５６ＭＨz）電力を投入して第３の導電膜を部分的にエッチングする。なお、エッチングされた第３の導電膜６１４ｂは、バッファー層として設けるが、導電性であるため、第４の導電膜と共に容量電極としても機能する。
【００７５】
次に、図７（Ｂ）に示すように、第２の層間絶縁膜６１５を形成する。第２の層間絶縁膜６１５は、プラズマＣＶＤ法またはスパッタリング法を用い、厚さを１００〜２００ｎｍの絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１２０ｎｍの窒化珪素膜を形成する。
【００７６】
次いで、第２の層間絶縁膜６１５上に無機絶縁材料または有機絶縁材料からなる第３の層間絶縁膜５３９を形成する。本実施例では、膜厚０．４５μｍの窒化酸化珪素膜を形成する。
【００７７】
次に、ソース電極及びドレイン電極６０８〜６１３に達するコンタクトホールを形成し、ソース電極及びドレイン電極６０８〜６１３とそれぞれ電気的に接続する配線５４０〜５４４を形成する。
【００７８】
これらの配線は、膜厚６０ｎｍのチタン（Ｔｉ）膜、膜厚４０ｎｍの窒化チタン（ＴｉＮ）膜、膜厚３００の合金膜（ＡｌとＳｉとの合金膜）及び膜厚１００ｎｍのタングステン（Ｗ）膜の積層膜をエッチングして形成する。
【００７９】
次いで、図８（Ａ）に示すように、第３の層間絶縁膜５３９および配線５４０〜５４４上に無機絶縁膜材料または有機絶縁物材料から成る第４の層間絶縁膜５６０を形成する。本実施例では、膜厚０．４５μｍの窒化酸化珪素膜を形成する。
【００８０】
次に、第４の層間絶縁膜５６０上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にエッチングして遮光膜５６１、５６２を形成する。この遮光膜５６１、５６２は画素の開口部以外を遮光するように網目状に配置する。
【００８１】
次に、図８（Ｂ）に示すように、遮光膜５６１、５６２を覆うように第５の層間絶縁膜５６３を形成する。こののち、接続配線５４４に通じるコンタクトホールを形成し、導電膜を１００nm形成し、所望の形状にエッチングして画素電極５６４、５６５を形成する。本実施例では、ＩＴＯからなる膜を用いて画素電極を形成する。後にこの基板を用いて形成する液晶表示装置は、透過型液晶表示装置である。一方、画素電極に、銀やアルミニウム等反射性の高い元素からなる膜を用いると、反射型液晶表示装置用の基板を形成することができる。
【００８２】
以上の様にして、ｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２からなる駆動回路５５５、画素ＴＦＴ５５３及び容量素子５５４とを有する画素部５５６を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００８３】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図９を用いる。
【００８４】
まず、実施例１に従い、図８（Ｂ）の状態のアクティブマトリクス基板を得た後、図８（Ｂ）のアクティブマトリクス基板上、少なくとも画素電極５６４、５６５上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をエッチングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成してもよい。本実施例においては、反射型液晶表示装置を形成するため、画素電極を、アルミニウム膜で形成する。
【００８５】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。
【００８６】
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７７を形成し、ラビング処理を施す。
【００８７】
次に、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されており、このフィラーと柱状スペーサによって２枚の基板の間隔を均一に保ちながら貼り合わせることができる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図９に示す反射型液晶表示装置が完成する。次に、必要があれば、アクティブマトリクス基板及び対向基板を所望の形状に分断する。さらに、対向基板５６９のみに偏光板（図示しない）を貼りつける。次に、公知の技術を用いてＦＰＣを貼りつける（図示しない）。
【００８８】
以上のようにして作製される液晶表示装置は、複数の容量素子を縦に積層して形成しており、十分な容量を確保しつつ開口率を上げるができる。このため、高輝度かつ高精細な表示を実現することが可能である。
【００８９】
また、容量電極となる導電膜と誘電体との間にバッファ層を形成するため、容量電極となる導電膜を形成するときに発生する応力を緩和することができる。このため、応力による半導体膜割れの現象を抑制することが可能であり、歩留まりよく動作特性や信頼性を向上させた液晶表示装置を作製することも可能となる。
【００９０】
すなわち、高輝度かつ高精細な表示を得ることができる液晶表示装置を歩留まり高く作製することができる。特に、プロジェクターのような投影型表示装置に本発明の液晶表示装置を用いると、輝度を高めることができ、高輝度かつ高精細な表示が可能となる。
【００９１】
また、このような液晶表示装置は各種電子機器の表示部として用いることができる。
【００９２】
［実施例３］
本実施例では、本発明を用いて発光装置を作製した例について説明する。本明細書において、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＩＣを実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる化合物を含む層（以下、ＥＬ層と示す。）と陽極層と、陰極層とを有する。また、ルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）があり、これらのうちどちらか、あるいは両方の発光を含む。
【００９３】
なお、本明細書中では、発光素子において陽極と陰極の間に形成される全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層及び電子輸送層等が含まれる。基本的に発光素子は、陽極層、発光層及び陰極層が順に積層された構造を有しており、この構造に加えて、陽極層、正孔注入層、発光層及び陰極層や、陽極層、正孔注入層、発光層、電子輸送層及び陰極層の順に積層した構造を有していることもある。
【００９４】
図１０は本実施例の発光装置の断面図である。基板７００上に設けられた駆動回路は図７（Ｂ）の駆動回路５５５を用いて形成される。従って、構造の説明は実施例１のｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２の説明を参照すれば良い。なお、本実施例ではＴＦＴをシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【００９５】
配線７０１〜７０３はＣＭＯＳ回路のソース配線及びドレイン配線として機能する。また、配線７０４及び７０５はソース配線とスイッチングＴＦＴのソース領域とを、ドレイン配線とスイッチングＴＦＴのドレイン領域とをそれぞれ電気的に接続する配線として機能する。図１０において、基板上に設けられたスイッチングＴＦＴ６０３は図７（Ｂ）のｎチャネル型ＴＦＴ５５１を用いて形成される。したがって、構造の説明は、実施例１に記載のｎチャネル型ＴＦＴ５５１の説明を参照すれば良い。
【００９６】
なお、本実施例では、スイッチングＴＦＴ６０３をチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【００９７】
容量素子６０５は図７（Ｂ）の容量素子５５４を用いて形成される。従って、構造の説明は、実施例１の容量素子５５４の説明を参照すれば良い。
【００９８】
電流制御ＴＦＴ６０４は図７（Ｂ）のｐチャネル型ＴＦＴ５５２を用いて形成される。従って、構造の説明は実施例１のｐチャネル型ＴＦＴ５５２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【００９９】
また、配線７０６は電流制御ＴＦＴのソース配線（電源線に相当する）であり、配線７０７は電流制御ＴＦＴの画素電極７１１を上に重ねることで画素電極７１１と電流制御ＴＦＴ６０４とを電気的に接続する電極である。
【０１００】
なお、画素電極７１１は、透明導電膜からなる画素電極（発光素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、透明導電膜にガリウムを導入したものを用いても良い。画素電極７１１は、上記配線を形成する前に平坦な層間絶縁膜７１０上に形成する。後に形成される発光層は、膜厚が非常に薄いため、段差が存在することによって発光不良を起こす場合がある。このため、画素電極を形成する前に層間絶縁膜を平坦化しておくことが望ましい。
【０１０１】
配線７０１〜７０８を形成後、図１０に示すようにバンク７１２を形成する。バンク７１２は１００〜４００ｎｍの無機絶縁膜もしくは有機樹脂膜をエッチングして形成すれば良い。
【０１０２】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属元素粒子を導入して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属元素粒子の導入量を調節すれば良い。
【０１０３】
画素電極７１１の上にはＥＬ層７１３が形成される。本実施例では、有機発光材料を用いる。なお、図１０では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を導入することで発光色を制御することができる。
【０１０４】
但し、以上の例はＥＬ層として用いることのできる発光材料の一例であって、これに限定する必要はない。有機材料及び無機材料を用いて発光層を形成してもよい。また、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機発光材料をＥＬ層として用いる例を示したが、中分子系有機発光材料や高分子系有機発光材料を用いても良い。なお、本明細書中において、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μｍ以下の有機発光材料を中分子系有機発光材料とする。また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造としても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【０１０５】
次に、ＥＬ層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を導入した導電膜を用いれば良い。
【０１０６】
この陰極７１４まで形成された時点で発光素子７１５が完成する。なお、ここでいう発光素子７１５は、画素電極（陽極）７１１、ＥＬ層７１３及び陰極７１４で形成されたダイオードを指す。
【０１０７】
発光素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い発光層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、有機発光層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にＥＬ層７１３が酸化するといった問題を防止できる。
【０１０８】
さらに、パッシベーション膜７１６上に封止材７１７を設け、カバー材７１８を貼り合わせる。封止材７１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材７１８はガラス基板や合成石英ガラス基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
【０１０９】
こうして図１０に示すような構造の発光装置が完成する。なお、バンク７１２を形成した後、パッシベーション膜７１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材７１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
【０１１０】
こうして、基板にｎチャネル型ＴＦＴ６０１、ｐチャネル型ＴＦＴ６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３、電流制御ＴＦＴ（ｐチャネル型ＴＦＴ）６０４および容量素子６０５が形成される。
【０１１１】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１１２】
さらに、発光素子を保護するための封止（または封入）工程まで行った後の本実施例の発光装置について図１１を用いて説明する。なお、必要に応じて図１０で用いた符号を引用する。
【０１１３】
図１１（Ａ）は、発光素子の封止までを行った状態を示す上面図、図１１（Ｂ）は図１１（Ａ）をＣ−Ｃ’で切断した断面図である。図１１（Ａ）において、点線で示された８０１はソース側駆動回路、８０６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材９０７が設けられる。
【０１１４】
９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１１５】
次に、図１１（Ａ）におけるＣ−Ｃ‘の断面構造について、図１１（Ｂ）を用いて説明する。基板７００の上方には画素部８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御ＴＦＴ６０４とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせたＣＭＯＳ回路（実施例１及び図１０参照）を用いて形成される。
【０１１６】
画素電極７１１は発光素子の陽極として機能する。また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上にはＥＬ層７１３および発光素子の陰極７１４が形成される。
【０１１７】
陰極７１４は全画素に共通の配線としても機能し、接続配線９０４を経由してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回路８０７に含まれる素子は全て陰極７１４およびパッシベーション膜７１６で覆われている。
【０１１８】
また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー材９０１と発光素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。次に、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シール材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
【０１１９】
発光素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基板９０１の材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
【０１２０】
また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０２と同じ材料を用いることができる。
【０１２１】
以上のような構造で発光素子を封止材９０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の有機発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置が得られる。
【０１２２】
以上のようにして作製される発光装置における配線は、半導体膜との十分な接触がなされており、発光装置の動作特性や信頼性も十分なものとなり得る。また、本発明の構成を用いたアクティブマトリクス基板を発光装置に用いることにより、発光装置を歩留まりよく作製することが出来る。次に、このような発光装置は各種電子機器の表示部として用いることができる。
【０１２３】
なお、本実施例は実施例１と自由に組み合わせることが可能である。
［実施例４］
本発明を適用して、様々な表示装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型発光装置）を作製することができる。即ち、それら表示装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。
【０１２４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの例を図１２、図１３及び図１４に示す。
【０１２５】
図１２（Ａ）はパーソナルコンピュータであり、本体３００１、画像入力部３００２、表示部３００３、キーボード３００４等を含む。本発明を適用することにより、歩留まり高く高精細な表示が可能である低消費電力のパーソナルコンピュータを作製することが出来る。
【０１２６】
図１２（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能なビデオカメラを作製することが出来る。
【０１２７】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体３２０１、カメラ部３２０２、受像部３２０３、操作スイッチ３２０４、表示部３２０５等を含む。本発明を適応することで、歩留まり高く高精細な表示が可能である低消費電力のモバイルコンピュータ（モービルコンピュータ）を作製することが出来る。
【０１２８】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体３３０１、表示部３３０２、アーム部３３０３等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能なゴーグル型ディスプレイを作製することが出来る。
【０１２９】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体３４０１、表示部３４０２、スピーカ部３４０３、記録媒体３４０４、操作スイッチ３４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明を適用することで、歩留まり高く高精細な表示が可能なプレーヤーを作製することが出来る。
【０１３０】
図１２（Ｆ）はデジタルカメラであり、本体３５０１、表示部３５０２、接眼部３５０３、操作スイッチ３５０４、受像部（図示しない）等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能である低消費電力のデジタルカメラを作製することが出来る。
【０１３１】
図１３（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２等を含む。本発明を適用すること、歩留まり高く高輝度フロント型プロジェクターを作製することが出来る。
【０１３２】
図１３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明を適用することで、歩留まり高く高輝度リア型プロジェクターを作製することが出来る。
【０１３３】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３４】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３５】
ただし、図１３に示したプロジェクターにおいては、透過型の液晶表示装置を用いた場合を示しており、反射型の液晶表示装置での適用例は図示していない。
【０１３６】
図１４（Ａ）は携帯電話であり、本体３９０１、音声出力部３９０２、音声入力部３９０３、表示部３９０４、操作スイッチ３９０５、アンテナ３９０６等を含む。本発明を適用することで、歩留まり高く高精細な表示が可能である低消費電力の携帯電話を作製することが出来る。
【０１３７】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体４００１、表示部４００２、４００３、記憶媒体４００４、操作スイッチ４００５、アンテナ４００６等を含む。本発明を適用することすることで、歩留まり高く高精細な表示が可能である低消費電力の携帯書籍を作製することが出来る。
【０１３８】
図１４（Ｃ）はディスプレイであり、本体４１０１、支持台４１０２、表示部４１０３等を含む。本発明を適用したディスプレイは、特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１３９】
以上の様に、本発明の適用範囲は極めて広く、さまざま分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１４０】
【発明の効果】
本発明の構成を採用することにより、以下に示すような有意性を得ることが出来る。
【０１４１】
ＴＦＴと、基板に対して縦に複数の容量素子を積層した半導体装置において、容量素子の誘電体である絶縁膜上に、後に形成する導電膜の応力を緩和するバッファー層である導電膜を形成し、該バッファー層及び絶縁膜の一部にコンタクトホールを形成する。この後、導電膜を成膜し、エッチングしてソース電極及びドレイン電極を形成する。この構造により、半導体膜や容量配線等の応力割れを抑制しつつ、ＴＦＴと複数の容量素子を有する半導体装置を形成することが可能である。
【０１４２】
ＴＦＴと、基板に対して縦に容量素子を積層した半導体装置において、バッファー層を誘電体である絶縁膜上に形成することによって、スパッタリング衝撃から誘電体である絶縁膜を保護することが可能となる。このため、スパッタリン法により容量電極を形成することが可能となり、容量電極を形成するための形成方法及び材料の選択比が増加する。
【０１４３】
ＴＦＴのゲート電極上の一部を覆うようにソース電極及びドレイン電極を形成することで、該電極が遮光膜として機能するため、迷光を遮ることができ、ＴＦＴのオフ電流を抑制することができる。
【０１４４】
すなわち、本発明により、高容量を保持することが可能な半導体装置を歩留まり高く作製することができる。特に、半導体装置が表示装置の場合、開口率を高めることが可能となるため、十分な容量を確保しつつ、高輝度かつ高精細な表示を実現することが可能な表示装置を、歩留まり高く作製することができる。
【図面の簡単な説明】
【図１】 本発明の概念の一例を示す図。
【図２】 従来の例を示す図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図９】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１０】 発光装置の駆動回路及び画素部の断面構造図。
【図１１】 （Ａ）発光装置の上面図。
（Ｂ）発光装置の駆動回路及び画素部の断面構造図。
【図１２】 電子機器の例を示す図。
【図１３】 電子機器の例を示す図。
【図１４】 電子機器の例を示す図。
Claims (2)
- 絶縁表面上に形成された第１の容量電極及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極及び第３の容量電極を有する第２の容量素子と、薄膜トランジスタとを有する半導体装置の作製方法であって、
絶縁表面上に半導体膜を形成した後、該半導体膜をエッチングして前記薄膜トランジスタの活性領域及び前記第１の容量電極を形成し、
前記活性領域及び前記第１の容量電極上に第１の絶縁膜及び第１の導電膜を順に形成し、
前記第１の導電膜をエッチングして前記薄膜トランジスタのゲート電極及び前記第２の容量電極を形成し、
前記薄膜トランジスタのゲート電極及び前記第２の容量電極上に第２の絶縁膜及び第２の導電膜を順に形成し、
前記第２の導電膜、前記第２の絶縁膜、前記第１の絶縁膜をエッチングして、前記活性領域の一部を露出させ、
金属膜を形成して、前記金属膜と前記活性領域とを接続し、
前記第２の導電膜及び前記金属膜をエッチングして前記薄膜トランジスタの接続配線、及び前記第３の容量電極を形成し、
前記第２の導電膜は、結晶性半導体膜又は非晶質半導体膜であり、
前記第２の導電膜の厚さは、１０〜１００ｎｍ（ただし、１００ｎｍを除く。）であることを特徴とする半導体装置の作製方法。 - 絶縁表面上に形成された第１の容量電極及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極及び第３の容量電極を有する第２の容量素子と、薄膜トランジスタとを有する半導体装置の作製方法であって、
絶縁表面上に半導体膜を形成した後、該半導体膜をエッチングして前記薄膜トランジスタの活性領域及び前記第１の容量電極を形成し、
前記活性領域及び前記第１の容量電極上に第１の絶縁膜を形成し、
前記第１の容量電極の上面が露出されるように、レジストを用いて前記第１の絶縁膜を部分的にエッチングした後、前記第１の容量電極に不純物元素を導入し、
前記第１の絶縁膜及び上面が露出された前記第１の容量電極上に、第２の絶縁膜及び第１の導電膜を順に形成し、
前記第１の導電膜をエッチングして前記薄膜トランジスタのゲート電極及び前記第２の容量電極を形成し、
前記薄膜トランジスタのゲート電極及び前記第２の容量電極上に第３の絶縁膜及び第２の導電膜を順に形成し、
前記第２の導電膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記第１の絶縁膜をエッチングして、前記活性領域の一部を露出させ、
金属膜を形成して、前記金属膜と前記活性領域とを接続し、
前記第２の導電膜及び前記金属膜をエッチングして前記薄膜トランジスタの接続配線、及び前記第３の容量電極を形成し、
前記第２の導電膜は、結晶性半導体膜又は非晶質半導体膜であることを特徴とする半導体装置の作製方法。
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