JPH01235352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01235352A JPH01235352A JP6384588A JP6384588A JPH01235352A JP H01235352 A JPH01235352 A JP H01235352A JP 6384588 A JP6384588 A JP 6384588A JP 6384588 A JP6384588 A JP 6384588A JP H01235352 A JPH01235352 A JP H01235352A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に金属膜をエ
ツチングして電極配線を形成する方法に関するものであ
る。
ツチングして電極配線を形成する方法に関するものであ
る。
従来、この種の半導体装置の製造方法においては、第４
図に示す様に、アルミニウム膜８をスパッタ法等により
堆積した後、ホトレジストを用い、ドライエツチング法
でエツチングガスの圧力およびエツチングパワーを一定
にしてエツチングを行ない電極配線を形成していた。ま
な、他の従来例ではアルミニウム膜８のような金属膜を
ホトレジストを用い例えば、４０〜６０℃程度のリン酸
液等で湿式エツチングを行なって電極配線を形成してい
た。
図に示す様に、アルミニウム膜８をスパッタ法等により
堆積した後、ホトレジストを用い、ドライエツチング法
でエツチングガスの圧力およびエツチングパワーを一定
にしてエツチングを行ない電極配線を形成していた。ま
な、他の従来例ではアルミニウム膜８のような金属膜を
ホトレジストを用い例えば、４０〜６０℃程度のリン酸
液等で湿式エツチングを行なって電極配線を形成してい
た。
上述した従来の半導体装置の製造方法では、電極配線の
金属電極膜の側面が下地であるボロン添加のリンケイ酸
ガラス膜、つまりＢＰＳＧ膜６に対し垂直又は、逆テー
パー状になる結果、金属電極膜の上層に常圧ＣＶＤ法に
より低濃度ＰＳＧ膜９およびプラズマ窒化膜１０を堆積
する際、低濃度ＰＳＧ膜９およびプラズマ窒化膜１０の
段差被覆性が極度に悪化し、第４図に示す様に、プラズ
マ窒化膜１０が金属電極膜くアルミニウム膜８）のコー
ナ一部で膜厚か極度に薄くなったり、あるいはプラズマ
窒化［１０がアルミニウム膜８を完全に覆うことが不可
能になることがあり、結果として半導体装置をモールド
パッケージンクする際の温度ストレス等により、プラズ
マ窒化膜１０の膜厚が薄い領域にプラズマ窒化膜クラッ
クおよび低ＰＳＧ膜クラックが発生すると同時に、プラ
ズマ窒化膜１０の開口部により半導体装置の耐湿性が極
度に低下し、製品の信頼性が損なわれるという大きな欠
点を有する。また、従来の半導体装置の製造方法では、
前述した様に金属電極膜（８）のエツチング面が下地の
ＢＰＳＧ膜６に対し垂直又は逆テーパーになる結果、電
極配線の２層構造を有する半導体装置では、下層電極配
線上の眉間絶縁膜の段差被覆性が極度に悪化するため、
上層電極配線と下層電極配線が交差する領域に於て、上
層電極配線の膜厚が極度に薄くなる場合、又は断線する
場合が発生するという大きな欠点を有する。
金属電極膜の側面が下地であるボロン添加のリンケイ酸
ガラス膜、つまりＢＰＳＧ膜６に対し垂直又は、逆テー
パー状になる結果、金属電極膜の上層に常圧ＣＶＤ法に
より低濃度ＰＳＧ膜９およびプラズマ窒化膜１０を堆積
する際、低濃度ＰＳＧ膜９およびプラズマ窒化膜１０の
段差被覆性が極度に悪化し、第４図に示す様に、プラズ
マ窒化膜１０が金属電極膜くアルミニウム膜８）のコー
ナ一部で膜厚か極度に薄くなったり、あるいはプラズマ
窒化［１０がアルミニウム膜８を完全に覆うことが不可
能になることがあり、結果として半導体装置をモールド
パッケージンクする際の温度ストレス等により、プラズ
マ窒化膜１０の膜厚が薄い領域にプラズマ窒化膜クラッ
クおよび低ＰＳＧ膜クラックが発生すると同時に、プラ
ズマ窒化膜１０の開口部により半導体装置の耐湿性が極
度に低下し、製品の信頼性が損なわれるという大きな欠
点を有する。また、従来の半導体装置の製造方法では、
前述した様に金属電極膜（８）のエツチング面が下地の
ＢＰＳＧ膜６に対し垂直又は逆テーパーになる結果、電
極配線の２層構造を有する半導体装置では、下層電極配
線上の眉間絶縁膜の段差被覆性が極度に悪化するため、
上層電極配線と下層電極配線が交差する領域に於て、上
層電極配線の膜厚が極度に薄くなる場合、又は断線する
場合が発生するという大きな欠点を有する。
本発明の半導体装置の製造方法は、基板上に被着した導
電膜を選択的に除去して電極配線を形成するエツチング
工程を有する半導体装置の製造方法において、前記エツ
チング工程は前記導電膜をその初期膜厚の途中まで等方
性エツチング法で除去する第１工程と、続いて終りまで
異方性エツチング法で除去する第２工程とからなるとい
うものである。
電膜を選択的に除去して電極配線を形成するエツチング
工程を有する半導体装置の製造方法において、前記エツ
チング工程は前記導電膜をその初期膜厚の途中まで等方
性エツチング法で除去する第１工程と、続いて終りまで
異方性エツチング法で除去する第２工程とからなるとい
うものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の第１の実施利金説明す
るための工程順に配置した半導体チップの断面図である
。
るための工程順に配置した半導体チップの断面図である
。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
上に、ホトリソグラフィ技術によりｉ■択的に酸化シリ
コン膜２を形成する。
上に、ホトリソグラフィ技術によりｉ■択的に酸化シリ
コン膜２を形成する。
続いて、第１図（ｂ）に示すように、ゲート酸化シリコ
ン膜４を熱酸化法により厚さ５０ｎｍ形成し、さらにポ
リシリコン膜をＣＶＤ法により堆積し、リン拡散を施し
ポリシリコンの導電性を上げた後、ホトレジストを用い
て選択的にエツチングをしてポリシリコン膜３を形成す
る。
ン膜４を熱酸化法により厚さ５０ｎｍ形成し、さらにポ
リシリコン膜をＣＶＤ法により堆積し、リン拡散を施し
ポリシリコンの導電性を上げた後、ホトレジストを用い
て選択的にエツチングをしてポリシリコン膜３を形成す
る。
その後、イオン注入法により、Ｎ型導電層５を形成した
後常圧ＣＶＤ法により、ＢＰＳＧ膜６を厚さ１１０００
ｎ程度堆積する。
後常圧ＣＶＤ法により、ＢＰＳＧ膜６を厚さ１１０００
ｎ程度堆積する。
続いて、第１図（ｃ）に示すように、ＢＰＳＧ膜６を９
００℃で熱処理し、ＢＰＳＧ膜６のリフローを施し、続
けてドライエツチング法によりコンタクトホールを選択
的に開口したものを基板としてその上にポリシリコン膜
１４をＣＶＤ法により厚さ２００ｎｍ程度堆積し、続け
て、スパッタ法によりアルミニウム膜８を厚さ１ｌ１０
０ｎ被着し、ポリシリコン膜／アルミニウム膜の２層構
造の導電膜を形成する。その後、第１図（ｄ）に示すよ
うにホトレジストを用いて電極配線形成用のレジストマ
スク１３をパターニングする。
００℃で熱処理し、ＢＰＳＧ膜６のリフローを施し、続
けてドライエツチング法によりコンタクトホールを選択
的に開口したものを基板としてその上にポリシリコン膜
１４をＣＶＤ法により厚さ２００ｎｍ程度堆積し、続け
て、スパッタ法によりアルミニウム膜８を厚さ１ｌ１０
０ｎ被着し、ポリシリコン膜／アルミニウム膜の２層構
造の導電膜を形成する。その後、第１図（ｄ）に示すよ
うにホトレジストを用いて電極配線形成用のレジストマ
スク１３をパターニングする。
その後、ドライエツチング法により、ＣＣｅ４−ＣＦ４
、 ＢＣＪ？３の混合ガスの圧力を１７Ｐａに保ち、
かつエツチングパワーを４００Ｗとし、アルミニウム膜
を厚さ方向に５００ｎｍ程度ドライエツチングを施す。
、 ＢＣＪ？３の混合ガスの圧力を１７Ｐａに保ち、
かつエツチングパワーを４００Ｗとし、アルミニウム膜
を厚さ方向に５００ｎｍ程度ドライエツチングを施す。
この条件では等方性エツチングが行なわれろく第１工程
）。
）。
さらに続けて、第１図（ｅ）に示すように前述した混合
ガスの圧力を７Ｐａ程度に保ち、かつエツチングパワー
を１００ＯＷまで上昇し、アルミニウム膜とポリシリコ
ン膜からなる導電膜を厚さ方向に終りまでエツチングす
る。この条件では異方性エツチングから行われる（第２
工程）。
ガスの圧力を７Ｐａ程度に保ち、かつエツチングパワー
を１００ＯＷまで上昇し、アルミニウム膜とポリシリコ
ン膜からなる導電膜を厚さ方向に終りまでエツチングす
る。この条件では異方性エツチングから行われる（第２
工程）。
次に、第１図（ｆ）に示すようにレジストマスク１３を
低温灰化処理により除去し、さらに水洗を施した後、常
圧ＣＶＤにより、低濃度ＰＳＧ膜９を厚さ１１０００ｎ
程度堆積し、続けて、プラズマＣＶＤ法により、プラズ
マ窒化膜１０を厚さ３００ｎｍ程度堆積して半導体チッ
プが完成する。第２図に部分拡大断面図を示しておく。
低温灰化処理により除去し、さらに水洗を施した後、常
圧ＣＶＤにより、低濃度ＰＳＧ膜９を厚さ１１０００ｎ
程度堆積し、続けて、プラズマＣＶＤ法により、プラズ
マ窒化膜１０を厚さ３００ｎｍ程度堆積して半導体チッ
プが完成する。第２図に部分拡大断面図を示しておく。
なお、前述の混合ガスの場合、圧力１５〜１８Ｐａ、エ
ツチングパワー４００〜５００Ｗで等方性エツチングと
なり、第１工程で除去する導電膜の厚さは初期膜厚の３
０〜７０％が適当であり、又、圧力８〜１０Ｐａ、エツ
チングパワ−８００〜ｉｏｏｏｗで異方性エツチングと
なる。単にカスの圧力とエツチングパワーを変えて等方
性、異方性エツチングの切りかえか行えるので具合がよ
い。
ツチングパワー４００〜５００Ｗで等方性エツチングと
なり、第１工程で除去する導電膜の厚さは初期膜厚の３
０〜７０％が適当であり、又、圧力８〜１０Ｐａ、エツ
チングパワ−８００〜ｉｏｏｏｗで異方性エツチングと
なる。単にカスの圧力とエツチングパワーを変えて等方
性、異方性エツチングの切りかえか行えるので具合がよ
い。
従来の等方性エツチングのみによる導電膜のエツチング
によるものに比べ電極配線の断面形状がなだらかになる
ので低濃度ＰＳＧ膜及びプラズマ窒化膜の段差被覆性が
よくなり、耐湿性が向上する。
によるものに比べ電極配線の断面形状がなだらかになる
ので低濃度ＰＳＧ膜及びプラズマ窒化膜の段差被覆性が
よくなり、耐湿性が向上する。
第３図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
本実施例はアルミニウム電極膜を２層用いた場合の半導
体装置の製造方法であり、第１の実施例と同様にして、
アルミニウム膜８を被着し、等方性エツチングと異方性
エツチングの２段階エツチングにより下層電極配線を形
成したのちホトレジストマスクを除去し、水洗を施した
後、プラズマＣＶＤ法によりプラズマ窒化膜１１を厚さ
１１０００ｎ堆積する。
体装置の製造方法であり、第１の実施例と同様にして、
アルミニウム膜８を被着し、等方性エツチングと異方性
エツチングの２段階エツチングにより下層電極配線を形
成したのちホトレジストマスクを除去し、水洗を施した
後、プラズマＣＶＤ法によりプラズマ窒化膜１１を厚さ
１１０００ｎ堆積する。
続けて、プラズマ窒化膜１１にホトレジストを用いて選
択的にスルーホールを開口し、その後、他のアルミニウ
ム膜１２を被着し、さらにホトレジストを用い選択的に
このアルミニウム膜１２を前述した方法と同じ手段によ
り、等方性エツチングおよび異方性エツチングを施しパ
ターンニングして上層電極配線を形成する。続けて、常
圧ＣＶＤ法により低濃度ＰＳＧ１３を厚さ１１０００ｎ
程度堆積し、その後、プラズマ窒化膜１４を堆積する。
択的にスルーホールを開口し、その後、他のアルミニウ
ム膜１２を被着し、さらにホトレジストを用い選択的に
このアルミニウム膜１２を前述した方法と同じ手段によ
り、等方性エツチングおよび異方性エツチングを施しパ
ターンニングして上層電極配線を形成する。続けて、常
圧ＣＶＤ法により低濃度ＰＳＧ１３を厚さ１１０００ｎ
程度堆積し、その後、プラズマ窒化膜１４を堆積する。
この実施例では下層のアルミニウム膜８を比救的厚く形
成した場合に於ても上層のアルミニウム膜１２は下層の
アルミニウム膜との交差部で段切れか発生することがな
く、信頼性の高い半導体装置が得られる。
成した場合に於ても上層のアルミニウム膜１２は下層の
アルミニウム膜との交差部で段切れか発生することがな
く、信頼性の高い半導体装置が得られる。
尚、以上の実施例では導電膜をエツチングする際、第１
工程である等方性エツチングをドライエツチング法によ
り実施しているが湿式のエツチング法を用いた場合にも
同様の効果があることは言うまでもない。
工程である等方性エツチングをドライエツチング法によ
り実施しているが湿式のエツチング法を用いた場合にも
同様の効果があることは言うまでもない。
以上説明したように本発明は、導電膜のエツチングを行
うのに第１工程で等方性エツチングを用い、第２工程で
異方性エツチングを用いて、連続的にエツチングを施す
ことにより金属電極膜（電極配線）のエツチング面の形
状がなたらになる結果、金属電極膜上層に形成するパッ
シベーション膜の段差被覆性が改良され、パッシベーシ
ョン膜が均一に堆積されるため、半導体装置をモールド
パッケージングする際の温度ストレス等によるパッシベ
ーション膜のクラック等が発生することがなく耐湿性が
一段と向上し製品の信頼度が高くなる効果がある。
うのに第１工程で等方性エツチングを用い、第２工程で
異方性エツチングを用いて、連続的にエツチングを施す
ことにより金属電極膜（電極配線）のエツチング面の形
状がなたらになる結果、金属電極膜上層に形成するパッ
シベーション膜の段差被覆性が改良され、パッシベーシ
ョン膜が均一に堆積されるため、半導体装置をモールド
パッケージングする際の温度ストレス等によるパッシベ
ーション膜のクラック等が発生することがなく耐湿性が
一段と向上し製品の信頼度が高くなる効果がある。
また、金属電極膜を２層用いた構造の半導体装置では眉
間絶縁膜の段差被覆性が改良されるため、上層電極配線
と下層電極配線が交差する領域での上層電極配線が断線
することがなく、かつ下層電極配線の膜厚も厚く形成す
ることが可能である為、下層電極配線とその下のシリコ
ン基板とのコンタクト部における断切れ等も是正するこ
とが可能となるという大きな効果かある。
間絶縁膜の段差被覆性が改良されるため、上層電極配線
と下層電極配線が交差する領域での上層電極配線が断線
することがなく、かつ下層電極配線の膜厚も厚く形成す
ることが可能である為、下層電極配線とその下のシリコ
ン基板とのコンタクト部における断切れ等も是正するこ
とが可能となるという大きな効果かある。
以上説明した様に本発明を用いた半導体装置の製造方法
を用いることにより、半導体装置の温度ストレスおよび
耐湿性さらには、パッシベーション膜厚を厚く形成でき
るので、モールドパッケージング時に発生するモールド
樹脂のフィラーによる損傷対策にもなり、信頼度の高い
半導体装置を安価に提供できる。
を用いることにより、半導体装置の温度ストレスおよび
耐湿性さらには、パッシベーション膜厚を厚く形成でき
るので、モールドパッケージング時に発生するモールド
樹脂のフィラーによる損傷対策にもなり、信頼度の高い
半導体装置を安価に提供できる。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第２
図は第１図（ｆ）の部分拡大断面図、第３図は第２の実
施例を説明するための半導体チップの断面図、第４図は
従来例を説明するための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・酸化シリコン膜、
３・・・ポリシリコン膜、４・・ゲート酸化シリコン膜
、５・・・Ｎ型導電層、６・・・ＢＰＳＧ膜、８・・・
アルミニウム膜、９・・・低濃度ＰＳＧ膜、１０．１１
・・・プラズマ窒（ヒ膜、１２・・・アルミニウム膜、
１３・・・低濃度ＰＳＧ膜、１４・・・プラズマ窒化膜
、１５・・・Ｎ型ウェル、１６・・・Ｐ型導電層。 代理人 弁理士 内 原 音 第１図
るための工程順に配置した半導体チップの断面図、第２
図は第１図（ｆ）の部分拡大断面図、第３図は第２の実
施例を説明するための半導体チップの断面図、第４図は
従来例を説明するための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・酸化シリコン膜、
３・・・ポリシリコン膜、４・・ゲート酸化シリコン膜
、５・・・Ｎ型導電層、６・・・ＢＰＳＧ膜、８・・・
アルミニウム膜、９・・・低濃度ＰＳＧ膜、１０．１１
・・・プラズマ窒（ヒ膜、１２・・・アルミニウム膜、
１３・・・低濃度ＰＳＧ膜、１４・・・プラズマ窒化膜
、１５・・・Ｎ型ウェル、１６・・・Ｐ型導電層。 代理人 弁理士 内 原 音 第１図
Claims (1)
- 基板上に被着した導電膜を選択的に除去して電極配線
を形成するエッチング工程を有する半導体装置の製造方
法において、前記エッチング工程は前記導電膜をその初
期膜厚の途中まで等方性エッチング法で除去する第１工
程と、続いて終りまで異方性エッチング法で除去する第
２工程とからなることを特徴とする半導体装置の製法方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6384588A JPH01235352A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6384588A JPH01235352A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235352A true JPH01235352A (ja) | 1989-09-20 |
Family
ID=13241076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6384588A Pending JPH01235352A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323821A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| JP2004241750A (ja) * | 2002-03-26 | 2004-08-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8368071B2 (en) | 2002-03-26 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and capacitor |
-
1988
- 1988-03-16 JP JP6384588A patent/JPH01235352A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323821A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| JP2004241750A (ja) * | 2002-03-26 | 2004-08-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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| US9070773B2 (en) | 2002-03-26 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and a capacitor |
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