JP5117817B2 - マルチレベル電圧発生器、データドライバ、及び液晶表示装置 - Google Patents

Description

本発明は、マルチレベル電圧発生器、それを用いたデータドライバ、及び液晶表示装置に関し、特に、マルチレベル電圧発生器における抵抗ストリングのレイアウトパターンに関する。

抵抗ストリングは、複数の分圧電極を介して接続される複数の抵抗を備え、入力される参照電圧を分圧し、複数の分圧電極のそれぞれから分圧電圧（レベル電圧）を出力する。従来技術による抵抗ストリングのレイアウトパターンの一例として、特開平８−２１３９１２号公報に記載の抵抗ストリングについて説明する（特許文献１参照）。特許文献１に記載の抵抗ストリングは、１つの抵抗素子に等間隔にコンタクト及び電極が設けられ、そこから分圧電圧を出力する。図１４は、特許文献１に記載の抵抗ストリングのレイアウトパターンを示す平面図である。

図１４を参照して、従来技術による抵抗ストリング５０は、１つの抵抗素子５５にＮ＋１個のコンタクト５４−０〜５４−Ｎが等間隔に設けられている。抵抗ストリング５０は、コンタクト５４−０及び５４−Ｎのそれぞれに入力される参照電圧ＶＧ_０及びＶＧ_Ｎの電位差を分圧し、コンタクト５４−０〜５４−Ｎを介して分圧電圧Ｖ_０〜Ｖ_Ｎを出力する。詳細には、コンタクト５４−０には、参照電圧ＶＧ_０が入力される配線５１が接続され、コンタクト５４−Ｎには、参照電圧ＶＧ_Ｎが入力される配線５２が接続される。コンタクト５４−１〜５４−（Ｎ−１）のそれぞれには、配線５３−１〜５３−（Ｎ−１）が接続される。このような構成により、入力される２つの参照電圧ＶＧ_０及びＶＧ_Ｎの電位差は、それぞれのコンタクト間（分圧電極間）の抵抗Ｒにより分圧され、分圧電圧Ｖ_１〜Ｖ_Ｎ−１としてノード５６−１〜５６−（Ｎ−１）に供給される。又、入力される参照電圧ＶＧ_０及びＶＧ_Ｎはそれぞれ、配線５１及び５２を介し、分圧電圧Ｖ_０及びＶ_Ｎとしてノード５−０及び５６−Ｎに供給される。

近年、高精度な分圧電圧が要求されており、分圧抵抗の精度を向上させる技術が要求されている。このため、分圧抵抗の精度を向上させるため、１つの抵抗素子ではなく複数の抵抗素子を分圧電極を介して接続した抵抗ストリングが、特開２０００−２０８７０３号公報の従来技術として記載されている（特許文献２参照）。更に、特許文献２には、分極電極を取り出すパターンを低抵抗素子にすることで、コンタクトにおける抵抗（以下コンタクト抵抗と称す）のバラツキを回避して分圧電圧の精度を高める技術が記載されている。
特開平８−２１３９１２号公報 特願２０００−２０８７０３号公報

一方、液晶表示装置代表される表示装置の表示ムラを軽減するため、高精度な階調電圧が要求されている。特に、階調電圧発生回路によって生成される階調電圧と、所望の階調電圧のガンマカーブとの誤差を軽減する技術が求められている。

しかし、従来技術による抵抗ストリングは、参照電圧が入力されるコンタクトのコンタクト抵抗により、分圧に寄与する分圧電極間の抵抗（以下、分割抵抗と称す）に差が生じていた。このため、従来技術による抵抗ストリングを階調電圧発生回路に用いると、階調電圧の精度が低くなり、所望のガンマカーブに対応する階調電圧を得ることが困難であった。以下、図１４及び図１５を参照して、従来技術による抵抗ストリングの分圧電圧（階調電圧）の誤差について説明する。

図１５は、図１４に示す抵抗ストリング５０の等価回路である。図１４を参照して、安定状態において、参照電圧による定電流Ｉは、配線５１からコンタクト５４−０及び５４−Ｎを介して配線５２に至る経路を流れる。このため、図１５に示すように、電流経路上にコンタクト５４−０及び５４−Ｎによるコンタクト抵抗ｒ_ｃｏｎ０及びｒ_ｃｏｎＮが形成されることになる。コンタクト抵抗ｒ_ｃｏｎ０及びｒ_ｃｏｎＮを考慮しない場合、抵抗Ｒのみで参照電圧は分圧され、生成された分圧電圧Ｖ_０〜Ｖ_Ｎは所望の値（理想値）で出力される。しかし、実際の分圧電圧Ｖ_１〜Ｖ_Ｎ−１はコンタクト抵抗ｒ_ｃｏｎ０及びｒ_ｃｏｎＮによる電圧降下の影響を受ける一方、階調電圧Ｖ_０及びＶ_Ｎは、ＶＧ_０及びＶＧ_Ｎがそのまま出力される。このため、従来技術による抵抗ストリングでは、分圧電圧Ｖ_０〜Ｖ_Ｎ間の相対誤差が大きくなってしまう。又、このｒ_ｃｏｎ０〜ｒ_ｃｏｎＮは製造時のばらつきによって製品毎、及びコンタクト毎に異なる値をとる可能性があるため、コンタクト抵抗を見込んで設計しても設計通りの階調電圧出力を得られず、表示特性を悪化させることがある。又は、この問題を避けるために製品の選別規格を厳しくすると、製品の歩留まりを下げてしまうことがある。

上述のような問題は、特許文献２に記載の抵抗ストリングにも、複数の抵抗素子を接続して構成された抵抗ストリングにも同様に発生する。特に複数の抵抗素子を接続して構成された抵抗ストリングでは、抵抗素子を接続するコンタクトの製造バラツキのため、それぞれのコンタクト抵抗に差が生じ、各階調電圧の相対誤差は更に増大する。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるマルチレベル電圧発生器（２２）は、供給される第１の参照電圧（ＶＧ_０）と第２の参照電圧（ＶＧ_Ｎ）とに応じた複数のレベル電圧（Ｖ_０〜Ｖ_Ｎ）を生成するマルチレベル電圧発生器である。マルチレベル電圧発生器（２２）は、抵抗体（７）と、第１の参照電圧（ＶＧ_０）が供給される第１の導電体（１０）と、第２の参照電圧（ＶＧ_Ｎ）が供給される第２の導電体（１１）と、複数のレベル電圧（Ｖ_０〜Ｖ_Ｎ）のうち第１の参照電圧（ＶＧ_０）に最も近い値の第１のレベル電圧（Ｖ_０）が出力される第３の導電体（１）と、第１のレベル電圧（Ｖ_０）とは別の第２のレベル電圧（例えばＶ_Ｎ−１）が出力される第４の導電体（３−（Ｎ−１）とを具備する。この際、第１乃至第４の導電体（１、１０、３―（Ｎ−１）、１１）のそれぞれは、分離して形成される。更に、マルチレベル電圧発生器（２２）は、第１の導電体（１０）と抵抗体（７）とを結合して導通可能とする第１の接続部（８）と、第２の導電体（１１）と抵抗体（７）とを結合して導通可能とする第２の接続部（９）と、第３の導電体（１）と抵抗体（７）とを結合して導通可能とする第３の接続部（４）と、第４の導電体（３−（Ｎ−１）と抵抗体（７）とを結合して導通可能とする第４の接続部（６−（Ｎ−１）とを具備する。ここで、第３の接続部（４）、第１の接続部（８）、第４の接続部（６−（Ｎ−１））、第２の接続部（９）は、直列形態の第１から第３の抵抗領域（ｒ_ｄｕｍ及びＲ）を形成するように、抵抗体（７）に順次配置される。

このような構成により、第１及び第２の参照電圧（ＶＧ_０及びＶＧ_Ｎ）に基づく定電流（Ｉ）が、第１の接続部（８）と第２の接続部（９）との間に形成される第２及び第３の抵抗領域（Ｒ）のみを流れる。このため、参照電圧が供給される接続部（８、９）のコンタクト抵抗による影響が、全てのレベル電圧（Ｖ_０〜Ｖ_Ｎ）に一律に作用する。

又、本発明によるマルチレベル電圧発生器（２２）は、階調電圧発生回路として、データドライバ（２０）に適用されることが好ましい。この場合、データドライバ（２０）は、入力されるデジタルデータに応じてマルチレベル電圧発生器（２２）から出力されるレベル電圧（Ｖ_０〜Ｖ_Ｎ）を選択するデコーダ（２５）と、デコーダ（２５）で選択されたレベル電圧を増幅出力する増幅器（２６）とを具備する。

更に、マルチレベル電圧発生器（２２）を利用したデータドライバ（２０）は、液晶表示装置（１００）に適用されることが好ましい。この場合、液晶表示装置（１００）は、上述のデータドライバ（１００）と、走査線（４７）とデータ線（４６）とに接続された画素（Ｐ）を有する表示パネル（４０）と、走査線（４７）を駆動するゲートドライバ（３０）とを具備する。

本発明によるマルチレベル電圧発生器によれば、出力する複数のレベル電圧における相対誤差を抑制することができる。

又、本発明によるマルチレベル電圧発生器を階調電圧発生回路として用いたデータドライバ及び液晶表示装置によれば、表示ムラを低減することができる。

又、マルチレベル電圧発生器、これを用いたデータドライバ、及び液晶表示装置の歩留まりを向上できる。

以下、添付図面を参照して、本発明による階調電圧発生回路、及び抵抗ストリングのレイアウトパターンの実施の形態が説明される。本実施の形態では、マルチレベル電圧発生器として液晶表示装置のデータドライバに他の回路と一体で形成され、データ線（画素）を駆動するための階調電圧を生成する階調電圧発生回路を一例に、抵抗ストリングのレイアウトパターンを説明する。レイアウトパターンは、半導体基板や絶縁性基板等の上に薄膜材料を積層して素子及び回路が形成されるプロセスにおいて、露光装置等で用いられるマスクのパターンに対応する。尚、以下では、同一構成及び信号には同一符号を付し、同一構成が複数の場合、追い番を付して説明する。又、複数の構成を総称する場合は、追い番を除いた符号で説明する。

１．液晶表示装置１００の構成
図１及び図２を参照して、本発明による階調電圧発生回路２２を利用する液晶表示装置１００の構成を説明する。図１は、液晶表示装置１００の構成を示すブロック図である。液晶表示装置１００は、データドライバ２０、ゲートドライバ３０、及び表示パネル４０を具備する。表示パネル４０には、互いに直交する複数のデータ線４６と複数の走査線４７の交点領域に画素Ｐが設けられる。図１には、データ線４６、走査線４７、画素Ｐはそれぞれ１つのみが示されているが、実際の表示パネル４０には、複数のデータ線４６及びゲート線４７が設けられ、複数の画素Ｐがマトリックス状に設けられる。データドライバ２０は、データ線４６に対しデータ信号Ｖ_ｏｕｔを出力し、画素Ｐを駆動する。ゲートドライバ３０は、ゲート線４７を駆動して、データ信号Ｖ_ｏｕｔを書き込む画素Ｐを決定する。画素Ｐは、ＴＦＴ４８と、ＴＦＴ４８の一端である画素電極４４と対向電極４５との間に接続された液晶容量４３とを備える。ゲートドライバ３０によってＴＦＴ４８がターンオンされた状態で、データ線４６を介してデータ信号Ｖ_ｏｕｔが供給されると、液晶容量４３にデータ信号Ｖ_ｏｕｔが書き込まれる。

図２は、データドライバ２０の構成を示すブロック図である。データドライバ２０は、階調電圧回路２２、ラッチアドレスセレクタ２３、ラッチ２４、デコーダ２５、増幅器２６を備える。ラッチアドレスセレクタ２３は、クロックＣＬＫに応じたタイミングで、ラッチ２４に対し駆動する画素Ｐのアドレスを指定する。ラッチ２４は、入力される映像データをストローブ信号ＳＴＢに応じてＢビットのデータ信号としてデコーダ２５に出力する。階調電圧発生回路２２は、データ線４４を駆動するための階調電圧Ｖ_０〜Ｖ_Ｎをデコーダ２５に供給する。詳細には、階調電圧発生回路２２は、入力する参照電圧（ガンマ電圧）ＶＧ_０及びＶＧ_Ｎに応じた階調電圧Ｖ_０〜Ｖ_Ｎを出力する抵抗ストリング２１を備える。デコーダ２５及び増幅器２６は、複数のデータ線４６に対応して複数設けられる。抵抗ストリング２１は、階調電圧Ｖ_０〜Ｖ_Ｎを出力するノード１４−０〜１４−Ｎを有し、図示しないスイッチ回路を介して複数のデコーダ２５のそれぞれに接続される。デコーダ２５は、ラッチ２４からのデータ信号に応じた階調電圧を階調電圧Ｖ_０〜Ｖ_Ｎから選択し、データ信号Ｖ_ｏｕｔとしてデータ線４４に出力する。

ここで、デコーダ２５で選択された階調電圧は、増幅器２６の図示しない差動増幅器の入力端（例えば差動対を構成するトランジスタのゲート端子）に供給される。すなわち、ノード１４−０〜１４−Ｎは、容量性負荷(差動対を構成するトランジスタのゲート容量)と接続することなり、ノード１４−０〜１４−Ｎと増幅器２６の入力端との間に定電流（静消費電流）は流れない（ただし、充分な時間の経過後）。又、デコーダ２５で同時に選択される階調電圧は複数でも構わない。この際、選択された階調電圧を出力するノード１４は、増幅器２６内の差動増幅器の複数の入力端と接続するが、上述と同様に、ノード１４と差動増幅器の入力端との間に定電流は流れない。

２．第１の実施の形態
図３から図５を参照して、図２に示す本発明による抵抗ストリング２１の第１の実施の形態を説明する。以下の実施の形態では、一続きの１つの抵抗素子とコンタクトとを利用して分割抵抗を形成し、参照電圧に応じた階調電圧を生成する抵抗ストリングについて説明する。

（抵抗ストリング２１のレイアウトパターン）
図３は、抵抗ストリング２１のレイアウトパターンを示す平面図である。図４は、抵抗ストリング２１を立体的に見たときの斜視図である。図３及び図４を参照して、抵抗ストリング２１は、１つの抵抗素子７に供給される参照電圧ＶＧ_０及びＶＧ_Ｎに応じた階調電圧Ｖ_０〜ＶＮが、コンタクト４、６−１〜６−（Ｎ−１）、５のそれぞれを介してノード１４−０〜１４−Ｎに出力される。詳細には、１つの抵抗素子７にコンタクト８及び９が設けられ、それぞれ配線１０及び１１を介して参照電圧ＶＧ_０及びＶＧ_Ｎが入力される。又、抵抗素子７上におけるコンタクト８とコンタクト９との間に、Ｎ−１個のコンタクト６−１〜６−（Ｎ−１）が等間隔に設けられ、各コンタクト間の抵抗素子によって抵抗Ｒが形成される。本実施の形態におけるコンタクト６−１〜６−（Ｎ−１）は、抵抗素子７におけるコンタクト８とコンタクト９とを結ぶ最短距離の線上の領域に設けられる。コンタクト６−１〜６−（Ｎ−１）のそれぞれには配線３−１〜３−（Ｎ−１）が接続され、そこから階調電圧Ｖ_１〜Ｖ_Ｎ−１が、ノードＮ１４−１〜１４−（Ｎ−１）へ供給される。尚、図４において、各コンタクトの高さは等しくなくてもよい。又、各配線は抵抗素子７の上ではなく、下にあってもよい。

又、階調電圧Ｖ_０及びＶ_Ｎを取り出すためのコンタクト４及び５が、コンタクト８とコンタクト９との間の領域の外側にある抵抗素子７に設けられる。例えば図３に示すように、コンタクト８を挟んでコンタクト６−１に対向する抵抗素子７の領域にコンタクト４が設けられる。この際、コンタクト４とコンタクト８との間隔は充分小さいことが好ましい。同様に、コンタクト９を挟んでコンタクト６−Ｎに対向する抵抗素子７の領域にコンタクト５が設けられ、コンタクト５とコンタクト９との間隔は充分小さいことが好ましい。ここで、コンタクト４とコンタクト８との間、コンタクト５とコンタクト９との間には抵抗素子によってダミー抵抗ｒ_ｄｕｍが形成される。このダミー抵抗ｒ_ｄｕｍは、ほとんど０に等しいことが好ましい。コンタクト４には、配線１が接続され、配線１を介してＶＧ_０とほぼ等しい値の階調電圧Ｖ_０がノード１４−０に供給される。同様に、コンタクト５には、配線２が接続され、配線２を介してＶＧ_Ｎとほぼ等しい値の階調電圧Ｖ_Ｎがノード１４−Ｎに供給される。

ここで、参照電圧ＶＧ_０は、参照電圧ＶＧ_Ｎより大きい電圧値とすると、階調電圧Ｖ_０は、階調電圧の最大値、階調電圧Ｖ_Ｎは階調電圧の最小値となる。すなわち、本発明では、階調電圧の最大値及び最小値の取り出し口となるコンタクト４及び５が、参照電圧の供給口であるコンタクト８とコンタクト９との間の領域の外側に設けられる。換言すると、参照電圧ＶＧ_０及びＶＧ_Ｎに最も近い階調電圧Ｖ_０及びＶ_Ｎの取り出し口となるコンタクト４及び５が、コンタクト８及び９の間の領域の外側に設けられる。尚、コンタクト６−１〜６−（Ｎ−１）が、コンタクト８とコンタクト９とを結ぶ最短距離の線上の領域に設けられると、回路面積を縮小できるため、面積コスト上有利である。

ここで、配線１、２、３−１〜３−（Ｎ−１）及び配線１０、１１は、金属配線が好ましく、配線１と配線１０、配線２と配線１１はそれぞれ分離している。

（抵抗ストリング２１の動作）
上述のような構成により、抵抗ストリング２１は、参照電圧ＶＧ_０及びＶＧ_Ｎに応じた階調電圧Ｖ_０〜Ｖ_Ｎをノード１４_０〜１４_Ｎに供給する。この際、ノード１４−０〜１４−Ｎには、増幅器２６内の容量性負荷(差動対を構成するトランジスタのゲート容量)が接続されるため、安定状態では、コンタクト４、６−１〜６−（Ｎ−１）、５からノード１４−０〜１４−Ｎに至る経路には定電流（静消費電流）は流れない。一方、参照電圧ＶＧ_０と参照電圧ＶＧ_Ｎとの電位差に応じて、コンタクト８とコンタクト９との間に定電流Ｉが流れる。この際、定電流Ｉは、コンタクト８から、コンタクト６−１〜６−（Ｎ−１）を経由してコンタクト９に至る経路を流れる。しかし、コンタクト４及び５は、コンタクト８とコンタクト９との間に設けられていないため、定電流Ｉの経路上から外れる。

図５は、第１の実施の形態における抵抗ストリング２１の等価回路である。図５を参照して、抵抗ストリング２１におけるコンタクト抵抗の影響について説明する。ここで、コンタクト８及び９による抵抗をそれぞれコンタクト抵抗ｒ_ｃｏｎＨ、ｒ_ｃｏｎＬとし、コンタクト４及び５による抵抗をそれぞれコンタクト抵抗ｒ_ｃｏｎ０及びｒ_ｃｏｎＮとし、コンタクト６−１〜６−（Ｎ−１）による抵抗をそれぞれコンタクト抵抗ｒ_ｃｏｎ１〜ｒ_{ｃｏｎＮ−１}とする。

図５を参照して、ノード１７とノード１８との間には、抵抗素子７によるＮ個の抵抗Ｒが直列に接続される。各抵抗Ｒ間の接続点は、コンタクト抵抗ｒ_ｃｏｎ１〜ｒ_{ｃｏｎＮ−１}を介してノード１４−１〜１４−（Ｎ−１）に接続される。又、ノード１７は、ダミー抵抗ｒ_ｄｕｍ及びコンタクト抵抗ｒ_ｃｏｎ０を介してノード１４−０に接続され、ノード１８は、ダミー抵抗ｒ_ｄｕｍ及びコンタクト抵抗ｒ_ｃｏｎＮを介してノード１４−Ｎに接続される。更に、ノード１７には、コンタクト抵抗ｒ_ｃｏｎＨを介して参照電圧ＶＧ_０が供給され、ノード１８には、コンタクトｒ_ｃｏｎＬを介して参照電圧ＶＧ_Ｎが供給される。

上述のように、安定状態において、コンタクト４、５、６−１〜６−（Ｎ−１）には電流が流れない。すなわち、ダミー抵抗ｒ_ｄｕｍ、及びコンタクト抵抗ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮには定電流は流れない。このため、階調電圧Ｖ_０〜Ｖ_Ｎに対するダミー抵抗ｒ_ｄｕｍ、及びコンタクト抵抗ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮによる電圧降下の影響は排除される。又、定電流Ｉは、コンタクト抵抗ｒ_ｃｏｎＨ及びｒ_ｃｏｎＬを経由してＮ個の抵抗Ｒを流れる。このため、ノード１７及び１８には、それぞれコンタクト抵抗ｒ_ｃｏｎＨ及びｒ_ｃｏｎＬによって電圧降下した参照電圧ＶＧ_０及びＶＧ_Ｎが供給される。このように、コンタクト抵抗ｒ_ｃｏｎＨ及びｒ_ｃｏｎＬによる電圧降下の影響は、階調電圧１４−０〜１４−Ｎの全ての値に対し一律に作用するため、階調電圧間の相対誤差には影響しない。すなわち、本発明による抵抗ストリング２１は、従来技術よりも、所望のガンマカーブに近似した階調電圧Ｖ_０〜Ｖ_Ｎを供給することができる。

以上のように、本発明によれば、参照電圧に基づく定電流Ｉの電流経路から外れた領域に、階調電圧の最大値（階調電圧Ｖ_０）及び最小値（階調電圧Ｖ_Ｎ）を取り出すためのコンタクト４及び５が設けられる。このため、参照電圧が供給されるコンタクト８及び９によるコンタクト抵抗ｒ_ｃｏｎＨ及びｒ_ｃｏｎＬによる電圧降下の影響を全ての階調電圧Ｖ_０〜Ｖ_Ｎに一律に与え、各階調電圧間の相対誤差を抑制することができる。

又、複数の抵抗素子を利用した従来技術による抵抗ストリングでは、コンタクト抵抗の製造バラツキによって階調電圧間の相対誤差が大きくなっていた。更に、複数の抵抗素子を利用した従来技術では、分割抵抗間を接続するコンタクトを多く必要とする。一方、本実施の形態では、１つの抵抗素子７を利用した抵抗ストリングであるため、階調電圧の取り出し口となるコンタクトのコンタクト抵抗ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮの影響を受けず、階調電圧間の相対誤差を軽減することができる。又、コンタクトの数は複数の抵抗素子を利用する場合に比べて少なくて良い。このため、本発明によれば、歩留まりの高い階調電圧発生回路を提供することができる。

本実施の形態では、１つの抵抗素子７を利用した抵抗ストリングで説明したが、これに限らず、複数の抵抗素子を利用した形態にも適用可能である。この場合、１つの抵抗素子７を利用した場合と同様に、階調電圧Ｖ_０及びＶ_Ｎを取り出すためのコンタクト４及び５が、参照電圧ＶＧ_０及びＶＧ_Ｎが供給されるコンタクト８及び９の間に位置しないように設けられればよい。すなわち、コンタクト４及び５が、参照電圧による定電流の外側に設けられれば良い。このように構成することで、複数の抵抗素子を利用した抵抗ストリングにおいても、コンタクト抵抗Ｖ_ｃｏｎＨ及びＶ_ｃｏｎＬによる電圧降下の影響が、全ての階調電圧Ｖ_０〜Ｖ_Ｎに一律に作用するため、階調電圧間の相対誤差を軽減することができる。

（第１の実施の形態の変形例）
図６及び図７は、第１の実施の形態の抵抗ストリング２１のレイアウトパターンの変形例を示す平面図である。図６及び図７を参照して、階調電圧Ｖ_０〜Ｖ_Ｎの取出し口となるコンタクトが定電流Ｉの電流経路から外れた位置に設けられた抵抗ストリング２１のレイアウトパターンを説明する。

図６を参照して、抵抗ストリング２１には、１つの抵抗素子７にコンタクト８及び９が設けられ、それぞれ配線１０及び１１を介して参照電圧ＶＧ_０及びＶＧ_Ｎが入力される。抵抗素子７上には、コンタクト８とコンタクト９との間に、Ｎ−１個のコンタクト６−１〜６−（Ｎ−１）が等間隔に設けられ、各コンタクト間の抵抗素子によって抵抗Ｒが形成される。この際、コンタクト６−１〜６−（Ｎ−１）は、抵抗素子７におけるコンタクト８とコンタクト９とを結ぶ最短距離の線（コンタクト８とコンタクト９との間における定電流Ｉの電流経路）の外側の領域に設けられる。コンタクト８とコンタクト９とを結ぶ最短距離の線とコンタクト６−１〜６−（Ｎ−１）との距離は、定電流Ｉがコンタクト６−１〜６−（Ｎ−１）により阻害されない程度離れていることが好ましい。コンタクト６−１〜６−（Ｎ−１）のそれぞれには配線３−１〜３−（Ｎ−１）が接続され、そこから参照電圧ＶＧ_０と参照電位ＶＧ_Ｎの電位差に応じた階調電圧Ｖ_１〜Ｖ_Ｎ−１が、ノード１４−１〜１４−（Ｎ−１）に供給される。

又、図６を参照して、階調電圧Ｖ_０及びＶ_Ｎを取り出すためのコンタクト４及び５は、コンタクト８とコンタクト９との間の領域の外側にある抵抗素子７に設けられる。ここでは、コンタクト４は、コンタクト８とコンタクト９とを結ぶ最短距離の線に対してコンタクト６−１と同じ側の、コンタクト８に隣接した領域に設けられる。ここでコンタクト４は、コンタクト８に隣接し、最短距離の線に対し直交した線上の領域に設けられることが好ましい。又、コンタクト６−１〜６−（Ｎ−１）と同様なレイアウトパターンを維持するようにコンタクト４が配置されることが好ましい。同様に、コンタクト５は、コンタクト６−（Ｎ−１）側のコンタクト９に隣接し、コンタクト８と９を結ぶ最短距離の線に直交した線上の領域に設けられる。ここで、コンタクト４とコンタクト８との間、コンタクト５とコンタクト９との間には抵抗素子によってダミー抵抗ｒ_ｄｕｍが形成される。このダミー抵抗ｒ_ｄｕｍは、ほとんど０に等しいことが好ましい。コンタクト４には、配線１が接続され、配線１を介してＶＧ_０とほぼ等しい値の階調電圧Ｖ_０がノード１４−０に供給される。同様に、コンタクト５には、配線２が接続され、配線２を介してＶＧ_Ｎとほぼ等しい値の階調電圧Ｖ_Ｎがノード１４−Ｎに供給される。

以上のように、図６に示されるようなレイアウトパターンで抵抗ストリング２１を形成すると、コンタクト８とコンタクト９との間に流れる電流Ｉは、抵抗素子７内のみを経路とすることができる。図３に示すレイアウトパターンでは、定電流Ｉの電流経路上の抵抗素子７は、コンタクト６−１〜６−（Ｎ−１）によって細り、抵抗値が変動する可能性がある。又、コンタクトの製造バラツキによって、その抵抗値の変動値は一様ではない。従って、図６のようなレイアウトパターンで形成された抵抗ストリング２１は、図３に示す抵抗ストリングよりも、更に精度の高い（相対誤差の少ない）階調電圧Ｖ_０〜Ｖ_Ｎを供給することができる。

図７に示される抵抗ストリング２１のレイアウトパターンは、図６に示すレイアウトパターンと同様に、コンタクト８とコンタクト９とを結ぶ最短経路（定電流Ｉの経路）の領域外に、最短経路に対し対称性を持たせるように、階調電圧を取り出すためのコンタクトが設けられた一例である。詳細には、抵抗素子７のコンタクト８とコンタクト９とを結ぶ定電流Ｉの経路を挟むように、１対のコンタクト６１−１及び６２−１〜６１−（Ｎ−１）及び６２−（Ｎ−１）が抵抗素子７に設けられ、それぞれのコンタクト対から階調電圧Ｖ_１〜Ｖ_Ｎ−１が取り出される。ここで、それぞれのコンタクト対（例えばコンタクト６１−１と６２−１）は定電流Ｉに対し対称に設けられる。

又、階調電圧Ｖ_０及びＶ_Ｎを取り出すためのコンタクト４１及び４２、５１及び５２が、コンタクト８とコンタクト９との間の領域の外側にある抵抗素子７に設けられる。この際、１対のコンタクト４１とコンタクト４２は、コンタクト８を挟むように対称的に設けられる。同様に１対のコンタクト５−１とコンタクト５−２は、コンタクト９を挟むように設けられる。又、コンタクト４１及び４２には、配線１が接続され、配線１を介してＶＧ_０とほぼ等しい値の階調電圧Ｖ_０がノード１４−０に供給される。同様に、コンタクト５−１及び５−２には、配線２が接続され、配線２を介してＶＧ_Ｎとほぼ等しい値の階調電圧Ｖ_Ｎがノード１４−Ｎに供給される。

以上のように図７に示される抵抗ストリング２１は、定電流Ｉの経路上を避けた位置に階調電圧Ｖ_１〜Ｖ_Ｎを取り出すためのコンタクト対を複数備える。このため、図６に示す抵抗ストリング２１に比べて、レイアウトパターンが対称性を有し、製造バラツキを抑制することができる。又、図６に示す抵抗ストリング２１では、電流経路の近傍の片側のみにコンタクトが存在しているため、コンタクト周辺の電界による影響が不均一となる可能性がある。しかし、図７に示す抵抗ストリング２１では、コンタクトが、電流経路に対し対称に設けられているため、コンタクト周辺の電界による影響が均一となり、コンタクトの製造バラツキによる定電流Ｉへの影響，すなわち、階調電圧の精度に対する影響を抑制することができる。

３．第２の実施の形態
図８及び図９を参照して、抵抗ストリング２１の第２の実施の形態を説明する。第１の実施の形態では、階調電圧を決定する分割抵抗が抵抗Ｒと一定である。第２の実施の形態では、分圧電極間の分割抵抗が異なる場合について説明する。

図８は、第２の実施の形態における抵抗ストリング２１の等価回路図である。ここでは、第１の実施の形態において説明した、ダミー抵抗ｒ_ｄｕｍ、及びコンタクト抵抗ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮは省略されている。図８を参照して、階調電圧発生回路２２に利用される抵抗ストリング２１は、通常、相互に抵抗値の異なる抵抗Ｒ_１〜Ｒ_Ｎを分割抵抗として参照電圧を分圧する。図９は、第２の実施の形態における抵抗ストリング２１のレイアウトパターンを示す平面図である。図９を参照して、第２の実施の形態における抵抗ストリング２１では、階調電圧Ｖ_１〜Ｖ_Ｎ−１を取り出すためのコンタクト６−１〜６−（Ｎ−１）のそれぞれの間の距離が、所望の抵抗値（Ｒ_２、Ｒ_３、・・・、Ｒ_Ｎ−１）となるように設定される。ここで、コンタクト８とコンタクト６−１との距離は抵抗Ｒ_１となるように、コンタクト６−（Ｎ−１）とコンタクト９との距離は抵抗Ｒ_Ｎとなるように設定される。その他のレイアウトパターンは、第１の実施の形態と同様であるので説明は省略する。

以上のように、本発明は、抵抗値の異なる分割抵抗によって階調電圧を生成する抵抗ストリングにも適用でき、第１の実施の形態と同様に階調電圧Ｖ_０〜Ｖ_Ｎの相対誤差を抑制することができる。

４．第３の実施の形態
図１０及び図１１を参照して、抵抗ストリング２１の第３の実施の形態を説明する。第１の実施の形態における抵抗ストリング２１では、抵抗Ｒ毎に設けられた分圧分極から階調電圧が取り出される。第３の実施の形態では、複数個の抵抗Ｒ毎に設けられた分圧電極（コンタクト及び配線）から階調電圧が取り出される抵抗ストリングについて説明する。

図１０は、第３の実施の形態における抵抗ストリング２１の等価回路図である。ここでは、第１の実施の形態において説明した、ダミー抵抗ｒ_ｄｕｍ、及びコンタクト抵抗ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮは、定電流が流れず電圧降下の影響が無視できるため、記載が省略されている。図１０には、一例として、２つの抵抗Ｒ毎に階調電圧を取り出すノード１４−０、１４−２、・・・、１４−Ｎが接続された抵抗ストリング２１が示される。この場合の抵抗ストリング２１のレイアウトパターンを図１１に示す。図１１を参照して、第３の実施の形態における抵抗ストリング２１は、第１の実施の形態におけるコンタクト６−１、６−３、・・・、６−（Ｎ−１）及び配線３−１、３−３、・・・、３−（Ｎ−１）に替えてダミーコンタクト１６−１、１６−３、・・・、１６−（Ｎ−１）及びダミー配線１５−１、１５−３、・・・、１５−（Ｎ−１）が設けられる。また、ダミー配線１５−１、１５−３、・・・、１５−（Ｎ−１）からは階調電圧は取り出されない。すなわち、階調電圧をノード１４−２、１４−４、・・・、１４−（Ｎ−２）に取り出すためのコンタクト６−２、６−４、・・・、６−（Ｎ−２）及び配線３−２、３−４、・・・、３−（Ｎ−２）が、２つの抵抗Ｒ毎に設けられ、階調電圧Ｖ_０、Ｖ_２、・・・、Ｖ_Ｎがノード１４−０、１４−２、・・・、１４−Ｎへ供給される。その他のレイアウトパターンは、第１の実施の形態と同様であるので説明は省略する。本実施の形態では２つの抵抗Ｒ毎に階調電圧が取り出されたが、その数に限らない。

以上のように、本発明は、複数の抵抗によって階調電圧を生成する抵抗ストリングにも適用でき、第１の実施の形態と同様に階調電圧Ｖ_０〜Ｖ_Ｎの相対誤差を抑制することができる。

５．第４の実施の形態
図１２及び図１３を参照して、抵抗ストリング２１の第４の実施の形態を説明する。第４の実施の形態では、第１の実施の形態における抵抗ストリングを複数備えた抵抗ストリングについて説明する。

図１２は、第４の実施の形態における抵抗ストリング２１の等価回路図である。ここでは、第１の実施の形態において説明した抵抗ストリング２１と同様な構成の２つの抵抗ストリング２１Ａと抵抗ストリング２１Ｂが直列に接続された形態が示される。又、第１の実施の形態と同様な構成には、同じ符号にＡ又はＢの符号を付して区別して説明する。更に、ダミー抵抗ｒ_ｄｕｍ、及びコンタクト抵抗ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮは、定電流が流れず電圧降下の影響が無視できるため、記載が省略されている。図１２を参照して、抵抗ストリング２１Ａは、参照電圧ＶＧ_０及びＶＧ_Ｎが入力され、これに応じた階調電圧Ｖ_０Ａ〜Ｖ_ＮＡをノード１４Ａ−０〜１４Ａ−Ｎに供給する。抵抗ストリング２１Ｂは、参照電圧ＶＧ_Ｎ及びＶＧ_２Ｎが入力され、これに応じた階調電圧Ｖ_０Ｂ〜Ｖ_ＮＢをノード１４Ｂ−１〜１４Ｂ−２Ｎに供給する。抵抗ストリング２１Ａには、ノード１９Ａを介して参照電圧ＶＧ_Ｎが供給される。又、抵抗ストリング２１Ｂは、ノード１９Ａに接続して、参照電圧ＶＧ_Ｎが供給されるノード１９Ｂを有する。図１２に示されるように、ノード１９Ａとノード１９Ｂとの間には、抵抗Ｒ_ｔが設けられ、抵抗Ｒ_ｔによって電圧降下された参照電圧がノード１９Ｂに供給されても良い。更に参照電圧ＶＧ_Ｎは、ノード１９Ａでなく、ノード１９Ｂに供給されても良い。また、参照電圧ＶＧ_Ｎがノード１９Ａ、１９Ｂのどちらにも供給されず、参照電圧ＶＧ_０及びＶＧ_２Ｎのみが供給されてもよい。その場合、参照電圧ＶＧ_０が供給される端子から、抵抗ストリング２１Ａ、抵抗Ｒ_ｔ、抵抗ストリング２１Ｂを介して参照電圧ＶＧ_２Ｎが供給される端子に至る経路に定電流が流れる。

図１２に示される等価回路に対応する抵抗ストリング２１のレイアウトパターンを図１３に示す。図１３を参照して、第４の実施の形態における抵抗ストリング２１は、それぞれが、第１の実施の形態と同様なレイアウトパターンの抵抗ストリング２１Ａ及び２１Ｂを備える。抵抗ストリング２１Ａの配線１１Ａと、抵抗ストリング２１Ｂの配線１０Ｂは、抵抗Ｒ_ｔを介して接続される。詳細には、抵抗値Ｒ_ｔを形成するように抵抗素子７Ｃにコンタクト８Ｃ及び９Ｃが設けられる。コンタクト８Ｃは配線１１Ｃを介して配線１１Ａに接続され、コンタクト９Ｃは配線１０Ｃを介して配線１０Ｂに接続される。すなわち、配線１１Ａに供給される参照電圧ＶＧ_Ｎがコンタクト８Ｃ及び９Ｃ間で形成される抵抗Ｒ_ｔを経由して抵抗ストリング２１Ｂのコンタクト８Ｂに供給される。尚、配線１０Ｃと配線１１Ｃは分離して形成される。又、配線１１Ａと配線１１Ｃ、配線１０Ｂと配線１０Ｃはそれぞれ同じ配線でも構わない。配線１１Ｂには、参照電圧Ｖ_２Ｎが供給される。ここで、参照電圧Ｖ_２Ｎは、配線１０Ｂに供給される参照電圧より小さい値である。

このような構成により、抵抗ストリング２１Ａにおいては、参照電圧に対するコンタクト抵抗ｒ_{ｃｏｎＨＡ}及びｒ_{ｃｏｎＬＡ}による電圧降下の影響が、階調電圧Ｖ_０Ａ〜Ｖ_ＮＡに均等に作用し、それぞれの相対誤差を抑制する。同様に、抵抗ストリング２１Ｂにおいては、参照電圧に対するコンタクト抵抗ｒ_{ｃｏｎＨＢ}及びｒ_{ｃｏｎＬＢ}による電圧降下の影響が、階調電圧Ｖ_０Ｂ〜Ｖ_ＮＢに均等に作用し、それぞれの相対誤差を抑制する。すなわち、抵抗ストリング２１Ａ、２１Ｂのそれぞれにおける階調電圧の相対誤差は抑制される。

以上のように、本発明は、複数の抵抗ストリング２１を有する場合においても、それぞれの抵抗ストリングにおける階調電圧の相対誤差を抑制することができる。

６．第５の実施の形態
図１６及び図１７を参照して、抵抗ストリング２１の第５の実施の形態を説明する。第５の実施の形態は、第１の実施の形態の変形例（図５及び図６）における抵抗ストリングを複数備えた抵抗ストリングである。また第５の実施の形態は、第４の実施形態(図１２及び図１３)において、参照電圧ＶＧ_Ｎが供給されず、参照電圧ＶＧ_０及びＶＧ_２Ｎのみが供給される場合に好適な抵抗ストリングの構成である。第４の実施形態の図１３では、抵抗ストリング２１Ａ、２１Ｂのそれぞれにおける階調電圧Ｖ_０Ａ〜Ｖ_ＮＡ及び階調電圧Ｖ_０Ｂ〜Ｖ_ＮＢにおける相対誤差は抑制できる。しかし、参照電圧ＶＧ_Ｎが供給されず、参照電圧ＶＧ_０及びＶＧ_２Ｎのみが供給される場合、抵抗ストリング２１Ａと２１Ｂの接続部では電流経路上に抵抗ストリング２１Ａのコンタクト９Ａ、抵抗素子７Ｃのコンタクト８Ｃ及び９Ｃ、抵抗ストリング２１Ｂのコンタクト８Ｂがあり、４箇所のコンタクト抵抗の電圧降下の影響を受ける。このためコンタクト抵抗のばらつきがあると、階調電圧Ｖ_ＮＡとＶ_０Ｂ間の電位差に相対誤差が生じる可能性がある。第５の実施の形態では、抵抗ストリング間の電位差に対しても相対誤差が抑えられる構成について説明する。

図１６は、第５の実施の形態における抵抗ストリング２１の等価回路図である。ここでは、第１の実施の形態の変形例（図５及び図６）において説明した抵抗ストリング２１と同様な構成の２つの抵抗ストリング２１Ａと抵抗ストリング２１Ｂが直列で接続された形態が示される。又、図５及び図６と同様な構成には、同じ符号にＡ又はＢの符号を付して区別して説明する。更に、ダミー抵抗ｒ_ｄｕｍ、及びコンタクト抵抗ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮは、定電流が流れず電圧降下の影響が無視できるため、記載が省略されている。図１６を参照すると、抵抗ストリング２１Ａ、２１Ｂに参照電圧ＶＧ_０及びＶＧ_ＸＮがそれぞれ入力され、これに応じた階調電圧Ｖ_０Ａ〜Ｖ_ＮＡが抵抗ストリング２１Ａからノード１４Ａ−０〜１４Ａ−Ｎに供給され、階調電圧Ｖ_０Ｂ〜Ｖ_ＮＢが抵抗ストリング２１Ｂからノード１４Ｂ−１〜１４Ｂ−Ｎに供給される。尚、図５及び図６では抵抗ストリングのＮ個の抵抗Ｒは全て同一とされているが、第２に実施形態で説明したように、各抵抗Ｒは異なる抵抗値でも構わない。したがって第５の実施形態では、抵抗ストリング２１ＡのＮ個の抵抗をＲ_１Ａ〜Ｒ_ＮＡとし、抵抗ストリング２１ＢのＮ個の抵抗をＲ_１Ｂ〜Ｒ_ＮＢとする。抵抗ストリング２１Ａ及び２１Ｂは、抵抗ストリング２１Ａに追加された抵抗Ｒ_{（Ｎ＋１）Ａ}を介して接続される。抵抗Ｒ_{（Ｎ＋１）Ａ}の一端はノード１８Ａに接続され、抵抗Ｒ_{（Ｎ＋１）Ａ}の他端（ノード１９Ａ−１）はコンタクト抵抗ｒ_{ｃｏｎｔＬＡ}に接続される。抵抗ストリング２１Ａのコンタクト抵抗ｒ_{ｃｏｎｔＬＡ}（ノード１９Ａ−２）と抵抗ストリング２１Ｂのコンタクト抵抗ｒ_{ｃｏｎｔＨＢ}（ノード１７Ｂ−１）が配線（金属配線など）で接続されることにより、抵抗ストリング２１Ａ及び２１Ｂが接続される。

また、抵抗ストリング２１Ａと抵抗ストリング２１Ｂとを接続する配線の途中に別の抵抗ストリング２１Ｃを備えてもよい。図１６において、抵抗ストリング２１Ｃは、抵抗ストリング２１Ａと同様の構成とされており、同様の構成の素子番号は符号Ｃを付けて区別する。抵抗ストリング２１Ｃはコンタクト抵抗ｒ_{ｃｏｎｔＨＣ}のノード１７Ｃ−１が配線を介して抵抗ストリング２１Ａのコンタクト抵抗ｒ_{ｃｏｎｔＬＡ}のノード１９Ａ−２と接続され、コンタクト抵抗ｒ_{ｃｏｎｔＬＣ}のノード１９Ｃ−１が配線を介して抵抗ストリング２１Ｂのコンタクト抵抗ｒ_{ｃｏｎｔＨＢ}のノード１７Ｂ−１と接続される。定電流は、参照電圧ＶＧ_０が供給される端子から、抵抗ストリング２１Ａ、２１Ｃ、２１Ｂを介して参照電圧ＶＧ_ＸＮが供給される端子に至る経路に流れる。抵抗ストリング２１Ｃには参照電圧は入力されず、定電流に応じて階調電圧Ｖ_０Ｃ〜Ｖ_ＮＣが抵抗ストリング２１Ｃからノード１４Ｃ−０〜１４Ｃ−Ｎに供給される。なお、抵抗ストリング２１Ｃは、抵抗ストリング２１Ａと２１Ｂの間に直列形態で複数個備えてもよい。

図１６に示される等価回路に対応する抵抗ストリング２１のレイアウトパターンを図１７に示す。図１７を参照すると、第５の実施の形態における抵抗ストリング２１は、それぞれが、図６と同様なレイアウトパターンの抵抗ストリング２１Ａ及び２１Ｂを備える。図１７と図６のレイアウトパターンの相違点は、図６では配線１１と接続するコンタクト９が配線２に接続されるコンタクト５の近傍に配置されるが、図１７では配線１１Ａ−１と接続するコンタクト９Ａ−１が配線２Ａに接続されるコンタクト５Ａ近傍から抵抗Ｒ_{（Ｎ＋１）Ａ}だけ抵抗素子７Ａが伸長された位置に配置される。抵抗ストリング２１Ａの配線１１Ａ−１は抵抗ストリング２１Ｂの配線１０Ｂと接続されることで、抵抗ストリング２１Ａと抵抗ストリング２１Ｂが接続される。好ましくは配線１１Ａ−１と１０Ｂは同一配線とされる。

又、抵抗ストリング２１Ａと抵抗ストリング２１Ｂの間に、抵抗ストリング２１Ｃを配置してもよい。図１７では、抵抗ストリング２１Ｃは抵抗ストリング２１Ａと同様のレイアウトパターンとされている。この場合、抵抗ストリング２１Ｃの配線１０Ｃが抵抗ストリング２１Ａの配線１１Ａ−１に接続され、配線１１Ｃ−１が抵抗ストリング２１Ｂの配線１０Ｂに接続される。好ましくは配線１１Ａ−１と１０Ｃは同一配線とされ、配線１１Ｃ−１と１０Ｂも同一配線とされる。

図１６及び図１７において、抵抗ストリング２１Ａ、２１Ｂが接続される場合（抵抗ストリング２１Ｃがない場合）、抵抗ストリング２１Ａと２１Ｂの接続部では定電流の電流経路上には抵抗ストリング２１Ａのコンタクト９Ａ−１と抵抗ストリング２１Ｂのコンタクト８Ｂだけで、コンタクト抵抗の電圧降下は２箇所に減る。したがって本実施の形態では第４の実施形態（図１３）の場合よりも抵抗ストリング２１Ａ、２１Ｂ間のコンタクト抵抗の影響が小さく、階調電圧Ｖ_ＮＡとＶ_０Ｂ間の電位差の相対誤差を抑制できる。なお、抵抗ストリング２１Ａの抵抗Ｒ_{（Ｎ＋１）Ａ}は、抵抗Ｒ_１Ａ〜Ｒ_ＮＡと同一の抵抗素子７Ａに形成されており、抵抗Ｒ_１Ａ〜Ｒ_{（Ｎ＋１）Ａ}の抵抗分割により生成される階調電圧Ｖの相対誤差は小さい。抵抗ストリング２１Ａの階調電圧Ｖ_ＮＡと抵抗ストリング２１Ａの階調電圧Ｖ_０Ｂの電位差は抵抗Ｒ_{（Ｎ＋１）Ａ}で設定される。なお、抵抗Ｒ_{（Ｎ＋１）Ａ}を分割して、抵抗素子７Ａと７Ｂに分けて形成し、分割した抵抗間でコンタクト９Ａ−１、８Ｂ及び配線１１Ａ−１（１０Ｂ）を介して接続する構成にしてもよい。また、抵抗ストリング２１Ａ、２１Ｂ間に抵抗ストリング２１Ｃが接続される場合についても、各抵抗ストリング間の接続部で定電流が流れるコンタクト抵抗は２箇所だけである。したがって、各抵抗ストリング間の階調電圧の相対誤差が抑制できる。なお、抵抗ストリング２１Ａと２１Ｃの階調電圧Ｖ_ＮＡ、Ｖ_０Ｃ間の電位差は抵抗Ｒ_{（Ｎ＋１）Ａ}で設定され、抵抗ストリング２１Ｃと２１Ｂの階調電圧Ｖ_ＮＣ、Ｖ_０Ｂ間の電位差は抵抗Ｒ_{（Ｎ＋１）}Ｃで設定される。抵抗Ｒ_{（Ｎ＋１）Ａ}、Ｒ_{（Ｎ＋１）Ｃ}は、それぞれ２つの抵抗素子間に分割して設けてもよい。

以上のように、本発明は、複数の抵抗ストリング２１を有する場合においても、それぞれの抵抗ストリングにおける階調電圧の相対誤差、及び、抵抗ストリング間の階調電圧の相対誤差を抑制することができる。

本発明によれば、階調電圧の最大値（Ｖ_０）及び最小値（Ｖ_Ｎ）が供給されるコンタクト５及び６を、抵抗ストリング２１内を流れる定電流Ｉの電流経路から外れた領域に設けることで、コンタクト抵抗による階調電圧間の相対誤差を抑制することができる。このため、本発明を液晶表示装置に適用した場合、表示パネルの表示ムラを抑制することができる。又、コンタクト抵抗による階調電圧への影響を排除しているため、歩留まりを向上させることが可能となる。又、本発明を液晶表示装置に適用する場合、液晶パネルのガンマ特性に応じて参照電圧を変調する場合があるが、その場合でも、階調電圧Ｖ_１〜Ｖ_Ｎ−１の相対精度は維持される。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。上述の実施例では、階調電圧を取り出すためのコンタクトや参照電圧が供給されるコンタクトはそれぞれ１つ（変形例では２つ）で説明したが、それぞれ複数個設けられても構わない。又、本実施の形態では、液晶表示装置に利用される階調電圧発生回路を一例に説明したが、ＡＤコンバータ又はＤＡコンバータや、複数のレベル電圧を利用するセンサ等の回路に利用できることは言うまでもない。

図１は、本発明に係る液晶表示装置の構成を示すブロック図である。 図２は、本発明に係るデータドライバの構成を示すブロック図である。 図３は、本発明による抵抗ストリングの第１の実施の形態におけるレイアウトパターンを示す平面図である。 図４は、第１の実施形態における抵抗ストリングの構成を立体的に例示する図である。 図５は、第１の実施の形態における抵抗ストリングの等価回路である。 図６は、第１の実施の形態における抵抗ストリングのレイアウトパターンの変形例を示す平面図である。 図７は、第１の実施の形態における抵抗ストリングのレイアウトパターンの変形例を示す平面図である。 図８は、第２の実施の形態における抵抗ストリングの等価回路である。 図９は、本発明による抵抗ストリングの第２の実施の形態におけるレイアウトパターンを示す平面図である。 図１０は、第３の実施の形態における抵抗ストリングの等価回路である。 図１１は、本発明による抵抗ストリングの第３の実施の形態におけるレイアウトパターンを示す平面図である。 図１２は、第４の実施の形態における抵抗ストリングの等価回路である。 図１３は、本発明による抵抗ストリングの第４の実施の形態におけるレイアウトパターンを示す平面図である。 図１４は、従来技術による抵抗ストリングのレイアウトパターンを示す平面図である。 図１５は、従来技術による抵抗ストリングの等価回路である。 図１６は、第５の実施の形態における抵抗ストリングの等価回路である。 図１７は、本発明による抵抗ストリングの第５の実施の形態におけるレイアウトパターンを示す平面図である。

符号の説明

１、２、３−１〜３−Ｎ、５１、５２、５３−１〜５３−Ｎ、１０〜１３:配線
４、４１、４２、４Ａ、４Ｂ：コンタクトＭＡＸ
５、５−１、５−２、５Ａ、５Ｂ：コンタクトＭＩＮ
６−１〜６−Ｎ、８、９、５４−０〜５４−Ｎ、６１−１〜６１−Ｎ、６２−１〜６２Ｎ、６Ａ−１〜６Ａ−Ｎ、６Ｂ−１〜６Ｂ−Ｎ：コンタクト
７、５５：抵抗素子
１４−０〜１４−Ｎ、１４Ａ−０〜１４Ａ−Ｎ、１４Ｂ−０〜１４Ｂ−Ｎ、１７、１７Ｂ、１８、１８Ａ、１９Ａ，１９Ｂ、５６−０〜５６−Ｎ：ノード
１５：ダミー配線
１６：ダミーコンタクト
２０：データドライバ
２１、２１Ａ、２１Ｂ、２１Ｃ、５０：抵抗ストリング
２２：階調電圧発生回路
２３：ラッチアドレスセレクタ
２４：ラッチ
２５：デコーダ
２６：増幅器
３０：ゲートドライバ
４０：表示パネル
Ｐ：画素
４３：液晶容量
４４：画素電極
４５：対向電極
４６：データ線
４７：走査線
４８：ＴＦＴ
１００：液晶表示装置
ＶＧ_０、ＶＧ_Ｎ：参照電圧
Ｖ_０〜Ｖ_Ｎ：階調電圧
Ｖ_ｏｕｔ：表示信号
Ｒ、Ｒ_ｔ：抵抗
ｒ_ｃｏｎＨ、ｒ_{ｃｏｎＨＡ}、ｒ_{ｃｏｎＨＢ}、ｒ_{ｃｏｎＨＣ}、ｒ_ｃｏｎＬ、ｒ_{ｃｏｎＬＡ}、ｒ_{ｃｏｎＬＢ}、ｒ_{ｃｏｎＬＣ}、ｒ_ｃｏｎ０〜ｒ_ｃｏｎＮ：コンタクト抵抗

Claims (15)

1. 供給される第１の参照電圧と第２の参照電圧とに応じた複数のレベル電圧を生成し、前記複数のレベル電圧を出力する複数の導電体がデコーダを介して増幅器の入力側の容量性負荷に接続されるマルチレベル電圧発生器であって、
   抵抗体と、
   第１の参照電圧が供給される第１の導電体と、
   第２の参照電圧が供給される第２の導電体と、
   前記複数のレベル電圧のうち前記第１の参照電圧に最も近い値の第１のレベル電圧が出力される第３の導電体と、
   前記第１のレベル電圧とは別の第２のレベル電圧が出力される第４の導電体と、
   前記第１の導電体と前記抵抗体とを結合して導通可能とする第１の接続部と、
   前記第２の導電体と前記抵抗体とを結合して導通可能とする第２の接続部と、
   前記第３の導電体と前記抵抗体とを結合して導通可能とする第３の接続部と、
   前記第４の導電体と前記抵抗体とを結合して導通可能とする第４の接続部と、
   を具備し、
   前記第１乃至第４の導電体のそれぞれは互いに分離し、
   前記第３の接続部、前記第１の接続部、前記第４の接続部、前記第２の接続部は、直列形態の第１から第３の抵抗領域を形成するように、前記抵抗体に順次配置され、
   前記第１の抵抗領域を介した前記第３の接続部と前記第１の接続部の間隔は、前記第２の抵抗領域を介した前記第１の接続部と前記第４の接続部の間隔、及び、前記第３の抵抗領域を介した前記第４の接続部と前記第２の接続部の間隔に比べて充分小さいマルチレベル電圧発生器。
2. 請求項１に記載のマルチレベル電圧発生器において、
   前記複数のレベル電圧のうち前記第２の参照電圧に最も近い値の第３のレベル電圧が出力される第５の導電体と、
   前記第５の導電体と前記抵抗体とを結合して導通可能とする第５の接続部と、
   を更に具備し、
   前記第５の接続部は、前記第２の接続部との間に第４の抵抗領域を形成するように前記抵抗体に配置され、
   前記第４の抵抗領域を介した前記第５の接続部と前記第２の接続部の間隔は、前記第２の抵抗領域を介した前記第１の接続部と前記第４の接続部の間隔、及び、前記第３の抵抗領域を介した前記第４の接続部と前記第２の接続部の間隔に比べて充分小さいマルチレベル電圧発生器。
3. 請求項１に記載のマルチレベル電圧発生器において、
   前記複数のレベル電圧のうち前記第１、前記第２のレベル電圧とは異なるレベル電圧群が出力される複数の導電体と、
   前記複数の導電体と前記抵抗体とをそれぞれ結合して導通可能とする複数の接続部と、
   を更に具備し、
   前記複数の接続部は、前記第１及び第４の接続部との間に配置され、前記第１及び第４の接続部との間に形成される前記第２の抵抗領域を、更に複数の抵抗領域に分割するマルチレベル電圧発生器。
4. 請求項３に記載のマルチレベル電圧発生器において、
   前記第４の接続部及び前記複数の接続部は、前記抵抗体において、前記第１の接続部と前記第２の接続部とを結ぶ最短経路上に配置される
   マルチレベル電圧発生器。
5. 請求項３に記載のマルチレベル電圧発生器において、
   前記第４の接続部及び前記複数の接続部は、前記抵抗体において、前記第１の接続部と前記第２の接続部とを結ぶ最短経路上から外れた位置に配置される
   マルチレベル電圧発生器。
6. 請求項１から５いずれか１項に記載のマルチレベル電圧発生器であって、
   前記第１乃至第４の導電体は、それぞれ金属材料で形成されるマルチレベル電圧発生器。
7. 供給される第１及び第２の参照電圧に応じた複数のレベル電圧を生成し、前記複数のレベル電圧を出力する複数の導電体がデコーダを介して増幅器の入力側の容量性負荷に接続されるマルチレベル電圧発生器であって、
   第１及び第２の抵抗体と、
   第１の参照電圧が供給される第１の導電体と、
   第２の参照電圧が供給される第２の導電体と、
   前記第１及び第２の抵抗体を接続する第３及び第４の導電体と、
   前記複数のレベル電圧において第１至乃第４のレベル電圧がそれぞれ出力される第５至乃第８の導電体と、
   前記第１の導電体と前記第１の抵抗体とを結合して導通可能とする第１の接続部と、
   前記第２の導電体と前記第２の抵抗体とを結合して導通可能とする第２の接続部と、
   前記第３の導電体と前記第１の抵抗体とを結合して導通可能とする第３の接続部と、
   前記第４の導電体と前記第２の抵抗体とを結合して導通可能とする第４の接続部と、
   前記第５及び前記第６の導電体のそれぞれと前記第１の抵抗体とを結合して導通可能とする第５及び第６の接続部と、
   前記第７及び前記第８の導電体のそれぞれと前記第２の抵抗体とを結合して導通可能とする第７及び第８の接続部と、
   を具備し、
   前記第１の抵抗体に結合される前記第１、前記第３、前記第５、前記第６の導電体のそれぞれは互いに分離し、
   前記第２の抵抗体に結合される前記第２、前記第４、前記第７、前記第８の導電体のそれぞれは互いに分離し、
   前記第５の接続部、前記第１の接続部、前記第６の接続部、前記第３の接続部が、直列形態の第１から第３の抵抗領域を形成するように、前記第１の抵抗体に順次配置され、
   前記第７の接続部、前記第４の接続部、前記第８の接続部、前記第２の接続部が、直列形態の第４から第６の抵抗領域を形成するように、前記第２の抵抗体に順次配置され、
   前記第１の抵抗領域を介した前記第５の接続部と前記第１の接続部の間隔は、前記第２の抵抗領域を介した前記第１の接続部と前記第６の接続部の間隔、及び、前記第３の抵抗領域を介した前記第６の接続部と前記第３の接続部の間隔に比べて充分小さく、
   前記第４の抵抗領域を介した前記第７の接続部と前記第４の接続部の間隔は、前記第５の抵抗領域を介した前記第４の接続部と前記第８の接続部の間隔、及び、前記第６の抵抗領域を介した前記第８の接続部と前記第２の接続部の間隔に比べて充分小さいマルチレベル電圧発生器。
8. 請求項７に記載のマルチレベル電圧発生器において、
   前記第３の導電体と前記第４の導電体との間に接続される第３の抵抗体を更に具備し、
   前記第３の導電体又は前記第４の導電体のいずれか一方に第３の参照電圧が供給されるマルチレベル電圧発生器。
9. 請求項７に記載のマルチレベル電圧発生器において、
   前記第４の導電体は前記第３の導電体と同一とされるマルチレベル電圧発生器。
10. 請求項７に記載のマルチレベル電圧発生器において、
    前記第３の導電体と前記第４の導電体との間に直列形態で接続される複数の抵抗体を更に具備するマルチレベル電圧発生器。
11. 請求項７乃至１０のいずれか１項に記載のマルチレベル電圧発生器において、
    第５のレベル電圧が出力される第９の導電体と、
    前記第９の導電体と前記第２の抵抗体とを結合して導通可能とする第９の接続部と、
    を更に具備し、
    前記第９の接続部は、前記第２の接続部との間に第７の抵抗領域を形成するように前記第２の抵抗体に配置され、前記第７の抵抗領域を介した前記第２の接続部と前記第９の接続部の間隔は、前記第５の抵抗領域を介した前記第４の接続部と前記第８の接続部の間隔、及び、前記第６の抵抗領域を介した前記第８の接続部と前記第２の接続部の間隔に比べて充分小さいマルチレベル電圧発生器。
12. 請求項１０に記載のマルチレベル電圧発生器において、
    前記第３の導電体と前記第４の導電体との間に接続される前記複数の抵抗体のうち前記第３の導電体と接続される第３の抵抗体と、
    第５及び第６のレベル電圧がそれぞれ出力される第９及び第１０の導電体と、
    前記第３の導電体と前記第３の抵抗体とを結合して導通可能とする第９の接続部と、
    前記第９の導電体と前記第３の抵抗体とを結合して導通可能とする第１０の接続部と、
    前記第１０の導電体と前記第３の抵抗体とを結合して導通可能とする第１１の接続部と、を更に具備し、
    前記１０の接続部、前記第９の接続部、前記第１１の接続部が、直列形態の第７及び第８の抵抗領域を形成するように、前記第３の抵抗体に順次配置され、前記第７の抵抗領域を介した前記第１０の接続部と前記第９の接続部の間隔は、前記第８の抵抗領域が形成された前記第９の接続部と前記第１１の接続部の間隔に比べて充分小さいマルチレベル電圧発生器。
13. 請求項７乃至１２のいずれか１項に記載のマルチレベル電圧発生器において、
    前記複数のレベル電圧のうち前記第１、前記第２のレベル電圧と異なる第１のレベル電圧群が出力される第１の導電体群と、
    前記複数のレベル電圧のうち前記第３、前記第４のレベル電圧と異なる第２のレベル電圧群が出力される第２の導電体群と、
    前記第１の導電体群と前記第１の抵抗体とをそれぞれ結合して導通可能とする第１の接続部群と、
    前記第２の導電体群と前記第２の抵抗体とをそれぞれ結合して導通可能とする第２の接続部群と、
    を更に具備し、
    前記第１の接続部群は、前記第１の接続部と前記第６の接続部との間に配置され、前記第１及び前記第６の接続部との間に形成される前記第２の抵抗領域を、更に複数の抵抗領域に分割し、
    前記第２の接続部群は、前記第４の接続部と前記第８の接続部との間に配置され、前記第４及び前記第８の接続部との間に形成される前記第５の抵抗領域を、更に複数の抵抗領域に分割するマルチレベル電圧発生器。
14. 請求項１乃至１３のいずれか１項に記載のマルチレベル電圧発生器と、
    入力されるデジタルデータに応じて前記マルチレベル電圧発生器から出力されるレベル電圧を選択するデコーダと、
    前記デコーダで選択されたレベル電圧を増幅出力する増幅器と、
    を具備するデータドライバ。
15. 請求項１４に記載のデータドライバと、
    走査線と前記データ線とに接続された画素を有する表示パネルと、
    前記走査線を駆動するゲートドライバと
    を具備する液晶表示装置。

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