JP5219324B2 - 温度補償型単一電源ｈｆｅｔ - Google Patents

Description

（発明の背景）
技術分野
本発明は、単一電源を用いた温度補償ＨＦＥＴの装置及び方法に関する。
従来技術の説明
電力増幅器等など最近の通信電子機器は、高効率、高性能、かつ低電流ドレインの出力半導体デバイスを必要とする。エンハンスメント型ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）は、単一電源、即ち単一極性の電源で動作可能である。また、かかるデバイス技術においては幅広い温度にわたってデバイス動作を安定化させる自己バイアス能力が得られることが望ましく、有利である。ｐｎ接合、即ちＨＦＥＴプロセスに統合されたショットキ・ダイオードは、この要望を満たすことが可能である。しかしながら、ｐｎ接合ダイオードは、１電子ボルトを超えるポテンシャル障壁を有しており、約３ボルトのドレイン供給電圧を有する低電圧電力増幅器にするには高すぎる。ターン・オン電圧は好適には約０．６ボルト以下である。

従来技術では、ＨＦＥＴは、窒化チタン・タングステンを化合物半導体材料のスタック上に金属ゲート接続として製膜し、ターン・オン電圧が高い（例えば１．７ボルト）ショットキ障壁を形成する。ダイオードが接続されたＨＦＥＴ（即ち、図１に示すように、ゲートは１個の端子を形成し、ソース及びドレインの共通接続は第２端子を形成する）を用いて電子デバイス内の温度を補償しようとする試みがいくつかなされている。ダイオードが接続されたＨＦＥＴを温度補償用に用いる際の主要な問題点は、低電圧の用途（１．８Ｖもの低い供給電圧で動作する必要があるものがある）にはターン・オン電圧が高すぎ（約１．７Ｖ）、更に温度係数が低すぎて（約−０．４ミリボルト／℃）、電子デバイスの動作温度領域全体（通常、−５０℃〜１００℃）にわたる適切な補償には対応しないことである。動作領域全体に亘って電子デバイスを補償するためには、さらに大きな負の温度係数が必要である。
したがって、高い温度係数、及び低いターン・オン電圧で温度補償を行う装置及び方法を提供することは極めて望ましいことである。

（詳細な説明）
図２を参照する。本発明により同一工程で製造されたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）１０、及び隣接するショットキ・ダイオード１１を簡略断面図が示されている。この特定の実施形態においては、単なる説明の目的から、ＨＦＥＴはＲＦ増幅器用に使用されるべく設計された非常に大きなＲＦデバイス（例えば、数アンペアの電流を流し得る４０ｍｍのデバイス）であり、ショットキ・ダイオード１１はＨＦＥＴ１０よりも極めて小さい大きさであって極小量の電流を流す。ＨＦＥＴ１０及びショットキ・ダイオード１１の製造において、基板１２は、その上面にエピタキシャル成長させた化合物半導体層のスタック１４を有する。種々の化合物半導体材料を用いてＨＦＥＴ１０を形成することが可能であることは理解されるであろうが、この特定実施形態では、基板１２はバッファ１５を備えたガリウム砒素（ＧａＡｓ）ウエハである。このバッファ１５は、基板１２の上面にて使用される工程、及び形成される材料に応じて、１つ以上の層とすることができる。ＧａＡｓの層１６をバッファ１５上に成長させ、シリコンδドーピングの薄い層１７を層１６上に堆積させる。ＧａＡｓの第２層１８を層１７上に成長させ、砒化ガリウム・インジウム（ＩｎＧａＡｓ）のチャネル層１９を層１８上に成長させる。砒化アルミニウムガリウム（ＡｌＧａＡｓ）の層２０をチャネル層１９上に成長させ、ＧａＡｓのキャップ層２１を層２０上に成長させスタック１４を完成させる。

本発明に関連して用いられるＨＦＥＴの構成においては、いくつかの異なった種類のＨＦＥＴを組み込むことが可能であり、更にいくつかの異なったプロセスを用いることが可能である。本温度補償回路の製造、及び使用法をわかりやすく説明ための単なる一例のために、ＨＥＦＥＴ１０を例示して説明する。ＨＦＥＴ１０の製造においては、キャップ層２１及び層２０を貫通して開口をエッチングし、離間した領域をチャネル層１９の面上で露出させる。ソース・オーミック・コンタクト２４、及びドレイン・オーミック・コンタクト２５が離間領域に製膜され、誘電材料２７が構造全体にわたって製膜される。ここでは、オーミック・コンタクト２４及び２５が紙面に入る方向及び／又は紙面から出る方向に延びてＨＦＥＴ１０を対応する回路方向に接続されていることが理解されよう。誘電材料２７を貫通するゲート接続領域を開口してキャップ層２１を露出させ、金属接続層３０をキャップ層２１の上面に接触するように製膜し、ＨＦＥＴ１０用のゲートを形成する。一般的に、層３の金属接続は、チタン、又はチタン−タングステンを含有している。しかしながら、本実施形態においては、層３０は、窒化チタン−タングステン（ＴｉＷＮ）から形成される。ＴｉＷＮ又はＴｉ／Ａｕなどのシード金属の一部３１を金属接続層３０上に形成し、金などの低抵抗材料の被覆部３２をシード金属の層３１上に形成し、ＨＦＥＴ１０を完成する。

一般的に、ＨＦＥＴ１０の閾値電圧は、負の温度係数を有する。したがって、ＨＦＥＴ１０の温度が上昇するにつれて、ＨＦＥＴ１０を所望の動作点にバイアスをかけるために必要な閾値電圧は低下する。ＨＦＥＴ１０のゲートに一定のバイアス電圧を与えるように自己バイアス回路を設計すると、この負の温度係数は、幅広い温度にわたって動作点が大きくばらつく結果となり、仕様に対するＲＦ性能に負の影響を与える。比較的低い供給電圧（例えば、２．５Ｖ以下）を使用する単一電源ＨＦＥＴにおいては、この閾値電圧が温度に依存するため、要求温度領域（通常摂氏マイナス５０度乃至１００度）にわたって回路全体が動作不能となる。この問題は、自己バイアスがそれと同一の温度係数を有するアクティブ素子（ＨＦＥＴ等）を利用した場合に更に複雑となる。

負の温度係数問題を補償するため、ショットキ・ダイオード１１をスタック１４内にＨＦＥＴ１０に隣接して製造する。更に、ショットキ・ダイオード１１をＨＦＥＴ１０製造に用いる相互接続プロセスで製造することにより、更なる製造工程が殆ど又は全く不要となる。ショットキ・ダイオード１１の製造プロセスの好適実施形態においては、誘電材料２７貫通するショットキ・ダイオード領域を開口し、キャップ層２１の表面を露出させる。更に、金属接続層３１を堆積させたところに、ショットキ・ダイオード領域開口を形成することが好ましい。一般的に、ショットキ・ダイオード領域開口は、標準的なフォトレジスト（図示せず）を用いて規定し、ウエット及びドライのエッチング工程を組み合わせて用いて、絶縁材料２７を貫通してキャップ層２１の上面、又は層２１及び２０の内部に至り、層１９又は１８に到達する開口をエッチングする。

ここで、ショットキ・ダイオード領域開口は比較的大きく、又は長いことから、標準的なリソグラフィのマスキング及びエッチング技法が使用可能であることを当業者は理解するであろう。絶縁材料２７の好適なエッチング工程に関する詳細は、１９９６年６月１６日発行の「ＩＩＩ−Ｖ半導体ゲート構造の製造方法」と題する米国特許第５，４８４，７４０号、及び１９９７年４月８日発行の「ＩＩＩ−Ｖ半導体ゲート構造及び製造方法」と題する米国特許第５，６１９，７４０号にある。これら特許の開示内容はいずれも、この言及によって、本願に含まれるものとする。このエッチング工程中に、誘電材料２７内のＡＩＮ層は、ショットキ・ダイオード領域開口内のエッチング停止層として使用可能である。絶縁材料２７（及び／又はフォトレジスト層）をエッチング・マスクとして使用すると、化合物半導体スタック１４の少なくとも一部（本実施形態では、キャップ層２１及びＡｌＧａＡｓ層２０）がエッチングされ、ＩｎＧａＡｓ層１９又は平坦な層１８を露出させる。

上述のようにショットキ・ダイオード領域開口が形成されると、フォトレジストを除去して、シード金属（本実施形態ではＴｉＷＮ）層の部分３１をＨＦＥＴ１０のコンタクト領域に形成し、更に、部分３５をショットキ・ダイオード領域開口に同時に形成する。一般的に、シード金属のブランケット層を堆積させ、マスキングし、さらにエッチングして例示のような個々の部分３１及び３５を形成する。シード金属層の部分３５をショットキ金属（本好適実施形態ではＴｉＷＮ）として堆積させ、ＩｎＧａＡｓ層１９又は層１８でショットキ・ダイオードを形成する。本実施形態では、ショットキ金属部分３５を形成するためにシード層を用いているが、金属の種類及び製造プロセスによって、接続金属又はシード金属を利用することが可能である。

又、ショットキ・ダイオード又はバリアを形成するために、複数のスタック１４の層の内の一方を用いる。すなわち、ショットキ金属部３５を、所望の低バンド・ギャップを有するスタック１４のいずれかの層に接触して設ける。記述した特定のスタックでは、ＩｎＧａＡｓのバンドギャップ（即ち約０．６）が最も低いが、別の化合物半導体材料をスタック１４に含めれば、さらに低いバンドギャップ（例えば、０．４ｅＶより小さいバンドギャップのＩｎＡｓ）が得られる。ショットキ・ダイオード１１は、負の温度係数を有し、温度が下がりダイオードのターン・オン電圧を低下させる。

シード・金属層を堆積させ、さらにエッチングして部分３１，３５を形成し、低抵抗のオーバーレイ材料を単一の一般的なプロセスで堆積させ、さらにエッチングしてゲート及びショットキ接続を完成させる。この特定実施形態では、低抵抗の材料は金であり、ゲート接続部分３２をシード部分３１上に形成し、ショットキ・コンタクト３６をシード部分３５上に形成する。このようにショットキ・ダイオード１１をＨＦＥＴ１０に隣接し、且つＨＦＥＴ１０の製造と同時に製造する。製造プロセスにおいて、工程の追加は殆ど又は全く必要とせず、ショットキ・ダイオード１１の製造プロセスはＨＦＥＴ１０の製造プロセスと完全に適合する。

ソース・オーミック・コンタクト２４、及びドレイン・オーミック・コンタクト２５を形成中に、ショットキ・ダイオード領域開口に隣接して、誘電材料２７、キャップ層２１、及びＡｌＧａＡｓ層２０を貫通する開口を形成し、同時にソース及びドレインとのオーミック・コンタクト２４，２５用の開口を形成する。更に、ソース及びドレインのオーミック・コンタクト２４，２５を製膜する際には、ショットキ・オーミック・コンタクト４０を製膜し、ショットキ・ダイオード１１の陰極用外部コンタクトを設ける。

図３を参照する。ショットキ・ダイオード１１のＲＦパワーＨＦＥＴ（ＨＦＥＴ１０に類似）との１つの実現可能な接続の模式的ブロック図が示されている。この回路において、ショットキ・ダイオード１１の陰極は、アクティブ・バイアス回路４８を介してＲＦパワーＨＦＥＴ５０のゲートに接続されている。ここで、本実施形態では、図１のＨＦＥＴ１０をＨＦＥＴ５０として利用し、一般的には、別のＨＦＥＴ（例えば、アクティブ・バイアス回路４８で用いられるＨＦＥＴ）を同じプロセスで、且つ、一般的には、共通の半導体チップ上の隣接位置において製造可能であり、さらにメタライゼーション・プロセスの１つの間に接続可能であることは言うまでもない。

更に図４を参照すると、１つの実現可能なアクティブ・バイアス回路が簡略模式形態で図示され、破線に囲まれ、４８で示されている。アクティブ・バイアス回路の動作については、概略的に説明するに止める。この特定のアクティブ・バイアス回路の構造及び動作に関する更なる情報は、１９９３年１１月２３日発行の「イネーブルを備えた電流ミラー」(Current Mirror with Enable)と題する米国特許第５，２６４，７８４号及び／又は１９９８年５月２６日発行の「増幅器バイアス回路及び方法」と題する米国特許第５，７５７，２３６号から入手可能である。これら双方の特許の開示内容は、この言及によって、本願に含まれるものとする。

ショットキ・ダイオード１１の陽極は、単一電源（例えば、２．５ボルト電源）に接続するように構成される端子４６に接続される。一般的に、端子４６に供給される電力を厳しく調整して、一定電圧を確保する。ショットキ・ダイオード１１の陰極はＦＥＴ５２のドレインに接続し、そのソースは接地などの共通部分に接続する。また、ＦＥＴ５２のドレインは、電流制限抵抗５５を介して第２ＦＥＴ５４のゲートに接続する。ＦＥＴ５４のドレインは、これに接続された電力源（Ｖ_ｄｄ）を有するように構成された電力端子５６に接続され、ソースはＦＥＴ５２のゲートに接続される。また、ＦＥＴ５４のソースはＲＦパワーＨＦＥＴ５０に接続する。簡潔に述べると、ＦＥＴ５２はカレント・ミラーとして動作し、ＦＥＴ５４はソース・フォロアー又は電流バッファとして動作する。アクティブ・バイアス回路４８は、（ゲート−ソース電圧用の）Ｖ_ｇｓで示す固定電圧を供給し、ＨＦＥＴ５０が必要とするだけの量のゲート電流（Ｉ_ｇｓで示す）を供給し、適切に動作させる。本特定の実施形態では、ショットキ・ダイオード１１はアクティブ・バイアス回路４８に接続され、ＨＦＥＴ５０の温度補償を確実に行う。

ＦＥＴ５２は約−０．５ｍＶ／℃の温度係数を有し、ショットキ・ダイオード１１は約−１ないし−２ｍＶ／℃の温度係数を有する。また、ショットキ・ダイオード１１の回路内の位置のゆえに、その温度係数は、ＨＦＥＴ５０の温度係数が与える影響とは逆の影響を、回路全体に及ぼす。したがって、ショットキ・ダイオード１１及びＦＥＴ５２を含むアクティブ・バイアス回路４８の正の温度係数は、ＨＦＥＴ５０のゲート接続４９に接続され、温度変化と共にＨＦＥＴ５０の回路内の電流負荷の変化を補償する。温度変化を補償するためにＨＦＥＴ１０及びショットキ・ダイオード１１を組み込んだその他の多くの回路が考案可能であり、単に説明のために本回路を開示するものであることは理解されて当然である。

この特定の実施形態においては、更に、この説明のために、端子４６に印加されるＶ_ｄｄ電圧は２．５ボルトである。ＨＦＥＴ５０に必要なバイアス電圧は約０．７ボルトである。したがって、あらゆる温度補償回路をオンとし、更にＨＦＥＴ５０のゲート回路におけるあらゆる寄生抵抗間でいかなる降下があったとしても、０．８ボルトの最大値は変わらない。ここに開示する新規のショットキ・ダイオード１１は、約０．６ボルト以下でオンとなり、アクティブ・バイアス回路４８のあらゆる変化を補償するので（即ち、温度が上昇すると、ターン・オン電圧が下がる）、本回路は、単一電源ＨＦＥＴで低電圧温度補償を行う、求められた装置に適ったものであると看做すことができる。

したがって、新たな工程は殆ど、又はまったく必要としない同一プロセスを通じて同時に形成され、更に温度補償回路内部に適切に接続することが可能な新たな、且つ改善されたショットキ・ダイオード、及びＨＦＥＴを開示する。ショットキ・ダイオードは、ウエハ領域の追加は殆ど必要とせず、以ってコスト又は労力の追加は殆ど、又はまったく必要ない。また、ショットキ・ダイオードは、低バンドギャップ材料と一緒に形成されるので、有するターン・オン電圧はきわめて低く、単一電源ＨＦＥＴと一緒に、適切に組み込むことが可能である。

本発明の特定の実施形態を示し、説明してきたが、別の修正物及び改良物が当業者には思い浮かぶであろう。すなわち、本発明は、例示の特定の形態に限定されるものではなく、本発明の精神及び範囲から逸脱することのない全ての修正は添付の特許請求の範囲に含まれるものとすることを理解されたい。

通常のダイオードが接続されたＨＦＥＴを簡略的に示す模式図。 本発明により同一工程により製造されたＨＦＥＴ及び隣接したショットキ・ダイオードを簡略に示す断面図。 図２のＨＦＥＴとショットキ・ダイオードとの接続の１つを模式的に示すブロック図。 図３のアクティブ・バイアス回路として使用可能な１つの回路を簡略に示す模式図。

Claims (5)

1. 上面に形成されたエピタキシャル成長の複数の化合物半導体層のスタックを有する基板と、同スタックは第１エピタキシャル成長化合物半導体層を有することと、
   前記スタックの前記第１エピタキシャル成長化合物半導体層を有する少なくとも第１部分に形成されるとともに、ソース及びドレインとのオーミック・コンタクトを備えたチャネルと該チャネルと動作的に対応するゲート接続とを有したヘテロ接合電界効果トランジスタと、前記ゲート接続は複数の金属層を積層してなることと、前記ヘテロ接合電界効果トランジスタは第１のターン・オン電圧を有することと、
   前記ヘテロ電界効果トランジスタに隣接させて前記スタックの前記第１エピタキシャル成長化合物半導体層を有する少なくとも第２部分に形成されるショットキ・ダイオードと、同ショットキ・ダイオードは前記ヘテロ接合電界効果トランジスタに隣接し、かつ前記ショットキ・ダイオードは２つの端子を有することと、同ショットキ・ダイオードは、前記スタックのうちで最も低いバンドギャップを有する層に接触して前記複数の金属層を積層してなる層を有することと、同ショットキ・ダイオードは負の温度係数と前記第１ターン・オン電圧よりも低い第２ターン・オン電圧とを有することとからなり、単一電源に接続された前記ショットキ・ダイオードと前記へテロ電界効果トランジスタを互いに隣接して設けることによって、前記ヘテロ接合電界効果トランジスタ内で１．８Ｖ以下の低電圧の温度補償を行う、装置。
   
2. 前記ヘテロ接合電界効果トランジスタは負の温度係数を有し、前記ショットキ・ダイオードは温度変化に伴う前記ゲート回路内の電流負荷の変化を補償すべくゲート回路によって前記ヘテロ接合電界効果トランジスタの前記ゲート接続に接続される、請求項１記載の装置。
   
3. 第１エピタキシャル成長化合物半導体層を有するエピタキシャル成長化合物半導体層スタックが上面に形成された基板を提供する工程と、
   ソース及びドレインとのオーミック・コンタクトを備えたチャネルと、複数の金属層を積層してなる層からなるゲート接続であって前記チャネルに動作的に対応させたゲート接続とが形成され、第１ターン・オン電圧を有したヘテロ接合電界効果トランジスタを前記スタックの前記第１エピタキシャル成長化合物半導体層を有した第１部分に少なくとも形成する工程と、
   前記スタックの前記エピタキシャル成長化合物半導体層を有した少なくとも第２部分に、二つの端子を備えたショットキ・ダイオードであって、前記スタックのうちで最も低いバンドギャップを有する層に接触して前記複数の金属層を積層してなる層を有するとともに負の温度係数を有したショットキ・ダイオードを前記ヘテロ接合電界効果トランジスタに隣接して形成する工程とからなる、単一電源の前記ショットキ・ダイオードと前記へテロ電界効果トランジスタを互いに隣接して設けることによって、前記ヘテロ接合電界効果トランジスタ内で１．８Ｖ以下の低電圧の温度補償を行う装置の製造方法。
   
4. 前記ショットキ・ダイオードを形成する工程は、前記ヘテロ接合電界効果トランジスタの前記ゲート接続及び前記ショットキ・ダイオードと同時に前記複数の金属層を積層してなる層を堆積することによって行われる、請求項３記載の製造方法。
   
5. 前記ヘテロ接合電界効果トランジスタは負の温度係数を有し、前記方法は、温度変化に伴う前記ゲート回路内の電流負荷の変化を補償すべく前記ショットキ・ダイオードをゲート回路によって前記ヘテロ接合電界効果トランジスタのゲート接続に接続する工程をさらに有する請求項３記載の製造方法。

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