JPH07106525A - 電界効果トランジスタおよび化合物半導体集積回路 - Google Patents
電界効果トランジスタおよび化合物半導体集積回路Info
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- JPH07106525A JPH07106525A JP24658593A JP24658593A JPH07106525A JP H07106525 A JPH07106525 A JP H07106525A JP 24658593 A JP24658593 A JP 24658593A JP 24658593 A JP24658593 A JP 24658593A JP H07106525 A JPH07106525 A JP H07106525A
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Abstract
(57)【要約】
【構成】化合物半導体集積回路において、電界効果トラ
ンジスタのソースおよびドレインに高濃度ｎ型ＧａＡｓ
層６を設け、その上部にアンドープＧａＡｓ層７，第二
のゲート電極１０を設けた。 【効果】ダイオードの寄生抵抗を低減し、かつダイオー
ド面積を縮小でき、超高速動作に最適な電界効果トラン
ジスタおよび集積回路を提供することができる。
ンジスタのソースおよびドレインに高濃度ｎ型ＧａＡｓ
層６を設け、その上部にアンドープＧａＡｓ層７，第二
のゲート電極１０を設けた。 【効果】ダイオードの寄生抵抗を低減し、かつダイオー
ド面積を縮小でき、超高速動作に最適な電界効果トラン
ジスタおよび集積回路を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は超高速性を有する電界効
果トランジスタ（ＦＥＴ）を用いた化合物半導体集積回
路にかかり、特にその高速性を高めるのに好適なＦＥＴ
およびダイオードを持つ化合物半導体集積回路に関す
る。
果トランジスタ（ＦＥＴ）を用いた化合物半導体集積回
路にかかり、特にその高速性を高めるのに好適なＦＥＴ
およびダイオードを持つ化合物半導体集積回路に関す
る。
【０００２】
【従来の技術】従来のＦＥＴを用いた化合物半導体集積
回路は、たとえばアイイーイーイージャーナル オブ
ソリッドステート サーキッツ（IEEE JOURNAL OF SOLI
D−STATE CIRCUITS, VOL. 27, NO. 10, pp. 1342−134
5)において論じられている。その化合物半導体集積回路
はダイオード，ＦＥＴおよび抵抗素子から構成されてい
る。
回路は、たとえばアイイーイーイージャーナル オブ
ソリッドステート サーキッツ（IEEE JOURNAL OF SOLI
D−STATE CIRCUITS, VOL. 27, NO. 10, pp. 1342−134
5)において論じられている。その化合物半導体集積回路
はダイオード，ＦＥＴおよび抵抗素子から構成されてい
る。
【０００３】図３に示すように、この従来例ではＦＥＴ
としてＩｎＧａＡｓチャネル３３を持つ二次元電子ガス
電界効果トランジスタ(2DEG FET)を用いることにより、
１０Ｇｂｐｓ光伝送システムに使用することを目的とす
る超高速集積回路を実現していた。ここで使用している
ダイオードはＦＥＴと同一構造のものであり、ＦＥＴの
ゲートとソース間（またはソースドレインの両方）の二
端子を用いたショットキーダイオードを用いていた。図
３において、３１は半絶縁性ＧａＡｓ基板、３２はＡｌ
ＧａＡｓヘテロバッファを含んだアンドープバッファ
層、３３はアンドープＩｎＧａＡｓチャネル層、３４は
Ｎ型ＡｌＧａＡｓ電子供給層、３５はｎ型ＧａＡｓキャ
ップ層、３８はＴｉ／Ａｌからなるリフトオフゲート電
極、３９はＡｕＧｅ／Ｎｉ／Ａｕからなるアロイオーミ
ック電極である。
としてＩｎＧａＡｓチャネル３３を持つ二次元電子ガス
電界効果トランジスタ(2DEG FET)を用いることにより、
１０Ｇｂｐｓ光伝送システムに使用することを目的とす
る超高速集積回路を実現していた。ここで使用している
ダイオードはＦＥＴと同一構造のものであり、ＦＥＴの
ゲートとソース間（またはソースドレインの両方）の二
端子を用いたショットキーダイオードを用いていた。図
３において、３１は半絶縁性ＧａＡｓ基板、３２はＡｌ
ＧａＡｓヘテロバッファを含んだアンドープバッファ
層、３３はアンドープＩｎＧａＡｓチャネル層、３４は
Ｎ型ＡｌＧａＡｓ電子供給層、３５はｎ型ＧａＡｓキャ
ップ層、３８はＴｉ／Ａｌからなるリフトオフゲート電
極、３９はＡｕＧｅ／Ｎｉ／Ａｕからなるアロイオーミ
ック電極である。
【０００４】このようにダイオードにＦＥＴと同一の構
造を用いることは、現在の化合物半導体ＦＥＴ集積回路
で一般的に用いられている方法である。
造を用いることは、現在の化合物半導体ＦＥＴ集積回路
で一般的に用いられている方法である。
【０００５】
【発明が解決しようとする課題】図４に示すようにダイ
オードはソースフォロア回路中にレベルシフト用として
多数使用されている。われわれの検討によるとこのよう
なソースフォロアの帯域はソースフォロアの各ノードに
付加される容量と、ダイオードの寄生抵抗によって制限
されてしまい、ＩＣ自体の帯域を劣化させる問題がある
ことが明らかになった。
オードはソースフォロア回路中にレベルシフト用として
多数使用されている。われわれの検討によるとこのよう
なソースフォロアの帯域はソースフォロアの各ノードに
付加される容量と、ダイオードの寄生抵抗によって制限
されてしまい、ＩＣ自体の帯域を劣化させる問題がある
ことが明らかになった。
【０００６】化合物半導体ＦＥＴをダイオードとして用
いた場合、ＦＥＴのソース抵抗Ｒｓおよびドレイン抵抗
Ｒｄがダイオードの寄生抵抗となる。ＦＥＴのソース抵
抗は一般にゲート幅１０μｍあたり３５ないし７０Ω程
度が実現されている。ＦＥＴを高性能にする意味でもソ
ース抵抗を低減する要求があるが、従来の技術では寄生
抵抗をそれ以下に低減することは困難であった。
いた場合、ＦＥＴのソース抵抗Ｒｓおよびドレイン抵抗
Ｒｄがダイオードの寄生抵抗となる。ＦＥＴのソース抵
抗は一般にゲート幅１０μｍあたり３５ないし７０Ω程
度が実現されている。ＦＥＴを高性能にする意味でもソ
ース抵抗を低減する要求があるが、従来の技術では寄生
抵抗をそれ以下に低減することは困難であった。
【０００７】一方ダイオードの寄生抵抗を小さくする方
法にはゲート幅を広げる方法もあるが、この場合にはダ
イオード面積の増加により寄生容量が増加するため帯域
はほとんど改善できなかった。
法にはゲート幅を広げる方法もあるが、この場合にはダ
イオード面積の増加により寄生容量が増加するため帯域
はほとんど改善できなかった。
【０００８】従来例のようにＦＥＴをダイオードとして
用いる方法ではＩＣの帯域をこれ以上向上することが困
難であり、さらに高速なＩＣが実現できないという問題
があった。
用いる方法ではＩＣの帯域をこれ以上向上することが困
難であり、さらに高速なＩＣが実現できないという問題
があった。
【０００９】本発明の目的は、ダイオードの寄生抵抗を
低減し、かつダイオード面積を縮小できる電界効果トラ
ンジスタ構造を提案し、超高速動作に最適な化合物半導
体集積回路を提供することにある。
低減し、かつダイオード面積を縮小できる電界効果トラ
ンジスタ構造を提案し、超高速動作に最適な化合物半導
体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、ＦＥＴのソースおよびドレインに高濃度不純物層を
形成し、その高濃度不純物層の上にアンドープ半導体層
を形成し、そのアンドープ半導体層の上部にダイオード
のアノードとなる第二のゲート電極を形成した。
に、ＦＥＴのソースおよびドレインに高濃度不純物層を
形成し、その高濃度不純物層の上にアンドープ半導体層
を形成し、そのアンドープ半導体層の上部にダイオード
のアノードとなる第二のゲート電極を形成した。
【００１１】
【作用】高濃度不純物層をショットキーダイオードのカ
ソードにすることにより、ダイオードの寄生抵抗のうち
半導体層内における直列抵抗を非常に小さくでき、特に
高濃度不純物層の膜厚を厚くすることにより直列抵抗を
従来に比べ１桁以下に低減できる。
ソードにすることにより、ダイオードの寄生抵抗のうち
半導体層内における直列抵抗を非常に小さくでき、特に
高濃度不純物層の膜厚を厚くすることにより直列抵抗を
従来に比べ１桁以下に低減できる。
【００１２】アンドープ半導体層を高濃度不純物層の上
部に形成することにより、第二のゲート電極と半導体層
間にトンネル電流成分が少ない良好なショットキー接合
を形成することができる。発明者らの実験によると理想
因子ｎ＝１.１ の良好なダイオードが得られる。
部に形成することにより、第二のゲート電極と半導体層
間にトンネル電流成分が少ない良好なショットキー接合
を形成することができる。発明者らの実験によると理想
因子ｎ＝１.１ の良好なダイオードが得られる。
【００１３】さらにＦＥＴのドレインまたはソースの高
濃度不純物層の上にダイオードを形成することによりダ
イオードの面積を縮小できる。
濃度不純物層の上にダイオードを形成することによりダ
イオードの面積を縮小できる。
【００１４】
【実施例】以下、本発明の実施例１を図１，図２および
図４によって説明する。図１はHIGFET(Heterostructure
Insulated-Gate FET)と呼ばれるタイプのＦＥＴとダイ
オードの断面構造図である。図２は図１のＨＩＧＦＥＴ
を用いたソースフォロア回路を上方からみたレイアウト
図、図４はソースフォロア回路の回路図である。
図４によって説明する。図１はHIGFET(Heterostructure
Insulated-Gate FET)と呼ばれるタイプのＦＥＴとダイ
オードの断面構造図である。図２は図１のＨＩＧＦＥＴ
を用いたソースフォロア回路を上方からみたレイアウト
図、図４はソースフォロア回路の回路図である。
【００１５】まずＦＥＴの製造工程を説明する。図１に
おいて半絶縁性ＧａＡｓ基板１上にＭＢＥ（電子線エピ
タキシャル）法によってアンドープＧａＡｓバッファ層
２，ｐ型ＧａＡｓ層３，ｎ型ＩｎＧａＡｓ能動層４，ア
ンドープＡｌＧａＡｓ層５を連続的に順次成長する。こ
こで各層の厚さおよび不純物濃度は表１に示すとおりで
ある。ｎ型ＩｎｙＧａ１−ｙＡｓ能動層４の組成比ｙは
０.２ ，アンドープＡｌｘＧａ１−ｘＡｓ層５の組成比
ｘは０.３とした。
おいて半絶縁性ＧａＡｓ基板１上にＭＢＥ（電子線エピ
タキシャル）法によってアンドープＧａＡｓバッファ層
２，ｐ型ＧａＡｓ層３，ｎ型ＩｎＧａＡｓ能動層４，ア
ンドープＡｌＧａＡｓ層５を連続的に順次成長する。こ
こで各層の厚さおよび不純物濃度は表１に示すとおりで
ある。ｎ型ＩｎｙＧａ１−ｙＡｓ能動層４の組成比ｙは
０.２ ，アンドープＡｌｘＧａ１−ｘＡｓ層５の組成比
ｘは０.３とした。
【００１６】
【表１】
【００１７】また表１に示した層はＭＯＣＶＤ（有機金
属化学気相成長）法によって形成しても良い。その場合
にはｐ型ＧａＡｓ層３の不純物には炭素を用いるのが好
適である。
属化学気相成長）法によって形成しても良い。その場合
にはｐ型ＧａＡｓ層３の不純物には炭素を用いるのが好
適である。
【００１８】次にウエットエッチにより素子分離を行っ
た後、厚さ６００ｎｍのＷＳｉ（タングステンシリサイ
ド）を被着，加工して耐熱性ゲート電極８を形成する。
この後、ソース−ゲート間の抵抗を小さくするために、
耐熱性ゲート電極８をマスクとしてＳｉイオンを注入し
ても良い。その場合のイオン注入条件は、加速エネルギ
５０ｋｅＶ，ドーズ量１Ｅ１４／cm2 であり、熱処理に
より活性化させる。
た後、厚さ６００ｎｍのＷＳｉ（タングステンシリサイ
ド）を被着，加工して耐熱性ゲート電極８を形成する。
この後、ソース−ゲート間の抵抗を小さくするために、
耐熱性ゲート電極８をマスクとしてＳｉイオンを注入し
ても良い。その場合のイオン注入条件は、加速エネルギ
５０ｋｅＶ，ドーズ量１Ｅ１４／cm2 であり、熱処理に
より活性化させる。
【００１９】次にＳｉＯＮ膜を堆積，加工した後これを
マスクとして用い、ＦＥＴのソース，ドレイン部の半導
体表面を７０ｎｍの深さまで削り、表出したｐ型ＧａＡ
ｓ層３の上にＭＯＣＶＤ（有機金属化学気相成長）法に
よって高濃度ｎ型ＧａＡｓ層６およびアンドープＧａＡ
ｓ層７を連続的に成長する。このときの結晶成長はＳｉ
ＯＮ膜をマスクとし、ソース，ドレイン部に選択的に成
長する。高濃度ｎ型ＧａＡｓ層６はＳｉまたはＳｅを４
Ｅ１８／cm3 の濃度でドープした厚さ３２０ｎｍのＧａ
Ａｓからなり、アンドープＧａＡｓ層７は厚さは５０ｎ
ｍのＧａＡｓからなる。成長時の温度は通常６８０℃で
あり、原料ガスにはトリメチルガリウムおよびアルシン
を用いる。
マスクとして用い、ＦＥＴのソース，ドレイン部の半導
体表面を７０ｎｍの深さまで削り、表出したｐ型ＧａＡ
ｓ層３の上にＭＯＣＶＤ（有機金属化学気相成長）法に
よって高濃度ｎ型ＧａＡｓ層６およびアンドープＧａＡ
ｓ層７を連続的に成長する。このときの結晶成長はＳｉ
ＯＮ膜をマスクとし、ソース，ドレイン部に選択的に成
長する。高濃度ｎ型ＧａＡｓ層６はＳｉまたはＳｅを４
Ｅ１８／cm3 の濃度でドープした厚さ３２０ｎｍのＧａ
Ａｓからなり、アンドープＧａＡｓ層７は厚さは５０ｎ
ｍのＧａＡｓからなる。成長時の温度は通常６８０℃で
あり、原料ガスにはトリメチルガリウムおよびアルシン
を用いる。
【００２０】次にＡｕＧｅ／Ｗ／Ｎｉ／Ａｕからなるオ
ーミック電極９をアンドープＧaＡs層７の上にリフトオ
フ法により形成し、４００℃で合金化する。これにより
半導体層内に深さ約１４０ｎｍまでアロイ領域１９が広
がるため、オーミック電極９と高濃度ｎ型ＧａＡｓ層６
との電気的接続を良好にできる。次に、Ｍｏ／Ｐｔ／Ａ
ｕからなる第二のゲート電極１０をアンドープＧａＡｓ
層７の上にリフトオフ法により形成する。
ーミック電極９をアンドープＧaＡs層７の上にリフトオ
フ法により形成し、４００℃で合金化する。これにより
半導体層内に深さ約１４０ｎｍまでアロイ領域１９が広
がるため、オーミック電極９と高濃度ｎ型ＧａＡｓ層６
との電気的接続を良好にできる。次に、Ｍｏ／Ｐｔ／Ａ
ｕからなる第二のゲート電極１０をアンドープＧａＡｓ
層７の上にリフトオフ法により形成する。
【００２１】その後、Ｍｏ／Ａｕ／Ｍｏからなる低抵抗
金属１１を耐熱性ゲート電極８の上に形成し、これらの
電極の上に配線を行って、集積回路が完成する。
金属１１を耐熱性ゲート電極８の上に形成し、これらの
電極の上に配線を行って、集積回路が完成する。
【００２２】図２に本実施例による電界効果トランジス
タをソースフォロア回路に適用した場合のレイアウト例
を示す。図中破線Ａ−Ａ′における断面図が図１に相当
する。このようにレイアウトすることにより、図４に示
すソースフォロア回路が実現できる。
タをソースフォロア回路に適用した場合のレイアウト例
を示す。図中破線Ａ−Ａ′における断面図が図１に相当
する。このようにレイアウトすることにより、図４に示
すソースフォロア回路が実現できる。
【００２３】本実施例１によれば、ダイオードの寄生抵
抗はゲート幅１０μｍあたり１５Ω程度に低減できる。
これはＦＥＴと同一構造のダイオードを用いた場合に５
０Ω程度であったのに比べると、寄生抵抗は約３０％に
なる。つまり本実施例によれば従来に比べゲート幅３０
％のダイオードで同一の寄生抵抗が得られ、素子面積を
著しく縮小できる。また、ＦＥＴとダイオードの電極を
共通にしたことにより、ダイオード面積はさらに約１／
２程度になり、かつＦＥＴ−ダイオード間の配線による
寄生容量は０となる。これらにより寄生容量が低減で
き、ソースフォロアの帯域を従来に比べ改善できる。
抗はゲート幅１０μｍあたり１５Ω程度に低減できる。
これはＦＥＴと同一構造のダイオードを用いた場合に５
０Ω程度であったのに比べると、寄生抵抗は約３０％に
なる。つまり本実施例によれば従来に比べゲート幅３０
％のダイオードで同一の寄生抵抗が得られ、素子面積を
著しく縮小できる。また、ＦＥＴとダイオードの電極を
共通にしたことにより、ダイオード面積はさらに約１／
２程度になり、かつＦＥＴ−ダイオード間の配線による
寄生容量は０となる。これらにより寄生容量が低減で
き、ソースフォロアの帯域を従来に比べ改善できる。
【００２４】なお実施例１において第二のゲート電極１
０をＭｏ／Ｐｔ／Ａｕとしたが、そのゲート金属は通常
用いられているＴｉ／Ｐｔ／Ａｕや、耐熱製ゲート金属
であるＷＳｉなどを用いても良い。
０をＭｏ／Ｐｔ／Ａｕとしたが、そのゲート金属は通常
用いられているＴｉ／Ｐｔ／Ａｕや、耐熱製ゲート金属
であるＷＳｉなどを用いても良い。
【００２５】また、実施例１において第二のゲート電極
をＭｏ／Ａｕ／Ｍｏとし、低抵抗金属１１と同時に形成
しても良い。この場合には集積回路を製造する工程が短
縮できる。
をＭｏ／Ａｕ／Ｍｏとし、低抵抗金属１１と同時に形成
しても良い。この場合には集積回路を製造する工程が短
縮できる。
【００２６】次に本発明の実施例２を図５によって説明
する。図５はＨＩＧＦＥＴとダイオードの断面構造図で
ある。
する。図５はＨＩＧＦＥＴとダイオードの断面構造図で
ある。
【００２７】まず、ＦＥＴの製造工程を説明する。図５
において半絶縁性ＩｎＰ基板４１上にＭＢＥ（電子線エ
ピタキシャル）法によってアンドープＩｎＡｌＡｓバッ
ファ層４２，ｐ型ＩｎＧａＡｓ層４３，ｎ型ＩｎＧａＡ
ｓ能動層４４，アンドープＩｎＡｌＡｓ層４５を連続的
に順次成長する。ここで各層の厚さおよび不純物濃度は
表２に示すとおりである。ここでｐ型ＩｎｙＧａ１−ｙ
Ａｓ層４３およびｎ型ＩｎｙＧａ１−ｙＡｓ能動層４４
の組成比ｙは０.５３ とし、アンドープＩｎｚＡｌ１−
ｚＡｓバッファ層４２およびアンドープＩｎｚＡｌ１−
ｚＡｓ層４５の組成比ｚは０.５２ とし、それぞれ半絶
縁性ＩｎＰ基板４１に格子整合させた。
において半絶縁性ＩｎＰ基板４１上にＭＢＥ（電子線エ
ピタキシャル）法によってアンドープＩｎＡｌＡｓバッ
ファ層４２，ｐ型ＩｎＧａＡｓ層４３，ｎ型ＩｎＧａＡ
ｓ能動層４４，アンドープＩｎＡｌＡｓ層４５を連続的
に順次成長する。ここで各層の厚さおよび不純物濃度は
表２に示すとおりである。ここでｐ型ＩｎｙＧａ１−ｙ
Ａｓ層４３およびｎ型ＩｎｙＧａ１−ｙＡｓ能動層４４
の組成比ｙは０.５３ とし、アンドープＩｎｚＡｌ１−
ｚＡｓバッファ層４２およびアンドープＩｎｚＡｌ１−
ｚＡｓ層４５の組成比ｚは０.５２ とし、それぞれ半絶
縁性ＩｎＰ基板４１に格子整合させた。
【００２８】
【表２】
【００２９】また表２に示した層はＭＯＣＶＤ（有機金
属化学気相成長）法によって形成しても良い。その場合
にはｐ型ＩｎＧａＡｓ層４３の不純物には炭素を用いる
のが好適である。
属化学気相成長）法によって形成しても良い。その場合
にはｐ型ＩｎＧａＡｓ層４３の不純物には炭素を用いる
のが好適である。
【００３０】次にウエットエッチにより素子分離を行っ
た後、厚さ６００ｎｍのＷＳｉ（タングステンシリサイ
ド）を被着，加工して耐熱性ゲート電極８を形成する。
た後、厚さ６００ｎｍのＷＳｉ（タングステンシリサイ
ド）を被着，加工して耐熱性ゲート電極８を形成する。
【００３１】次にＳｉＯＮ膜を堆積，加工した後これを
マスクとして用い、ＦＥＴのソース，ドレイン部の半導
体表面を６０ｎｍの深さまで削り、表出したｐ型ＩｎＧ
aＡs層４３の上にＭＯＣＶＤ（有機金属化学気相成長）
法によって高濃度ｎ型InGaAs層４６およびアンドープＩ
ｎＡｌＡｓ層４７を連続的に成長する。このときの結晶
成長はＳｉＯＮ膜をマスクとし、ソース，ドレイン部に
選択的に成長する。高濃度ｎ型ＩｎＧａＡｓ層４６はＳ
ｉまたはＳｅを４Ｅ１８／cm3 の濃度でドープした厚さ
３２０ｎｍのＩｎｙＧａ１−ｙＡｓ(ｙ＝０.５３）から
なり、アンドープＩｎＡｌＡｓ層４７は厚さは５０ｎｍ
のＩｎｚＡｌ１−ｚＡｓ（ｚ＝０.５２)からなる。
マスクとして用い、ＦＥＴのソース，ドレイン部の半導
体表面を６０ｎｍの深さまで削り、表出したｐ型ＩｎＧ
aＡs層４３の上にＭＯＣＶＤ（有機金属化学気相成長）
法によって高濃度ｎ型InGaAs層４６およびアンドープＩ
ｎＡｌＡｓ層４７を連続的に成長する。このときの結晶
成長はＳｉＯＮ膜をマスクとし、ソース，ドレイン部に
選択的に成長する。高濃度ｎ型ＩｎＧａＡｓ層４６はＳ
ｉまたはＳｅを４Ｅ１８／cm3 の濃度でドープした厚さ
３２０ｎｍのＩｎｙＧａ１−ｙＡｓ(ｙ＝０.５３）から
なり、アンドープＩｎＡｌＡｓ層４７は厚さは５０ｎｍ
のＩｎｚＡｌ１−ｚＡｓ（ｚ＝０.５２)からなる。
【００３２】次にＳｉＯＮ膜を堆積し、アンドープＩｎ
ＡｌＡｓ層４７の上に一部窓を開け、これをマスクとし
てアンドープＩｎＡｌＡｓ層４７をエッチング工程によ
り除去し、表出した高濃度ｎ型ＩｎＧａＡｓ層４６の上
にノンアロイオーミック電極４９を形成する。ノンアロ
イオーミック電極４９にはたとえばＴｉ／Ｐｔ／Ａｕを
用いる。次にＭｏ／Ｐｔ／Ａｕからなる第二のゲート電
極１０をアンドープＩｎＡｌＡｓ層４７上にリフトオフ
法により形成する。
ＡｌＡｓ層４７の上に一部窓を開け、これをマスクとし
てアンドープＩｎＡｌＡｓ層４７をエッチング工程によ
り除去し、表出した高濃度ｎ型ＩｎＧａＡｓ層４６の上
にノンアロイオーミック電極４９を形成する。ノンアロ
イオーミック電極４９にはたとえばＴｉ／Ｐｔ／Ａｕを
用いる。次にＭｏ／Ｐｔ／Ａｕからなる第二のゲート電
極１０をアンドープＩｎＡｌＡｓ層４７上にリフトオフ
法により形成する。
【００３３】その後、Ｍｏ／Ａｕ／Ｍｏからなる低抵抗
金属１１を耐熱性ゲート電極８の上に形成し、これらの
電極の上に配線を行って、集積回路が完成する。
金属１１を耐熱性ゲート電極８の上に形成し、これらの
電極の上に配線を行って、集積回路が完成する。
【００３４】なお実施例２において第二のゲート電極１
０をＴｉ／Ｐｔ／Ａｕとし、ノンアロイオーミック電極
４９と同時に形成しても良い。この場合には集積回路を
製造する工程が短縮できる。
０をＴｉ／Ｐｔ／Ａｕとし、ノンアロイオーミック電極
４９と同時に形成しても良い。この場合には集積回路を
製造する工程が短縮できる。
【００３５】本実施例２によればダイオードのカソード
電極であるノンアロイオーミック電極４９と高濃度ｎ型
ＩｎＧａＡｓ層４６との間の接触抵抗を低減でき、実施
例１に比べダイオードの寄生抵抗をさらに低減できる。
よってダイオードの面積を縮小し、ソースフォロア回路
に使用した場合の帯域を著しく改善できる。
電極であるノンアロイオーミック電極４９と高濃度ｎ型
ＩｎＧａＡｓ層４６との間の接触抵抗を低減でき、実施
例１に比べダイオードの寄生抵抗をさらに低減できる。
よってダイオードの面積を縮小し、ソースフォロア回路
に使用した場合の帯域を著しく改善できる。
【００３６】次に本発明の実施例３を図６によって説明
する。図６はＦＥＴとダイオードの断面構造図である。
実施例１との違いはＦＥＴとダイオードを分離し、ダイ
オードのカソード電極５９をアンドープＧａＡｓ層７上
に設けた点である。
する。図６はＦＥＴとダイオードの断面構造図である。
実施例１との違いはＦＥＴとダイオードを分離し、ダイ
オードのカソード電極５９をアンドープＧａＡｓ層７上
に設けた点である。
【００３７】本実施例によれば、高濃度ｎ型ＧａＡｓ層
６をＦＥＴのソース−ドレインとダイオードのカソード
部に同一プロセスで形成することができ、最小限のプロ
セスの増加により高性能ＦＥＴと寄生抵抗の小さいダイ
オードを同一基板上に形成することができる。
６をＦＥＴのソース−ドレインとダイオードのカソード
部に同一プロセスで形成することができ、最小限のプロ
セスの増加により高性能ＦＥＴと寄生抵抗の小さいダイ
オードを同一基板上に形成することができる。
【００３８】
【発明の効果】本発明によれば、ダイオードの寄生抵抗
を低減し、かつダイオード面積を縮小でき、超高速動作
に最適な電界効果トランジスタおよび集積回路を提供す
ることができる。
を低減し、かつダイオード面積を縮小でき、超高速動作
に最適な電界効果トランジスタおよび集積回路を提供す
ることができる。
【図１】本発明の実施例１の電界効果トランジスタおよ
びダイオードの断面図。
びダイオードの断面図。
【図２】本発明の実施例１のソースフォロア回路を上方
からみたレイアウト図。
からみたレイアウト図。
【図３】従来の電界効果トランジスタおよびダイオード
の断面図。
の断面図。
【図４】ソースフォロア回路を説明する回路図。
【図５】本発明の実施例２の電界効果トランジスタおよ
びダイオードの断面図。
びダイオードの断面図。
【図６】本発明の実施例３の電界効果トランジスタおよ
びダイオードの断面図。
びダイオードの断面図。
１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓバ
ッファ層、３…ｐ型ＧａＡｓ層、４…ｎ型ＩｎＧａＡｓ
能動層、５…アンドープＡｌＧａＡｓ層、６…高濃度ｎ
型ＧａＡｓ層、７…アンドープＧａＡｓ層、８…耐熱性
ゲート電極、９…オーミック電極、１０…第二のゲート
電極、１１…低抵抗金属。
ッファ層、３…ｐ型ＧａＡｓ層、４…ｎ型ＩｎＧａＡｓ
能動層、５…アンドープＡｌＧａＡｓ層、６…高濃度ｎ
型ＧａＡｓ層、７…アンドープＧａＡｓ層、８…耐熱性
ゲート電極、９…オーミック電極、１０…第二のゲート
電極、１１…低抵抗金属。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼澤 浩幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 北村 圭一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】化合物半導体基板表面に形成された能動層
と、前記能動層に対し電界を印加できる位置に形成した
第一のゲート電極と、該能動層の両側に形成した高濃度
不純物層と、前記高濃度不純物層の上部に形成したソー
ス電極およびドレイン電極から構成される電界効果トラ
ンジスタにおいて、前記高濃度不純物層の上部にアンド
ープ半導体層と第二のゲート電極を設けたことを特徴と
する電界効果トランジスタ。 - 【請求項２】請求項１において、前記高濃度半導体層と
して不純物濃度１Ｅ１８／cm3 以上のｎ型ＧａＡｓ層を
用い、前記アンドープ半導体層としてアンソドープＧａ
Ａｓ層を用いた電界効果トランジスタ。 - 【請求項３】請求項１において、前記高濃度半導体層と
して不純物濃度１Ｅ１８／cm3 以上のｎ型ＩｎＧａＡｓ
層を用い、前記アンドープ半導体層としてアンドープIn
AlAs層を用いた電界効果トランジスタ。 - 【請求項４】電界効果トランジスタとレベルシフトダイ
オードから成るソースフォロア回路を含む集積回路にお
いて、請求項１，２または３に記載の電界効果トランジ
スタを有し、前記第二のゲート電極を前記ソースフォロ
ア回路のレベルシフトダイオードのアノード電極として
用いた化合物半導体集積回路。 - 【請求項５】化合物半導体基板表面に形成された能動層
と、前記能動層に対し電界を印加できる位置に形成した
第一のゲート電極と、前記能動層の両側に形成した高濃
度不純物層と、前記高濃度不純物層の上部に形成したソ
ース電極およびドレイン電極から構成される電界効果ト
ランジスタにおいて、前記高濃度不純物層と前記ソース
および前記ドレイン電極との間にアンドープ半導体層を
設け、前記高濃度半導体層として不純物濃度１Ｅ１８／
cm3 以上のｎ型ＧａＡｓ層を用い、前記アンドープ半導
体層としてアンドープＧａＡｓ層を用いた電界効果トラ
ンジスタ。 - 【請求項６】請求項１，２，３または５において、前記
高濃度不純物層と前記アンドープ半導体層の形成に選択
成長法を用いた電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24658593A JPH07106525A (ja) | 1993-10-01 | 1993-10-01 | 電界効果トランジスタおよび化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24658593A JPH07106525A (ja) | 1993-10-01 | 1993-10-01 | 電界効果トランジスタおよび化合物半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106525A true JPH07106525A (ja) | 1995-04-21 |
Family
ID=17150610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24658593A Pending JPH07106525A (ja) | 1993-10-01 | 1993-10-01 | 電界効果トランジスタおよび化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533027A (ja) * | 2000-04-27 | 2003-11-05 | モトローラ・インコーポレイテッド | 温度補償型単一電源ｈｆｅｔ |
| JP2007520884A (ja) * | 2004-01-23 | 2007-07-26 | インターナショナル・レクチファイヤー・コーポレーション | Ｉｉｉ族窒化物電流制御デバイスおよび製造方法 |
-
1993
- 1993-10-01 JP JP24658593A patent/JPH07106525A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533027A (ja) * | 2000-04-27 | 2003-11-05 | モトローラ・インコーポレイテッド | 温度補償型単一電源ｈｆｅｔ |
| JP2007520884A (ja) * | 2004-01-23 | 2007-07-26 | インターナショナル・レクチファイヤー・コーポレーション | Ｉｉｉ族窒化物電流制御デバイスおよび製造方法 |
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