JP5243984B2 - 電子増倍機能内蔵型の固体撮像素子 - Google Patents

Description

本発明は、電子増倍機能内蔵型の固体撮像素子に関するものである。

従来、増倍レジスタを有する固体撮像素子が知られている（例えば、下記特許文献１〜３参照）。このような固体撮像素子においては、撮像領域から読み出された電荷を、水平シフトレジスタを介して増倍レジスタに転送している。増倍レジスタは、半導体層上に形成された絶縁層と、絶縁層上に形成された転送電極とを備えているが、ある電極（ＤＣ電極）に直流電位を与えて固定した状態で、次段の転送電極（増倍電極）の電位を大きく上昇させると、これらの電極間の電荷転送時において、電子増倍が行われるとされている。

特許３８６２８５０号公報 特表２００７−５３３１３０号公報 特開２００１−１２７２７７号公報

しかしながら、本願発明者らは、上述の構造の増倍レジスタを鋭意検討した結果、光に対する感度をあげつつ、解像度をよくするため、高抵抗のエピタキシャル層を有する基板使った場合には、電子増倍が殆ど行われない旨を発見した。

本発明は、高抵抗のエピタキシャル層を有する基板を用いても電子増倍が十分に行われる電子増倍機能内蔵型の固体撮像素子を提供することを目的とする。

上述の課題を解決するため、本発明に係る電子増倍機能内蔵型の固体撮像素子は、Ｐ型の半導体基板と、半導体基板上に成長したＰ型のエピタキシャル層と、エピタキシャル層内に形成された撮像領域と、エピタキシャル層内に形成されたＮ型の半導体領域を有し、撮像領域からの信号を転送する水平シフトレジスタと、エピタキシャル層内に形成されたＰ型のウェル領域とを備え、Ｎ型の前記半導体領域は、ウェル領域内に延びており、ウェル領域内のＰ型不純物濃度は、エピタキシャル層内のＰ型不純物濃度よりも高く、ウェル領域において水平シフトレジスタからの電子を増倍する増倍レジスタが形成されていることを特徴とする。

エピタキシャル層は、結晶性に優れていることで知られている。したがって、Ｐ型のエピタキシャル層にＮ型の半導体領域を形成した場合、水平シフトレジスタにおける電子は結晶性の優れた半導体内において転送されるので、電子転送が高精度に行われる。このように転送された電子は、増倍レジスタ内に入るが、増倍レジスタの周囲には、エピタキシャル層よりも相対的に高濃度のＰ型のウェル領域が存在している。本願発明者らは、このような場合においては、増倍レジスタにおける転送電極直下の電位変化が急峻になり、電子増倍率が著しく向上する旨を発見した。

また、増倍レジスタは、ウェル領域内に形成されたＮ型の前記半導体領域と、上記半導体領域上に形成された絶縁層と、この絶縁層上に隣接して形成された複数の転送電極と、転送電極間に配置され直流電位が印加されるＤＣ電極とを備えることが好ましい。

すなわち、直流電位が印加されるＤＣ電極と、次段の転送電極（増倍電極）との間における、Ｎ型の半導体領域内の電位変化が急峻になり、顕著に電子増倍が行われる。

また、上記絶縁層は、単一のＳｉＯ_２層のみからなることが好ましい。絶縁層は、その機械的耐性と電気的耐圧の向上を目的として、Ｓｉ_３Ｎ_４層とＳｉＯ_２層の２層構造を採用することが好ましいと考えられた。しかしながら、当初の予想に反して、このような絶縁層を用いた場合、増倍レジスタにおけるゲインが劣化した。一方、絶縁層が、単一のＳｉＯ_２層のみからなる場合、ゲインの劣化が生じないという予想を超える結果が得られた。

本発明の電子増倍機能内蔵型の固体撮像素子によれば、高抵抗のエピタキシャル層を用いても電子増倍が十分に行われる。

固体撮像素子の平面図である。 図１に示した固体撮像素子のＩＩ−ＩＩ矢印断面図である。 図１に示した固体撮像素子のＩＩＩ−ＩＩＩ矢印断面図である。 固体撮像素子の詳細な接続関係を示す平面図である。 図４に示した固体撮像素子のＶ−Ｖ矢印断面図である。 駆動／読出回路と固体撮像素子の接続関係を示すブロック図である。 増倍レジスタにおけるポテンシャル図である。 固体撮像素子を使用した時間と相対ゲインの関係を示すグラフである。

以下、実施の形態に係る電子増倍機能内蔵型の固体撮像素子について説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。

図１は裏面入射型の固体撮像素子１００の平面図である。

半導体基板上には絶縁層２が形成されており、絶縁層２の表面上には複数の垂直電荷転送電極が形成され、これらは垂直シフトレジスタを構成している。垂直シフトレジスタの形成された領域は撮像領域ＶＲであって、本例の場合はＣＣＤ撮像領域である。なお、撮像領域ＶＲは、ＭＯＳ型のイメージセンサから構成してもよい。

撮像領域ＶＲの一辺には、水平シフトレジスタＨＲが隣接して設けられており、水平シフトレジスタＨＲから増倍レジスタＥＭに至る電荷転送経路内には、コーナーレジスタＣＲが配置されている。コーナーレジスタＣＲの構造は、水平シフトレジスタＨＲと同一であるが、電荷転送方向が円弧を描くように曲がっている。増倍レジスタＥＭの出力端には、アンプＡＭＰが電気的に接続されており、アンプＡＭＰの出力端子ＯＳから取得された画像信号が画素ごとに順次読み出される。

絶縁層２が形成された半導体基板の裏面側の中央部は、矩形状にエッチングされており、凹部ＤＰが形成されている。凹部ＤＰの形成された側は、基板の裏面であり、イメージは固体撮像素子の裏面側に入射する。

図２は、図１に示した固体撮像素子のＩＩ−ＩＩ矢印断面図である。

固体撮像素子１００は、Ｐ型の半導体基板１Ａと、半導体基板１Ａ上に成長したＰ型のエピタキシャル層１Ｂと、エピタキシャル層１Ｂ内に形成された撮像領域ＶＲと、エピタキシャル層１Ｂ内に形成されたＮ型の半導体領域１Ｃを有しており、埋め込みチャネル型のＣＣＤが構成されている。光像ｈνは、基板裏面側から入射する。半導体基板１Ａは裏面側からエッチングされ、凹部ＤＰを構成している。なお、半導体基板１Ａ、エピタキシャル層１Ｂ及び半導体領域１Ｃを含んだ全体を半導体基板１とする。半導体基板１上に絶縁層２が形成され、絶縁層２上に転送電極３が設けられている。エピタキシャル層１Ｂの一部にはＰ型のコンタクト領域１Ｇが形成されており、コンタクト領域１Ｇには電極Ｅ１が設けられている。電極Ｅ１にグランド電位などの基準電位を与えると、Ｐ型の半導体基板１Ａとエピタキシャル層１Ｂの電位が決定される。

撮像領域ＶＲにおいて、転送される電子は、図２の紙面に垂直な方向に進行する。なお、Ｎ型の半導体領域内には、電荷転送方向に沿って延びた複数のＰ型半導体領域からなるアイソレーションＩＳ(図４参照)が形成され、垂直シフトレジスタの各チャネルを画成しているが、説明の簡略化のため、同図ではアイソレーションを示していない。

図３は、図１に示した固体撮像素子のＩＩＩ−ＩＩＩ矢印断面図である。

撮像領域ＶＲに設けられた転送電極３Ａ、３Ｂは交互に配置されており、これらは一部領域が重なっているが、隣接する転送電極３Ａ，３Ｂ間には絶縁層５が介在し、電気的に分離されている。撮像領域ＶＲからの信号は水平シフトレジスタＨＲによって転送される。また、水平シフトレジスタＨＲの隣には、増倍レジスタＥＭ（同図では電極群のみをＥＭとして模式的に示している）が位置している。増倍レジスタＥＭの位置におけるエピタキシャル層１Ｂ内にはＰ型のウェル領域１Ｄが形成されており、Ｎ型の半導体領域１Ｃは、ウェル領域１Ｄ内にも延びている。ウェル領域１Ｄ内のＰ型不純物濃度は、エピタキシャル層１Ｂ内のＰ型不純物濃度よりも高い。

半導体基板１は凹部ＤＰの形成された薄板部と、その周囲の厚板部からなる。厚板部においては、光の入射によって内部で発生したキャリアは、表面側に到達する前に消滅する。特に、半導体基板１ＡのＰ型不純物濃度は、エピタキシャル層１Ｂよりも十分に高濃度であるので、キャリアの走行距離も短くなる。水平シフトレジスタＨＲ、コーナーレジスタＣＲ（図１参照）及び増倍レジスタＥＭは、少なくとも薄板部よりも外側の領域に形成され、好ましくは厚板部の領域に形成されている。したがって、厚板部において発生したキャリアが、これらのレジスタ内に混入することはない。

図４は、固体撮像素子の詳細な接続関係を示す平面図である。

撮像領域ＶＲは、垂直方向に沿って交互に配置された垂直転送電極３Ａ，３Ｂを備えている。各転送電極３Ａ，３Ｂは水平方向に延びており、隣接するもの同士は若干重なっている。本例においては、転送電極３には、３相の駆動電圧（Ｐ１Ｖ，Ｐ２Ｖ，Ｐ３Ｖ）が与えられている。この駆動電圧の印加により、転送電極直下に蓄積された電子が、垂直方向に転送される。なお、同図においては、ＦＦＴ（フル・フレーム・トランスファー）方式のＣＣＤが示されているが、これは蓄積領域を更に含むＦＴ（フレーム・トランスファー）方式のＣＣＤ、或いは、ＩＴ（インターライン・トランスファー）方式のＣＣＤに置換することもできる。

撮像領域ＶＲには、各垂直電荷転送チャネルＣＨ１〜ＣＨ１０を分離するためのＰ型のアイソレーションＩＳが形成されている。撮像領域ＶＲを構成するチャネルＣＨ１〜ＣＨ１０において光の入射に応答して発生した電荷は、垂直方向へ転送され、チャネル毎に水平シフトレジスタＨＲの各転送電極６の直下に流れ込む。

なお、撮像領域ＶＲと水平シフトレジスタＨＲとの間には、ゲート電圧ＴＧが与えられる転送電極（トランスファーゲート）が設けられており、ゲート電圧ＴＧを制御することで、撮像領域ＶＲから水平シフトレジスタＨＲに流れ込む電荷量を制御することができる。

水平シフトレジスタＨＲを構成している転送電極６Ａ，６Ｂは、水平方向に沿って交互に配置され、一部分が重なっている。なお、いずれのレジスタにおいても、隣接する転送電極３Ａ、３Ｂ、６Ａ，６Ｂ、７Ａ，７Ｂ、８Ａ，８Ｂ間には、絶縁層２の上に形成された絶縁層５（図５参照）が介在しており、これらは電気的に分離されている。転送電極６には、３相の駆動電圧（Ｐ１ＨＡ，Ｐ２ＨＡ，Ｐ３ＨＡ）が与えられ、転送電極６の直下の電子は、水平方向に転送される。水平シフトレジスタＨＲには、円弧状に曲がったコーナーレジスタＣＲが連続している。コーナーレジスタＣＲを構成している転送電極７Ａ，７Ｂは、円弧に沿って交互に配置され、一部分が重なっている。転送電極７には、水平シフトレジスタに与えられるものと共通の３相の駆動電圧（Ｐ１ＨＡ，Ｐ２ＨＡ，Ｐ３ＨＡ）が与えられ、転送電極７の直下の電子は、円弧に沿って、増倍レジスタＥＭまで転送される。

増倍レジスタＥＭでは、転送電極８Ａ，８Ｂを水平方向に沿って交互に配置しており、一部分が重なっている。転送電極８には、３相の駆動電圧（Ｐ１ＨＢ，Ｐ２ＨＢ，Ｐ３ＨＢ）が与えられ、転送電極８の直下の電子は、水平方向に転送される。４つ組の転送電極８のうち、３つの転送電極８には駆動電圧が与えられるが、残りの１つの転送電極８は、ＤＣ電極であって直流電位ＤＣＢが与えられる。本例では、水平方向に順次隣接する４つ組の転送電極８、すなわち、第１番目、第２番目、第３番目、第４番目の転送電極８がある場合、２番目に位置するものをＤＣ電極として、これに直流電位ＤＣＢを与える。

転送電極８に与えられる電位は正電位であるが、第１番目の転送電極８に適当な正電位（Ｐ１ＨＢ）を印加し、ポテンシャル井戸を深くし（電位を上げる：図７参照）、この井戸内に電子を蓄積しておく。第３番目の転送電極８にも大きな正電位（Ｐ２ＨＢの最大値＞Ｐ２ＨＡの最大値）を与え、ポテンシャル井戸を深くしておき、第２番目の転送電極８に与えられる一定の電位（ＤＣＢ）は、これらの電位（Ｐ１ＨＢ，Ｐ２ＨＢ）よりも低く、第１番目と第３番目の井戸の間にポテンシャル障壁を形成する。この状態で、第１番目のポテンシャル井戸を浅くしていくと（電位を下げる；図７参照）、ポテンシャル井戸から溢れた電子が、ポテンシャル障壁を越えて、第３番目の転送電極のポテンシャル井戸（ポテンシャル深さΦＡ）内に落ちる。この電子の落下の際、電子増倍が行われる。第１番目のポテンシャルの電位は、更に下げて（上方向）、蓄積された電子が完全に第３番目のポテンシャル井戸に転送されるようにする。なお、ポテンシャルΦの向きは下向きが正である。

この増倍された電子は、第４番目の転送電極８の直下のポテンシャル井戸を深くしながら、第３番目の転送電極８の直下のポテンシャル井戸を浅くすることで、第４番目のポテンシャル井戸に移動させることができる。同様に、第４番目のポテンシャル井戸に蓄積された電子は、第３番目から第４番目の電荷転送を行った方法と同じ方法を用いて、次の組の第１番目のポテンシャル井戸に移動させ、蓄積される。以下、上記と同一の手法を用いて、次の組においても、増倍・転送工程を繰り返す。なお、本例では、電荷転送には、３相駆動が用いられているが、これは４相駆動としたり、２相駆動とすることも可能である。

増倍された電子は、最終的に高濃度のＮ型半導体領域ＦＤに流れ込む。半導体領域ＦＤは、アンプＡＭＰに接続されている。このアンプＡＭＰは半導体基板１内に作りこまれたフローティング・ディフュージョン・アンプである。

図５は、図４に示した固体撮像素子のＶ−Ｖ矢印断面図である。なお、図６は、駆動／読出回路２００と固体撮像素子１００の接続関係を示すブロック図である。駆動／読出回路２００から、各種の信号が固体撮像素子１００に与えられる。なお、電荷読出部の説明においては、便宜上、各要素と信号は同一符号を用いることとする。

まず、信号読出部の構成について説明する。信号読出部の半導体領域ＦＤには、アンプＡＭＰが接続されている。半導体領域ＦＤ内の電荷量に応じて、トランジスタＱＢのゲート電位が変動し、これに応じて、出力ドレインＯＤからトランジスタＱＢを介して抵抗Ｒを流れる電流量が変化する。すなわち、半導体領域ＦＤに蓄積された電荷量に応じて、抵抗Ｒの両端値の電圧（出力電圧）ＯＳが変化し、これが読み出されることとなる。

１つの画素からの電荷が読み出された後、リセットゲートＲＧにリセット電圧ＲＧが入力され、リセットドレインＲＤを介して半導体領域ＦＤの電位がリセットされる。ここで、リセットドレインＲＤのポテンシャルは正であるため、リセット時には、電子を蓄積可能なポテンシャル井戸が半導体領域ＦＤ内に形成される。リセット後には、リセットゲートＲＧの電位を制御して、トランジスタＱＡをオフし、半導体領域ＦＤの電位をフローティングレベルにしておく。

なお、半導体領域ＦＤ内に電荷を流入させる前は、手前の信号ゲートＳＧの電位を上げて、ここに電荷を蓄積し、且つ、出力ゲートＯＧの電位は固定して、信号ゲートＳＧの直下領域から半導体領域ＦＤ内に電荷が流れ込まないように障壁を形成しておく。その後、出力ゲートＯＧの電位は固定したまま、信号ゲートＳＧの電位を下げれば、信号ゲートＳＧの直下に蓄積された電荷が、半導体領域ＦＤ内に流れ込む。

次に、増倍レジスタＥＭについて説明する。ウェル領域１Ｄにおいては増倍レジスタＥＭが形成されているが、増倍レジスタＥＭは、水平シフトレジスタＨＲからの電子を増倍する。

エピタキシャル層は、結晶性に優れていることで知られている。特に、低不純物濃度の場合には結晶性は高くなる。したがって、Ｐ型のエピタキシャル層１ＢにＮ型の半導体領域を１Ｃ形成した場合、垂直シフトレジスタ、水平シフトレジスタＨＲ、及びコーナーレジスタＣＲにおける電子は、結晶性の優れた半導体内において転送され、ノイズが少なくなり、電子転送が高精度に行われる。このように転送された電子は、増倍レジスタＥＭの半導体領域１Ｃ内に入る。また、低不純物濃度のため空乏層が広がりやすく感度が高くなる。空乏層内で発生した電子は電界によるドリフトで動くため、走行する間に拡散により広がることがなく、解像度もよくなる。

増倍レジスタＥＭは、ウェル領域１Ｄ内に形成されたＮ型の半導体領域１Ｃと、半導体領域１Ｃ上に形成された絶縁層２と、絶縁層２上に隣接して形成された複数の転送電極８と、転送電極８間に配置され直流電位ＤＣＢ（図４及び図７参照）が印加されるＤＣ電極８とを備えている。増倍レジスタＥＭの周囲には、エピタキシャル層１Ｂよりも相対的に高濃度のＰ型のウェル領域１Ｄが存在している。なお、エピタキシャル層１Ｂは基板全面に形成されているが、Ｎ型の半導体領域１Ｃは、撮像領域ＶＲ、水平シフトレジスタＨＲ、コーナーレジスタＣＲ、増倍レジスタＥＭの形成された領域のみに選択的に形成されている。

図７は、増倍レジスタＥＭにおけるポテンシャル図である。

上記構造の場合、同図に示すように、増倍レジスタＥＭにおける転送電極８の直下の半導体領域内の電位変化が急峻になり、電子増倍率が著しく向上する。すなわち、直流電位ＤＣＢが印加されるＤＣ電極８と、電位Ｐ２ＨＢが与えられる次段の転送電極（増倍電極）８との間における、Ｎ型の半導体領域１Ｃ内の電位変化が急峻になり、顕著に電子増倍が行われる。

直流電位ＤＣＢが与えられる第２番目のポテンシャルを超えて、第１番目のポテンシャル井戸（電位Ｐ１ＨＢ）から、第３番目のポテンシャル井戸（電位Ｐ２ＨＢ）に電子が流れ込む際に、電子増倍が行われる。仮に、Ｐ型のウェル領域１Ｄ（図５参照）がない場合には、同図の点線ＰＲＩで示されるように、ポテンシャル変化が緩慢になり、十分な電子増倍が行えなくなる。高抵抗のエピタキシャル層を用いたときに、Ｐ型のウェル領域１Ｄがない場合は増倍が殆ど行われないが、ある場合には１段当たりの増倍率は１．０１以上であった。

なお、上述の実施形態における半導体層内のＰ型不純物濃度Ｃ_Ｐ、Ｎ型不純物濃度Ｃ_Ｎの範囲は、以下の場合が好適である。
・Ｐ型半導体基板１Ａの不純物濃度Ｃ_Ｐ（１Ａ）＝１×１０^１７〜１×１０^１９／ｃｍ^３
・Ｐ型エピタキシャル層１Ｂの不純物濃度Ｃ_Ｐ（１Ｂ）＝１×１０^１１〜１×１０^１６／ｃｍ^３
・Ｎ型半導体領域１Ｃの不純物濃度Ｃ_Ｎ（１Ｃ）＝１×１０^１２〜１×１０^１７／ｃｍ^３
・Ｐ型ウェル領域１Ｄの不純物濃度Ｃ_Ｐ（１Ｄ）＝１×１０^１２〜１×１０^１７／ｃｍ^３
ここで、不純物濃度Ｃは以下の関係を満たしている。
・Ｃ_Ｐ（１Ａ）＞Ｃ_Ｎ（１Ｃ）＞Ｃ_Ｐ（１Ｂ）
・Ｃ_Ｐ（１Ａ）＞Ｃ_Ｐ（１Ｄ）＞Ｃ_Ｐ（１Ｂ）

ここで、Ｐ型半導体基板１Ａの厚みｔ（１Ａ）、Ｐ型エピタキシャル層１Ｂの厚みｔ（１Ｂ）、Ｎ型半導体領域１Ｃの厚みｔ（１Ｃ）、Ｐ型ウェル領域１Ｄの厚みｔ（１Ｄ）は、以下の関係を満たしている。
・ｔ（１Ａ）＞ｔ（１Ｂ）＞ｔ（１Ｄ）＞ｔ（１Ｃ）

なお、上述の半導体の材料はＳｉであるが、本例におけるＰ型エピタキシャル層１Ｂの比抵抗は１００Ωｃｍであり、通常使われる１０Ωｃｍに対して高い値である。

次に、絶縁層２の材料について説明する。

図８は、固体撮像素子を使用した時間と相対ゲインの関係を示すグラフである。

図５に示した実施例に係る絶縁層２は、単一のＳｉＯ_２層のみからなる。比較例となる絶縁層は、Ｓｉ_３Ｎ_４層／ＳｉＯ_２層の２層構造を採用した。単一のＳｉＯ_２層とＳｉ_３Ｎ_４層／ＳｉＯ_２層の２層で同じ厚みで比較している。ＳｉＯ_２層は、Ｓｉの熱酸化膜である。また、Ｓｉ_３Ｎ_４層は、ＬＰＣＶＤ法で形成されたものである。転送電極の材料はＰをドープしたポリシリコンである。

比較例の絶縁層を用いた場合、撮像時間の経過と共に、増倍レジスタにおける相対ゲインが徐々に低下した。一方、絶縁層２が、単一のＳｉＯ_２層のみからなる実施例の場合、５時間の経過後においても、ゲインの劣化が生じないという予想を超える結果が得られた。

この現象を検討するに、２層構造の絶縁層の場合、Ｓｉ_３Ｎ_４層／ＳｉＯ_２層の界面に電荷がトラップされ、トラップされた電荷に起因する電界が増倍レジスタＥＭの特性に悪影響を与えているものと推定される。

本発明は、高性能な電子増倍を行うことで、微弱な光像を撮像することが可能な電子増倍機能内蔵型の固体撮像素子に適用することができる。

なお、上述の形態は、半導体基板をエッチングすることなく、表面入射型の固体撮像素子に適用することも可能である。

１Ａ…半導体基板、１Ｂ…エピタキシャル層、ＶＲ…撮像領域、１Ｃ…Ｎ型の半導体領域、ＨＲ…水平シフトレジスタ、１Ｄ…Ｐ型のウェル領域、ＥＭ…増倍レジスタ。

Claims (3)

1. Ｐ型の半導体基板と、
   前記半導体基板上に成長したＰ型のエピタキシャル層と、
   前記エピタキシャル層内に形成された撮像領域と、
   前記エピタキシャル層内に形成されたＮ型の半導体領域を有し、前記撮像領域からの信号を転送する水平シフトレジスタと、
   前記エピタキシャル層内に形成されたＰ型のウェル領域と、
   を備え、
   Ｎ型の前記半導体領域は、前記ウェル領域内に延びており、
   前記ウェル領域内のＰ型不純物濃度は、前記エピタキシャル層内のＰ型不純物濃度よりも高く、
   前記ウェル領域において前記水平シフトレジスタからの電子を増倍する増倍レジスタが形成されている、
   ことを特徴とする電子増倍機能内蔵型の固体撮像素子。
2. 前記増倍レジスタは、
   前記ウェル領域内に形成されたＮ型の前記半導体領域と、
   前記半導体領域上に形成された絶縁層と、
   前記絶縁層上に隣接して形成された複数の転送電極と、
   前記転送電極間に配置され直流電位が印加されるＤＣ電極と、
   を備えることを特徴とする請求項１に記載の電子増倍機能内蔵型の固体撮像素子。
3. 前記絶縁層は、単一のＳｉＯ_２層のみからなる、
   ことを特徴とする請求項２に記載の電子増倍機能内蔵型の固体撮像素子。
   
   
   
   
   
   

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