JPH05211180A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH05211180A JPH05211180A JP4244715A JP24471592A JPH05211180A JP H05211180 A JPH05211180 A JP H05211180A JP 4244715 A JP4244715 A JP 4244715A JP 24471592 A JP24471592 A JP 24471592A JP H05211180 A JPH05211180 A JP H05211180A
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Abstract
(57)【要約】
【目的】 内部で発生する雑音が小さく、またＦＤＡの
ようなリセット動作を必要としない高速駆動に適した電
荷転送装置を実現すること。 【構成】 ｎ型シリコン基板１上のｐ型ウェル２の表面
層に形成されたＣＣＤチャネル３と、このＣＣＤチャネ
ル３上にゲート絶縁膜８を介して設けられた電荷転送電
極７及び出力ゲート電極６と、ＣＣＤチャネル３の出力
端に隣接して設けられたリセットドレイン４とを備えた
電荷転送装置であり、リセットドレイン４に負荷抵抗Ｒ
Ｌを介して電圧を印加することにより、信号電荷の読出
し動作時にＣＣＤチャネル３の出力端とリセットドレイ
ン４との間に衝突電離を起こす高電界を印加し、ＣＣＤ
チャネル３からリセットドレイン４に流れる信号電荷を
増幅し、衝突電離により増幅されリセットドレイン４に
流れる増幅電流を電圧に変換して取り出すことを特徴と
する。
ようなリセット動作を必要としない高速駆動に適した電
荷転送装置を実現すること。 【構成】 ｎ型シリコン基板１上のｐ型ウェル２の表面
層に形成されたＣＣＤチャネル３と、このＣＣＤチャネ
ル３上にゲート絶縁膜８を介して設けられた電荷転送電
極７及び出力ゲート電極６と、ＣＣＤチャネル３の出力
端に隣接して設けられたリセットドレイン４とを備えた
電荷転送装置であり、リセットドレイン４に負荷抵抗Ｒ
Ｌを介して電圧を印加することにより、信号電荷の読出
し動作時にＣＣＤチャネル３の出力端とリセットドレイ
ン４との間に衝突電離を起こす高電界を印加し、ＣＣＤ
チャネル３からリセットドレイン４に流れる信号電荷を
増幅し、衝突電離により増幅されリセットドレイン４に
流れる増幅電流を電圧に変換して取り出すことを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像装置などに使
用される電荷転送装置に係わり、特に信号電荷検出手段
の改良をはかった電荷転送装置に関する。
用される電荷転送装置に係わり、特に信号電荷検出手段
の改良をはかった電荷転送装置に関する。
【０００２】
【従来の技術】ＣＣＤ（電荷結合素子）は、アナログ信
号を低雑音で転送できるという優れた特徴を持つため、
現在固体撮像装置などに広く利用されている。図１８
は、従来から知られているフローティングディフュージ
ョンアンプ（ＦＤＡ）を備えた、埋込みチャネルＣＣＤ
における出力部断面の一例を示したものである。また、
図１９は図１８に示した各端子印加電圧の一例を、図２
０は図１９に示したｔ1 〜ｔ5 の各時点におけるポテン
シャルの様子を示したものである。以下、このＣＣＤの
製造方法と信号電荷の検出原理を簡単に説明する。
号を低雑音で転送できるという優れた特徴を持つため、
現在固体撮像装置などに広く利用されている。図１８
は、従来から知られているフローティングディフュージ
ョンアンプ（ＦＤＡ）を備えた、埋込みチャネルＣＣＤ
における出力部断面の一例を示したものである。また、
図１９は図１８に示した各端子印加電圧の一例を、図２
０は図１９に示したｔ1 〜ｔ5 の各時点におけるポテン
シャルの様子を示したものである。以下、このＣＣＤの
製造方法と信号電荷の検出原理を簡単に説明する。
【０００３】図１８に示すように、ｎ型シリコン基板１
上に、ｐ型ウェル２，ｎ型埋込みチャネル３及びゲート
絶縁膜８を形成した後、出力ゲート（ＯＧ）電極６，電
荷転送電極７，リセットゲート（ＲＧ）電極１１を、第
１層，第２層の多結晶シリコン膜を分断することにより
設置する。続いて、フローティングディフュージョン部
（ＦＤ）１０並びにリセットドレイン（ＲＤ）４のｎ+
層、ウェルコンタクト５（図では省略してあるチャネル
ストップともコンタクトしている。）のｐ+ 層を形成す
る。
上に、ｐ型ウェル２，ｎ型埋込みチャネル３及びゲート
絶縁膜８を形成した後、出力ゲート（ＯＧ）電極６，電
荷転送電極７，リセットゲート（ＲＧ）電極１１を、第
１層，第２層の多結晶シリコン膜を分断することにより
設置する。続いて、フローティングディフュージョン部
（ＦＤ）１０並びにリセットドレイン（ＲＤ）４のｎ+
層、ウェルコンタクト５（図では省略してあるチャネル
ストップともコンタクトしている。）のｐ+ 層を形成す
る。
【０００４】図１８に示した例では２相クロックパルス
を用いて駆動する例を考えているため、チャネル中３−
２で示した領域の不純物濃度が３−１の領域の濃度より
も小さくなるように作られている。
を用いて駆動する例を考えているため、チャネル中３−
２で示した領域の不純物濃度が３−１の領域の濃度より
も小さくなるように作られている。
【０００５】このＣＣＤは、図示しない拡散層からの注
入や光によって生じた電子の塊を、転送電極７下のチャ
ネル３中に形成した電位の高いポテンシャル井戸に蓄積
・転送し、ＦＤ１０において電荷量を電圧に変換したの
ち、２段ソースフォロワを通して出力する。具体的に
は、図１９に示す印加電圧、図２０に示すポテンシャル
の変化により、次のようにして信号電荷が検出される。
入や光によって生じた電子の塊を、転送電極７下のチャ
ネル３中に形成した電位の高いポテンシャル井戸に蓄積
・転送し、ＦＤ１０において電荷量を電圧に変換したの
ち、２段ソースフォロワを通して出力する。具体的に
は、図１９に示す印加電圧、図２０に示すポテンシャル
の変化により、次のようにして信号電荷が検出される。
【０００６】ｔ＝ｔ1 ，ｔ2 の期間に、ＲＧ電極１１を
ＯＮ／ＯＦＦしてＦＤ１０の電位をＲＤ４の電位ＶRDで
初期化する（リセット動作）。ｔ＝ｔ3 でφ1 がＬレベ
ルになると、電荷転送電極７−１直下のポテンシャル井
戸に蓄積されていた信号電荷ＱSIG が押し出されてＦＤ
１０に流入する。このとき、ＦＤ１０の容量をＣFDとす
ると、ＦＤ１０の電位変化はΔＶFD＝ＱSIG ／ＱFDとな
り、信号電荷量が電圧変化に変換されて検出される。そ
の後、ｔ＝ｔ4 ，ｔ5 の期間に再びＲＧ電極１１をＯＮ
／ＯＦＦさせてリセット動作を行う。（蓄積された信号
電荷ＱSIG をＲＤ４に排出する。）これを繰り返して、
順次運ばれてくる信号電荷をＦＤ１０の電圧変化として
検出する。
ＯＮ／ＯＦＦしてＦＤ１０の電位をＲＤ４の電位ＶRDで
初期化する（リセット動作）。ｔ＝ｔ3 でφ1 がＬレベ
ルになると、電荷転送電極７−１直下のポテンシャル井
戸に蓄積されていた信号電荷ＱSIG が押し出されてＦＤ
１０に流入する。このとき、ＦＤ１０の容量をＣFDとす
ると、ＦＤ１０の電位変化はΔＶFD＝ＱSIG ／ＱFDとな
り、信号電荷量が電圧変化に変換されて検出される。そ
の後、ｔ＝ｔ4 ，ｔ5 の期間に再びＲＧ電極１１をＯＮ
／ＯＦＦさせてリセット動作を行う。（蓄積された信号
電荷ＱSIG をＲＤ４に排出する。）これを繰り返して、
順次運ばれてくる信号電荷をＦＤ１０の電圧変化として
検出する。
【０００７】この構造は、製造方法も簡単で現在多用さ
れている。しかしながら、ＦＤ電位の初期化をする際に
熱雑音による電位の揺らぎが生じるため、増幅前の信号
のＳ／Ｎが劣化するという問題がある。なお、この電位
の揺らぎは、等価電子数にすると〈ΔＱ2 〉＝ｋＴＣFD
となるため、ｋＴＣノイズと呼ばれる。
れている。しかしながら、ＦＤ電位の初期化をする際に
熱雑音による電位の揺らぎが生じるため、増幅前の信号
のＳ／Ｎが劣化するという問題がある。なお、この電位
の揺らぎは、等価電子数にすると〈ΔＱ2 〉＝ｋＴＣFD
となるため、ｋＴＣノイズと呼ばれる。
【０００８】この欠点を回避するために初期化直後のＦ
Ｄ部の電位と信号電荷を検出したときの電位との差を取
る信号処理法（ダブルサンプリング法）があるが、高周
波雑音成分の低周波側への折り返しという問題が生じ、
Ｓ／Ｎの劣化を完全に抑制することはできない。また、
高品位テレビジョン（ＨＤＴＶ）などのように高速駆動
するときには、サンプリングするタイミングの発生が困
難になるという問題も生じる。
Ｄ部の電位と信号電荷を検出したときの電位との差を取
る信号処理法（ダブルサンプリング法）があるが、高周
波雑音成分の低周波側への折り返しという問題が生じ、
Ｓ／Ｎの劣化を完全に抑制することはできない。また、
高品位テレビジョン（ＨＤＴＶ）などのように高速駆動
するときには、サンプリングするタイミングの発生が困
難になるという問題も生じる。
【０００９】
【発明が解決しようとする課題】このように、従来のＦ
ＤＡを用いたＣＣＤにおける信号電荷の検出方法では、
ｋＴＣノイズを完全に取り去ることはできず、また高速
駆動には外部回路の負担が大きいという問題があった。
ＤＡを用いたＣＣＤにおける信号電荷の検出方法では、
ｋＴＣノイズを完全に取り去ることはできず、また高速
駆動には外部回路の負担が大きいという問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ｋＴＣノイズがなく、
高速駆動に適した、高感度な電荷検出部を具備する電荷
転送装置を提供することにある。
ので、その目的とするところは、ｋＴＣノイズがなく、
高速駆動に適した、高感度な電荷検出部を具備する電荷
転送装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の骨子は、信号電
荷が電荷転送部を経由して信号電荷を検出・排出するド
レイン拡散層に到達するまでの間に、高電界のかかる領
域を設け、この領域に注入される信号電荷を衝突電離で
増幅した後に電圧に変換して出力することにある。
荷が電荷転送部を経由して信号電荷を検出・排出するド
レイン拡散層に到達するまでの間に、高電界のかかる領
域を設け、この領域に注入される信号電荷を衝突電離で
増幅した後に電圧に変換して出力することにある。
【００１２】即ち本発明（請求項１）は、信号電荷を一
方向に転送して読出す電荷転送装置において、半導体基
板表面に形成された電荷転送チャネル上に絶縁膜を介し
て複数の電荷転送電極を配置した部分を含む電荷転送部
と、この電荷転送部により転送された信号電荷を検出す
る信号電荷検出部と、電荷転送部の一部に衝突電離を起
こす高電界領域を有し、信号電荷を高電界領域における
衝突電離により増幅する手段とを具備してなることを特
徴とする。
方向に転送して読出す電荷転送装置において、半導体基
板表面に形成された電荷転送チャネル上に絶縁膜を介し
て複数の電荷転送電極を配置した部分を含む電荷転送部
と、この電荷転送部により転送された信号電荷を検出す
る信号電荷検出部と、電荷転送部の一部に衝突電離を起
こす高電界領域を有し、信号電荷を高電界領域における
衝突電離により増幅する手段とを具備してなることを特
徴とする。
【００１３】また本発明（請求項２）は、信号電荷を一
方向に転送して読出す電荷転送装置において、半導体基
板表面に形成された電荷転送チャネル上に絶縁膜を介し
て複数の電荷転送電極を配置した配置した部分電荷転送
部と、この電荷転送部の出力端に隣接して設けられ、信
号電荷を検出及び排出するためのドレイン拡散層と、信
号電荷の読出し動作時に電荷転送部の出力端とドレイン
拡散層との間に衝突電離を起こす高電界を印加し、電荷
転送部からドレイン拡散層に流れる信号電荷を増幅する
手段と、衝突電離により増幅されドレイン拡散層に流れ
る増幅電流を検出する手段とを具備してなることを特徴
とする。
方向に転送して読出す電荷転送装置において、半導体基
板表面に形成された電荷転送チャネル上に絶縁膜を介し
て複数の電荷転送電極を配置した配置した部分電荷転送
部と、この電荷転送部の出力端に隣接して設けられ、信
号電荷を検出及び排出するためのドレイン拡散層と、信
号電荷の読出し動作時に電荷転送部の出力端とドレイン
拡散層との間に衝突電離を起こす高電界を印加し、電荷
転送部からドレイン拡散層に流れる信号電荷を増幅する
手段と、衝突電離により増幅されドレイン拡散層に流れ
る増幅電流を検出する手段とを具備してなることを特徴
とする。
【００１４】また本発明（請求項３）は、（請求項２）
の電荷転送装置において、ドレイン拡散層を、電荷転送
部の出力端の出力ゲート電極に対し自己整合的に設けた
ことを特徴とする。
の電荷転送装置において、ドレイン拡散層を、電荷転送
部の出力端の出力ゲート電極に対し自己整合的に設けた
ことを特徴とする。
【００１５】
【作用】本発明（請求項１，２）によれば、信号電荷検
出のために電荷を一時的に蓄積するＦＤ部を必要とせ
ず、電荷転送部からの信号電荷を直接ドレイン拡散層に
流しているので、信号電荷は完全に排出されることにな
り、ｋＴＣノイズは原理的に存在しない。また、信号電
荷検出のためのリセット動作が必要でないため、リセッ
トパルスが不用となり高速駆動に適している。
出のために電荷を一時的に蓄積するＦＤ部を必要とせ
ず、電荷転送部からの信号電荷を直接ドレイン拡散層に
流しているので、信号電荷は完全に排出されることにな
り、ｋＴＣノイズは原理的に存在しない。また、信号電
荷検出のためのリセット動作が必要でないため、リセッ
トパルスが不用となり高速駆動に適している。
【００１６】また、本発明（請求項３）によれば、ポテ
ンシャル障壁の生じ易い領域が出力ゲート電極に完全に
覆われてしまい、出力ゲート電極により制御され易くな
るため、チャネルの出力端でポテンシャル障壁が生じる
ことがなく、これにより残像の発生を未然に防止するこ
とができる。
ンシャル障壁の生じ易い領域が出力ゲート電極に完全に
覆われてしまい、出力ゲート電極により制御され易くな
るため、チャネルの出力端でポテンシャル障壁が生じる
ことがなく、これにより残像の発生を未然に防止するこ
とができる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１８】図１は本発明の第１の実施例に係わる電荷
結合装置の概略構成を示す平面図、図２は図１の矢視Ａ
−Ａ′断面図である。ｎ型シリコン１上にｐ型ウェル２
を形成し、このｐ型ウェル２の表面層にｎ型埋込みＣＣ
Ｄチャネル３，チャネルストップ層５を形成した後、ゲ
ート絶縁膜８として例えばシリコン酸化膜（ＳｉＯ
2膜）を形成する。次いで、出力ゲート（ＯＧ）電極
６，電荷転送電極７を、例えば第１，第２の多結晶シリ
コンをエッチングにより分断することで設置する。続い
て、リセットドレイン（ＲＤ）４のｎ+ 層を形成する。
結合装置の概略構成を示す平面図、図２は図１の矢視Ａ
−Ａ′断面図である。ｎ型シリコン１上にｐ型ウェル２
を形成し、このｐ型ウェル２の表面層にｎ型埋込みＣＣ
Ｄチャネル３，チャネルストップ層５を形成した後、ゲ
ート絶縁膜８として例えばシリコン酸化膜（ＳｉＯ
2膜）を形成する。次いで、出力ゲート（ＯＧ）電極
６，電荷転送電極７を、例えば第１，第２の多結晶シリ
コンをエッチングにより分断することで設置する。続い
て、リセットドレイン（ＲＤ）４のｎ+ 層を形成する。
【００１９】このとき、チャネル端とＲＤ４との間の距
離Ｌは、チャネル深さｄch，ＲＤ４の深さｄRDと同程度
或いはそれ以下にすることが望ましい。これは、大きな
電圧をＲＤ４に印加しなくても（実用的な印加電圧で
も）、チャネル端近傍でのポテンシャルに障壁が生じな
いようにするためである。なお、図１では省略している
が、この上に絶縁膜を介して遮光膜が設けられる。
離Ｌは、チャネル深さｄch，ＲＤ４の深さｄRDと同程度
或いはそれ以下にすることが望ましい。これは、大きな
電圧をＲＤ４に印加しなくても（実用的な印加電圧で
も）、チャネル端近傍でのポテンシャルに障壁が生じな
いようにするためである。なお、図１では省略している
が、この上に絶縁膜を介して遮光膜が設けられる。
【００２０】この実施例における信号電荷の転送は、図
３に示すように２相クロックパルスφ1 ，φ2 により行
っている。なお、図３には、クロックφ1 ，φ2 と共
に、ＲＤ４への印加電圧ＶRD，基板バイアスＶSUB ，Ｏ
Ｇ電極６への印加電圧φOGを示す。ＲＤ４には負荷抵抗
ＲL を介して直流電圧ＶRDが印加されている。
３に示すように２相クロックパルスφ1 ，φ2 により行
っている。なお、図３には、クロックφ1 ，φ2 と共
に、ＲＤ４への印加電圧ＶRD，基板バイアスＶSUB ，Ｏ
Ｇ電極６への印加電圧φOGを示す。ＲＤ４には負荷抵抗
ＲL を介して直流電圧ＶRDが印加されている。
【００２１】次に、本実施例における電荷検出原理を説
明する。図４は、図３に示した時刻ｔ1 ，ｔ2 における
ポテンシャルの様子を示す模式図である。ｔ＝ｔ1 にお
いて転送電極７−１直下に存在していた信号電荷は、ｔ
＝ｔ2 でφ1 の電位が下がると、ＲＤ４とチャネル３間
の高電界のかかった領域に流入する。このとき、電界が
十分に大きいと、流れ込んだ信号電荷を種電流として衝
突電離を引き起こし電流が増倍される。この電流を負荷
抵抗ＲL により電圧に変換することによって、信号電荷
の検出が可能となる。
明する。図４は、図３に示した時刻ｔ1 ，ｔ2 における
ポテンシャルの様子を示す模式図である。ｔ＝ｔ1 にお
いて転送電極７−１直下に存在していた信号電荷は、ｔ
＝ｔ2 でφ1 の電位が下がると、ＲＤ４とチャネル３間
の高電界のかかった領域に流入する。このとき、電界が
十分に大きいと、流れ込んだ信号電荷を種電流として衝
突電離を引き起こし電流が増倍される。この電流を負荷
抵抗ＲL により電圧に変換することによって、信号電荷
の検出が可能となる。
【００２２】この電荷検出器は、信号を電圧として取り
出す前に増幅しているため、内部で発生する雑音が小さ
く、またＦＤＡのようなリセット動作を必要としないと
いう特徴を有している。このため、出力へのリセットパ
ルスの飛び込みがなく、また新たにタイミングのずれた
パルスを発生する必要がないため、高速駆動に適してい
る。
出す前に増幅しているため、内部で発生する雑音が小さ
く、またＦＤＡのようなリセット動作を必要としないと
いう特徴を有している。このため、出力へのリセットパ
ルスの飛び込みがなく、また新たにタイミングのずれた
パルスを発生する必要がないため、高速駆動に適してい
る。
【００２３】なお、本発明者らの実験によれば、ｄch＝
０．６μｍ，ｄRD＝０．８μｍ，Ｌ＝０．８μｍとした
場合、ＶRDが１５Ｖ以上であれば、上記の衝突電離によ
る信号電荷の増倍が可能であることが確認された。さら
に、検出感度も十分に高いことが確認された。
０．６μｍ，ｄRD＝０．８μｍ，Ｌ＝０．８μｍとした
場合、ＶRDが１５Ｖ以上であれば、上記の衝突電離によ
る信号電荷の増倍が可能であることが確認された。さら
に、検出感度も十分に高いことが確認された。
【００２４】このように本実施例によれば、ＣＣＤチャ
ネルの出力端に隣接してＲＤ４を設け、このＲＤ４とＣ
ＣＤチャネル３との間に高電界を印加し、ＲＤ４に流れ
る電流を検出する構成としているので、衝突電離により
信号電荷を増幅して検出することができる。そしてこの
場合、信号を電圧として取り出す前に増幅しているた
め、さらにＦＤＡのようなリセット動作を必要としない
ため、ノイズが少なく高速駆動に適している。
ネルの出力端に隣接してＲＤ４を設け、このＲＤ４とＣ
ＣＤチャネル３との間に高電界を印加し、ＲＤ４に流れ
る電流を検出する構成としているので、衝突電離により
信号電荷を増幅して検出することができる。そしてこの
場合、信号を電圧として取り出す前に増幅しているた
め、さらにＦＤＡのようなリセット動作を必要としない
ため、ノイズが少なく高速駆動に適している。
【００２５】図５は、本発明の第２の実施例の概略構成
を示す平面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
を示す平面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
【００２６】本発明に係わる信号電荷検出器において
は、ＲＤ４のｐｎ接合は逆バイアスされているため、ｐ
ｎ接合の逆方向電流が検出器から発生する雑音の一因に
なる。これを抑えるには、ＲＤ４の接合面積を小さくす
るのが一つの方法である。従ってこの実施例では、ＲＤ
４の幅ＷRDを小さくすることにより逆方向電流を抑えて
いる。さらに、出力端のチャネル幅ＷE を転送部分のチ
ャネル幅Ｗchよりも狭くして、ＲＤ４近傍において信号
電流が均一に流れるようにしている。
は、ＲＤ４のｐｎ接合は逆バイアスされているため、ｐ
ｎ接合の逆方向電流が検出器から発生する雑音の一因に
なる。これを抑えるには、ＲＤ４の接合面積を小さくす
るのが一つの方法である。従ってこの実施例では、ＲＤ
４の幅ＷRDを小さくすることにより逆方向電流を抑えて
いる。さらに、出力端のチャネル幅ＷE を転送部分のチ
ャネル幅Ｗchよりも狭くして、ＲＤ４近傍において信号
電流が均一に流れるようにしている。
【００２７】このような構成であれば、先の第１の実施
例と同様の効果が得られるのは勿論のこと、ノイズの発
生要因を少なくしていることから、よりＳ／Ｎの高い信
号検出が可能となる。
例と同様の効果が得られるのは勿論のこと、ノイズの発
生要因を少なくしていることから、よりＳ／Ｎの高い信
号検出が可能となる。
【００２８】図６は、本発明の第３の実施例の概略構成
を示す平面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
を示す平面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
【００２９】この実施例では、出力端のチャネル幅ＷE
を転送部分のチャネル幅Ｗchよりも広げている。即ち、
ＷE ≧Ｗchである。このため、チャネルストップ電位に
よる２次元効果が弱まり、チャネル端部にポテンシャル
バリアが発生しにくくなっている。即ち、出力端の中央
部はチャネルストップ層５から十分離れているので、仮
に両側部にポテンシャルバリアが存在しても、中央部で
はポテンシャルバリアは殆ど発生しない。従って、ポテ
ンシャルバリアの影響なく、ＣＣＤチャネル３からＲＤ
４に信号電荷を流すことが可能となる。
を転送部分のチャネル幅Ｗchよりも広げている。即ち、
ＷE ≧Ｗchである。このため、チャネルストップ電位に
よる２次元効果が弱まり、チャネル端部にポテンシャル
バリアが発生しにくくなっている。即ち、出力端の中央
部はチャネルストップ層５から十分離れているので、仮
に両側部にポテンシャルバリアが存在しても、中央部で
はポテンシャルバリアは殆ど発生しない。従って、ポテ
ンシャルバリアの影響なく、ＣＣＤチャネル３からＲＤ
４に信号電荷を流すことが可能となる。
【００３０】図７は、本発明の第４の実施例の概略構成
を示す平面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
を示す平面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
【００３１】この実施例では、ＲＤ４のｎ+ 層とチャネ
ルストップ５のｐ+ 層との距離を広げて、逆方向電流を
低減している。この場合も、第２の実施例と同様に、ノ
イズの発生要因を少なくしてＳ／Ｎの向上をはかること
ができる。
ルストップ５のｐ+ 層との距離を広げて、逆方向電流を
低減している。この場合も、第２の実施例と同様に、ノ
イズの発生要因を少なくしてＳ／Ｎの向上をはかること
ができる。
【００３２】図８は、本発明の第５の実施例の概略構成
を示す断面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
を示す断面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
【００３３】この実施例は、衝突電離を起こすための高
電界を印加した領域を、逆バイアスされたｐｎ接合の代
わりに、ｉ層９を用いたものである。このような構成で
あっても、衝突電離による信号電荷の増倍，検出が可能
である。
電界を印加した領域を、逆バイアスされたｐｎ接合の代
わりに、ｉ層９を用いたものである。このような構成で
あっても、衝突電離による信号電荷の増倍，検出が可能
である。
【００３４】図９は、本発明の第６の実施例の概略構成
を示す断面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
を示す断面図である。製造方法，動作は第１の実施例と
同様であるので、ここでは第１の実施例との相違点につ
いてのみ述べる。
【００３５】この実施例では、バイアス抵抗Ｒ1 ，Ｒ2
によりベース電位を固定したトランジスタのエミッタに
ＲＤ４を接続し、このトランジスタのコレクタから出力
を取り出している。第１〜第５の実施例では抵抗により
出力電圧を取り出すため、ＲＤ部４の電位に出力電圧が
フィードバックされ、衝突電離の増倍係数が信号電荷の
大きさにより変化する。これに対し本実施例では、この
フィードバックを抑圧することができる。
によりベース電位を固定したトランジスタのエミッタに
ＲＤ４を接続し、このトランジスタのコレクタから出力
を取り出している。第１〜第５の実施例では抵抗により
出力電圧を取り出すため、ＲＤ部４の電位に出力電圧が
フィードバックされ、衝突電離の増倍係数が信号電荷の
大きさにより変化する。これに対し本実施例では、この
フィードバックを抑圧することができる。
【００３６】図１０は、本発明の第７の実施例の概略構
成を示す断面図である。製造方法，動作は第１の実施例
と同様であるので、ここでは第１の実施例との相違点に
ついてのみ述べる。
成を示す断面図である。製造方法，動作は第１の実施例
と同様であるので、ここでは第１の実施例との相違点に
ついてのみ述べる。
【００３７】この実施例は、第６の実施例のバイポーラ
トランジスタの代わりにＭＯＳトランジスタを用いたも
のであり、第６の実施例と同様に出力電圧のフィードバ
ックを抑圧することができる。
トランジスタの代わりにＭＯＳトランジスタを用いたも
のであり、第６の実施例と同様に出力電圧のフィードバ
ックを抑圧することができる。
【００３８】次に、本発明のさらに別の実施例について
説明する。図１１はこれまでの実施例の電荷転送装置の
要部構成及び電荷転送部端でのポテンシャル状態を示し
ている。図１１（ａ）のようにチャネル出力端とドレイ
ンの間の電荷転送部に転送電極が配置されていない構造
においては、図１１（ｂ）のようにチャネル出力端でポ
テンシャル障壁が生じ易い。このようなポテンシャル障
壁は、残像の発生要因となる。そこで以下の実施例で
は、このポテンシャル障壁の発生を防止している。
説明する。図１１はこれまでの実施例の電荷転送装置の
要部構成及び電荷転送部端でのポテンシャル状態を示し
ている。図１１（ａ）のようにチャネル出力端とドレイ
ンの間の電荷転送部に転送電極が配置されていない構造
においては、図１１（ｂ）のようにチャネル出力端でポ
テンシャル障壁が生じ易い。このようなポテンシャル障
壁は、残像の発生要因となる。そこで以下の実施例で
は、このポテンシャル障壁の発生を防止している。
【００３９】図１２は、本発明の第８の実施例の概略構
成を示す平面図、図１３は図１２の矢視Ｂ−Ｂ′断面図
である。基本的な構成は図１，図２と同様であるが、本
実施例ではＯＧ電極６がＲＤ４まで延在している。具体
的には、ＯＧ電極６をマスクに拡散してＲＤ４のｎ+ 層
が形成、即ちＲＤ４はＯＧ電極６と自己整合的に形成さ
れている。
成を示す平面図、図１３は図１２の矢視Ｂ−Ｂ′断面図
である。基本的な構成は図１，図２と同様であるが、本
実施例ではＯＧ電極６がＲＤ４まで延在している。具体
的には、ＯＧ電極６をマスクに拡散してＲＤ４のｎ+ 層
が形成、即ちＲＤ４はＯＧ電極６と自己整合的に形成さ
れている。
【００４０】この実施例における信号電荷の転送は、第
１の実施例と同様に２層クロックパルスφ1 ，φ2 によ
り行っている（図３参照）。電荷検出原理も第１の実施
例と同様である（図４参照）。従って、第１の実施例と
同様の効果が得られる。さらに、ＯＧ電極６がＲＤ４ま
で延在しているので、図１１（ｂ）に示したようなチャ
ネル端でのポテンシャル障壁は存在せず、信号電荷が残
留することはない。このため、残像の発生を確実に防止
することができる。なお、チャネル端でのポテンシャル
障壁の発生を防止するには、必ずしもＯＧ電極６とＲＤ
４を自己整合的に形成する必要はなく、ＯＧ電極１６の
端部がＲＤ４に重なるように形成すればよい。
１の実施例と同様に２層クロックパルスφ1 ，φ2 によ
り行っている（図３参照）。電荷検出原理も第１の実施
例と同様である（図４参照）。従って、第１の実施例と
同様の効果が得られる。さらに、ＯＧ電極６がＲＤ４ま
で延在しているので、図１１（ｂ）に示したようなチャ
ネル端でのポテンシャル障壁は存在せず、信号電荷が残
留することはない。このため、残像の発生を確実に防止
することができる。なお、チャネル端でのポテンシャル
障壁の発生を防止するには、必ずしもＯＧ電極６とＲＤ
４を自己整合的に形成する必要はなく、ＯＧ電極１６の
端部がＲＤ４に重なるように形成すればよい。
【００４１】図１４は本発明の第９の実施例を説明する
ためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視
Ｃ−Ｃ′断面図である。基本的な構成は第８の実施例と
同様であるが、この実施例では、信号電荷を排出するＲ
Ｄ４をチャネル端の側面に設けている。このため、電流
の流れる経路の幅Ｗを自由に設計することができる。さ
らに、図１５に示すように、ＲＤ４をチャネル終端部を
囲むように設けてもよい。
ためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視
Ｃ−Ｃ′断面図である。基本的な構成は第８の実施例と
同様であるが、この実施例では、信号電荷を排出するＲ
Ｄ４をチャネル端の側面に設けている。このため、電流
の流れる経路の幅Ｗを自由に設計することができる。さ
らに、図１５に示すように、ＲＤ４をチャネル終端部を
囲むように設けてもよい。
【００４２】図１６は本発明の第１０の実施例の概略構
成を示す平面図、図１７は図１６の矢視Ｄ−Ｄ′断面図
である。この実施例では、基板１にｎ型シリコンを用
い、ｐ型ウェル２、ゲート絶縁膜８として例えばＳｉＯ
2 を形成した後、ＯＧ電極６の一部６−１を例えば第１
の多結晶シリコンをエッチングにより分断することで設
置する。さらに、ｎ型埋込みチャネル３、ＲＤ４のｎ+
層、チャネルストップ５のｐ+ 層をＯＧ６−１に対して
自己整合的に形成する。また、同時にウェルコンタクト
９のｐ+ 層も形成する。
成を示す平面図、図１７は図１６の矢視Ｄ−Ｄ′断面図
である。この実施例では、基板１にｎ型シリコンを用
い、ｐ型ウェル２、ゲート絶縁膜８として例えばＳｉＯ
2 を形成した後、ＯＧ電極６の一部６−１を例えば第１
の多結晶シリコンをエッチングにより分断することで設
置する。さらに、ｎ型埋込みチャネル３、ＲＤ４のｎ+
層、チャネルストップ５のｐ+ 層をＯＧ６−１に対して
自己整合的に形成する。また、同時にウェルコンタクト
９のｐ+ 層も形成する。
【００４３】次いで、ＯＧ電極６の残りの部分６−２、
電荷転送電極７を、例えば第２，第３の多結晶シリコン
をエッチングにより分断することで設置する。さらに、
図１４では省略しているが、この上に絶縁膜を介して遮
光膜を設けることにより完成する。なお、この実施例で
は６−１，６−２には同じ電位を与えられるように接続
しているが、このような接続をせずに異なる電位を独立
に与えることも可能である。動作は第１の実施例と同様
である。
電荷転送電極７を、例えば第２，第３の多結晶シリコン
をエッチングにより分断することで設置する。さらに、
図１４では省略しているが、この上に絶縁膜を介して遮
光膜を設けることにより完成する。なお、この実施例で
は６−１，６−２には同じ電位を与えられるように接続
しているが、このような接続をせずに異なる電位を独立
に与えることも可能である。動作は第１の実施例と同様
である。
【００４４】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例においては、信号電流を電圧
に変換するのに抵抗を用いているが、アクティブ負荷を
用いてもよい。また、シリコン基板１としてｐ型シリコ
ンを用いてもよく、このときはｐ型ウェル２は不要とな
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
れるものではない。実施例においては、信号電流を電圧
に変換するのに抵抗を用いているが、アクティブ負荷を
用いてもよい。また、シリコン基板１としてｐ型シリコ
ンを用いてもよく、このときはｐ型ウェル２は不要とな
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００４５】
【発明の効果】以上詳述したように本発明（請求項１，
２）によれば、信号電荷が電荷転送部を経由して信号電
荷を検出・排出するためのドレイン拡散層に到達する間
での間に高電界のかかる領域を設け、この領域に注入さ
れる信号電荷を衝突電離で増幅した後に電圧に変換して
出力する構成としているので、内部で発生する雑音が小
さく、またＦＤＡのようなリセット動作を必要としない
高速駆動に適した電荷転送装置を実現することが可能と
なる。さらに本発明（請求項３）によれば、上記の効果
に加えて、電荷転送部端でのポテンシャル障壁に起因す
る残像の発生を確実に防止することが可能となる。
２）によれば、信号電荷が電荷転送部を経由して信号電
荷を検出・排出するためのドレイン拡散層に到達する間
での間に高電界のかかる領域を設け、この領域に注入さ
れる信号電荷を衝突電離で増幅した後に電圧に変換して
出力する構成としているので、内部で発生する雑音が小
さく、またＦＤＡのようなリセット動作を必要としない
高速駆動に適した電荷転送装置を実現することが可能と
なる。さらに本発明（請求項３）によれば、上記の効果
に加えて、電荷転送部端でのポテンシャル障壁に起因す
る残像の発生を確実に防止することが可能となる。
【図１】本発明の第１の実施例に係わる電荷転送装置の
概略構成を示す平面図。
概略構成を示す平面図。
【図２】図１の矢視Ａ−Ａ′断面図。
【図３】第１の実施例における印加電圧波形を示す模式
図。
図。
【図４】第１の実施例における時刻ｔ1 ，ｔ2 でのポテ
ンシャル状態を示す模式図。
ンシャル状態を示す模式図。
【図５】第２の実施例の概略構成を示す平面図。
【図６】第３の実施例の概略構成を示す平面図。
【図７】第４の実施例の概略構成を示す平面図。
【図８】第５の実施例の概略構成を示す断面図。
【図９】第６の実施例の概略構成を示す断面図。
【図１０】第７の実施例の概略構成を示す断面図。
【図１１】第８〜第１０の実施例における改良点を説明
するための模式図。
するための模式図。
【図１２】第８の実施例の概略構成を示す平面図。
【図１３】図１２の矢視Ｂ−Ｂ′断面図。
【図１４】第９の実施例を説明するための平面図と断面
図。
図。
【図１５】第９の実施例の変形例を示す平面図。
【図１６】第１０の実施例の概略構成を示す平面図。
【図１７】図１６の矢視Ｄ−Ｄ′断面図。
【図１８】従来のＦＤＡを有する電荷結合装置の概略構
成を示す断面図。
成を示す断面図。
【図１９】従来装置における印加電圧波形を示す模式
図。
図。
【図２０】従来装置におけるポテンシャル状態を示す模
式図。
式図。
１…ｎ型シリコン基板、 ２…ｐ型ウェル、 ３…ｎ型埋込みＣＣＤチャネル、 ４…リセットドレイン（ＲＤ）、 ５…チャネルストップ、 ６…出力ゲート（ＯＧ）電極、 ７…電荷転送電極、 ８…ゲート絶縁膜、 ９…ウェルコンタクト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｚ 4228−5Ｃ
Claims (3)
- 【請求項１】半導体基板表面に形成された電荷転送チャ
ネル上に絶縁膜を介して複数の電荷転送電極を配置した
部分を含む電荷転送部と、この電荷転送部により転送さ
れた信号電荷を検出する信号電荷検出部と、前記電荷転
送部の一部に衝突電離を起こす高電界領域を有し、前記
信号電荷を該高電界領域における衝突電離により増幅す
る手段とを具備してなることを特徴とする電荷転送装
置。 - 【請求項２】半導体基板表面に形成された電荷転送チャ
ネル上に絶縁膜を介して複数の電荷転送電極を配置した
部分を含む電荷転送部と、この電荷転送部の出力端に隣
接して設けられ、信号電荷を検出及び排出するためのド
レイン拡散層と、信号電荷の読出し動作時に前記電荷転
送チャネルの出力端とドレイン拡散層との間に衝突電離
を起こす高電界を印加し、前記電荷転送部からドレイン
拡散層に流れる信号電荷を増幅する手段と、前記衝突電
離により増幅されドレイン拡散層に流れる増幅電流を検
出する手段とを具備してなることを特徴とする電荷転送
装置。 - 【請求項３】半導体基板表面に形成された電荷転送チャ
ネル上に絶縁膜を介して複数の電荷転送電極を配置した
部分を含む電荷転送部と、この電荷転送部の出力端に隣
接して設けられ、信号電荷を検出及び排出するためのド
レイン拡散層と、信号電荷の読出し動作時に前記電荷転
送チャネルの出力端とドレイン拡散層との間に衝突電離
を起こす高電界を印加し、前記電荷転送部からドレイン
拡散層に流れる信号電荷を増幅する手段と、前記衝突電
離により増幅されドレイン拡散層に流れる増幅電流を検
出する手段とを具備してなり、前記ドレイン拡散層を、
前記電荷転送部の出力端の出力ゲート電極に対し自己整
合的に設けたことを特徴とする電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244715A JPH05211180A (ja) | 1991-09-26 | 1992-09-14 | 電荷転送装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-247328 | 1991-09-26 | ||
| JP24732891 | 1991-09-26 | ||
| JP4244715A JPH05211180A (ja) | 1991-09-26 | 1992-09-14 | 電荷転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211180A true JPH05211180A (ja) | 1993-08-20 |
Family
ID=26536871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244715A Pending JPH05211180A (ja) | 1991-09-26 | 1992-09-14 | 電荷転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211180A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330573A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電荷転送装置 |
| JP2008535231A (ja) * | 2005-03-31 | 2008-08-28 | イー２ヴイ テクノロジーズ （ユーケイ） リミテッド | Ｃｃｄ素子 |
| JP2010177588A (ja) * | 2009-01-30 | 2010-08-12 | Hamamatsu Photonics Kk | 電子増倍機能内蔵型の固体撮像素子 |
-
1992
- 1992-09-14 JP JP4244715A patent/JPH05211180A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330573A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電荷転送装置 |
| JP2008535231A (ja) * | 2005-03-31 | 2008-08-28 | イー２ヴイ テクノロジーズ （ユーケイ） リミテッド | Ｃｃｄ素子 |
| JP2010177588A (ja) * | 2009-01-30 | 2010-08-12 | Hamamatsu Photonics Kk | 電子増倍機能内蔵型の固体撮像素子 |
| US9048164B2 (en) | 2009-01-30 | 2015-06-02 | Hamamatsu Photonics K.K. | Solid-state image sensing device containing electron multiplication function having N-type floating diffusion (FD) region formed within a P-type well region |
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