JP5267604B2 - 配線板及びその製造方法 - Google Patents

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Description

本発明は、複数のＩＣチップを実装する配線板、及びその製造方法に関するものである。
ＩＣチップ間での線間距離を縮めるため、複数のＩＣチップを１枚のプリント配線板に実装するマルチチップモジュール構造が採用される。特に、ＣＰＵと、キャッシュメモリとを１枚のプリント配線板に実装することで、ＣＰＵ−キャッシュメモリ間での高速伝送を可能にしている。
特許文献１には、リジッド基板上にフレキシブル基板を積層して複合基板を形成し、複合基板上にＣＰＵとメモリとを実装したチップモジュールが開示されている。
特開２０００−３５３７６５号公報
しかしながら、特許文献１では、複合基板の内層の配線を介して実装されたＣＰＵとメモリとが接続されるため、配線経路が長く、経路上の伝送損失、伝送遅れにより、ＣＰＵ−メモリ間の大容量、高速伝送には限界があった。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、実装する複数のＩＣチップ間を短い配線長で接続できる配線板及び半導体装置を提供することにある。
上述した課題を解決するため、発明は、スルーホールを備えるコア基板上に層間樹脂絶縁層と導体回路とを交互にビルドアップ積層してなり、貫通孔を備え、複数個のチップを実装するための第１基板と、
前記貫通孔に収容されている第２基板と、
前記貫通孔に充填された充填剤とを備えるプリント配線板であって、
前記第２基板は、前記第１基板に実装される前記複数個のチップの端子を固定するパッドと、該パッドを連結させ複数個のチップの端子を電気的に接続する信号線とを備えることを技術的特徴とする。
例えば、配線板上に実装される半導体素子の間を接続する導体回路を第２基板上に形成すれば、第１基板上のビルドアップ層の導体回路の配線幅／配線間隔を緩和することが可能となる。その結果、配線板の歩留まりを向上させることが可能となる。このとき、例えば
ＣＰＵ、メモリの信号用パッドを一辺側に配置し、それら信号パッドを配置した辺側を対向させた状態で第１基板に実装させ、第２基板の信号線を介してＣＰＵの信号用パッドとメモリの信号用パッドとを接続する。第２基板の短い信号線によりＣＰＵ−メモリ間を接続することで、ＣＰＵ−メモリ間で大容量、高速伝送を可能にできる。
第２基板は、第１基板上のビルドアップ層に設けられた開口部内に収容される。この開口部は、ビルドアップ層の最外面に向かうに連れてテーパするテーパ部を有する。このため、開口部内に第２基板を収容した後で開口部内に充填材を充填する際、テーパ部により充填材の流れが緩和されるため、開口部より外側にはみ出すことが無く、充填しやすくなる。
また、テーパ部を設けることで、充填材とビルドアップ層との接触面積が大きくなり、半導体素子との熱膨張係数の差により生じる応力を緩和でき、ビルドアップ層へ生じるクラックが抑制されると推測される。
（Ａ）〜（Ｃ）は本発明の第１実施形態に係るプリント配線板の製造方法を示す工程図である。 （Ａ）〜（Ｃ）はプリント配線板の製造方法を示す工程図である。 （Ａ）〜（Ｃ）はプリント配線板の製造方法を示す工程図である。 （Ａ）〜（Ｃ）はプリント配線板の製造方法を示す工程図である。 （Ａ）〜（Ｃ）はプリント配線板の製造方法を示す工程図である。 （Ａ）〜（Ｃ）はプリント配線板の製造方法を示す工程図である。 第１実施形態に係るプリント配線板の断面図である。 図７に示すプリント配線板にＣＰＵチップ、メモリチップを実装した状態を示す断面図である。 図７に示すプリント配線板の平面図である。 プリント配線板に実装されるＣＰＵチップ、メモリチップの底面図である。 第２実施形態に係るプリント配線板の平面図である。
[第１実施形態]
次に、本発明の第１実施形態に係る製造方法により製造されるプリント配線板１０の構成について、図７、図８、図９、図１０を参照して説明する。図７は、プリント配線板１０の断面図を示している。図８は、図７に示すプリント配線板１０にＣＰＵチップ９０１、メモリチップ９０２を取り付けた半導体装置を示している。図９は、図７に示すプリント配線板１０の平面図を示している。図１０は、実装されるＣＰＵチップ９０１、メモリチップ９０２の底面図を示す。
図７に示すように、配線板１０は、ビルドアップ多層配線板１１の略中央部に設けた貫通孔３１内にインターポーザ８０を収容して成る。ビルドアップ多層配線板１１は、表面及び裏面に導体回路３４を有するコア基板３０（第１基板）と、コア基板上に設けられているビルドアップ層５００とからなる。コア基板３０上の導体回路３４は、スルーホール導体３６を介して接続されている。ビルドアップ層５００は、バイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とを有する。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されている。上面のソルダーレジスト層７０には、開口７１が形成され半田バンプ７８Ｓが設けられている。下面のソルダーレジスト７０には、開口７１が形成され半田バンプ７８Ｄが設けられている。また、該導体回路は主として電源用及びアース用に用いられている。
インターポーザ８０は、耐熱基板８１と耐熱基板８１上に設けられている配線層とを備える。配線層は、第２導体回路としての信号線８３と、信号線８３上に設けられてその一部を露出する開口を有する絶縁皮膜８５と、該開口の内部に形成されているバンプ８２Ａ，８２Ｂとを備える。バンプ８２Ａは、ＣＰＵチップ９０１の実装に寄与し、バンプ８２Ｂはメモリチップ９０２の実装に寄与する。これらＣＰＵチップ９０１とメモリチップ９０２とは、信号線８３を介して電気的に接続されている。
図９の平面図中に示すように、インターポーザ８０のバンプ８２Ａ、８２Ｂは、ピッチＰ２（約４０μｍ）に配置されている。また、ビルドアップ多層配線板の半田バンプ７８Ｓは、ピッチＰ１（約１３０μｍ）に配置されている。そして、耐熱基板８０の信号線４３のＬ／Ｓは、１／１μｍ〜３／３μｍに設定されている。第１実施形態では、インターポーザ８０はシリコンから成り、信号線８３及びバンプ８２Ｂ、バンプ８２Ａは、半導体製造工程を用いることでファインに製造されている。耐熱基板８１を形成する材料としては、熱膨張係数２〜１０ｐｐｍのシリコン、セラミック、ガラスを用いることができる。
図１０に示すように、ＣＰＵチップ９０１の裏面には、インターポーザ８０のバンプ８２Ａと接続するためのパッド９０１ｂが一辺側に沿ってライン状に配置され、更に、ビルドアップ多層配線板１１の半田バンプ７８Ｓに接続するためのパッド９０１ａがマトリクス状に配置されている。同様に、メモリチップ９０２の裏面には、インターポーザ８０のバンプ８２Ｂと接続するためのパッド９０２ｂが一辺側に沿ってライン状に配置され、更に、ビルドアップ多層配線板１１の半田バンプ７８Ｓに接続するためのパッド９０２ａがマトリクス状に配置されている。
図８に示すように、ＣＰＵチップ９０１は、パッド９０１ｂがインターポーザ８０のバンプ８２Ａに接続され、パッド９０１ａがビルドアップ多層配線板１１の半田バンプ７８Ｓに接続されている。同様に、メモリチップ９０２は、パッド９０２ｂがインターポーザ８０のバンプ８２Ｂに接続され、パッド９０２ａがビルドアップ多層配線板１１の半田バンプ７８Ｓに接続されている。
第１実施形態のプリント配線板では、ファインピッチな配線を有するインターポーザ８０をビルドアップ多層配線板１１に収容することで、ビルドアップ多層配線板１１上に、他種類ピッチが混在する半導体素子の実装が可能となり、ビルドアップ多層配線板のサイズを小さくすることができる。
第１実施形態では、ＣＰＵ９０１の信号用パッド９０１ｂ、メモリ９０２の信号用パッド９０２ｂを一辺側に配置し、それら信号パッドを配置した辺側を対向させた状態でビルドアップ多層配線板１１に実装させ、インターポーザ８０の信号線８３を介してＣＰＵ９０１の信号用パッド９０１ｂとメモリ９０２の信号用パッド９０２ｂとを接続する。インターポーザ８０の短い信号線４３によりＣＰＵ−メモリ間を接続することで、ＣＰＵ−メモリ間で大容量、高速伝送を可能にできる。
引き続き、図７を参照して上述したプリント配線板１０の製造方法について図１〜図８を参照して説明する。
（１）厚さ０．２〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に５〜２５０μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とした（図１（Ａ））。まず、この銅張積層板をドリル削孔して通孔３３を穿設し（図１（Ｂ））、無電解めっき処理および電解めっき処理を施し、スルーホール導体３６を形成する（図１（Ｃ））。その後、スルーホール導体３６を形成した基板３０を水洗いし、乾燥した後、黒化処理、および、還元処理を行い、スルーホール３６の側壁導体層及び表面に粗化面を形成する（図示せず）。
（２）次に、平均粒径１０μｍの銅粒子を含む充填剤３７（例えばタツタ電線製の非導電性穴埋め銅ペースト、商品名：ＤＤペースト）を、スルーホール３６へスクリーン印刷によって充填し、乾燥、硬化させる（図２（Ａ））。
（３）基板３０表面に、パラジウム触媒（アトテック製）を付与し、無電解銅めっきを施すことにより、厚さ０．６μｍの無電解銅めっき膜２３を形成し、ついで、電解銅めっきを施し、厚さ１５μｍの電解銅めっき膜２４を形成し、導体回路３４となる部分の厚付け、およびスルーホール３６に充填された充填剤３７を覆う蓋めっき層（スルーホールランド）となる部分を形成する（図２（Ｂ））。
（４）導体回路および蓋めっき層となる部分を形成した基板３０の両面に、市販の感光性ドライフィルムを張り付け、エッチングレジスト２５を形成する（図２（Ｃ））。
（５）そして、エッチングレジスト２５を形成してない部分のめっき膜２３，２４と銅箔３２をエッチング液にて溶解除去し、さらに、エッチングレジスト２５を剥離除去した。これにより、独立した導体回路３４、および充填剤３７を覆う蓋めっき層３６ａを形成する（図３（Ａ））。導体回路３４および充填剤３７を覆う蓋めっき層の表面をエッチングにより粗化する（図示せず）。
（６）基板３０の両面上に、基板３０より少し大きめの層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を載置し、仮圧着して裁断した後、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層５０を形成する（図３（Ｂ））。
（７）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層５０にバイアホール用開口５１を形成した（図３（Ｃ））。バイアホール用開口５１が形成された基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬した。そして、層間樹脂絶縁層５０の表面に存在する粒子を除去することにより、バイアホール用開口５１の内壁を含む層間樹脂絶縁層５０の表面に粗化面を形成した（図示せず）。
（８）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。
（９）次に、上村工業社製の無電解銅めっき水溶液（スルカップＰＥＡ）中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５１の内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得た（図４（Ａ））。
（１０）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して露光し、現像処理することにより、厚さ２５μｍのめっきレジスト５４を設けた。ついで、基板を脱脂し、水洗後、さらに硫酸で洗浄してから、電解めっきを施し、めっきレジスト５４非形成部に、厚さ１５μｍの電解銅めっき膜５６を形成した（図４（Ｂ））。
（１１）さらに、めっきレジスト５４を剥離除去した後、そのめっきレジスト下の無電解めっき膜をエッチング処理して溶解除去し、独立の導体回路５８、及び、バイアホール６０とした（図４（Ｃ））。上記（５）と同様の処理を行い、導体回路５８及びバイアホール６０の表面を粗化した（図示せず）。
（１２）上記（６）〜（１１）の工程を繰り返すことにより、さらに上層の導体回路１５８、バイアホール１６０を有する層間絶縁層１５０を形成し、多層配線板を得た（図５（Ａ））。
（１３）次に、そして、多層配線基板の両面に、市販のソルダーレジスト組成物を２０μｍの厚さで塗布し、乾燥処理を行った。引き続き、開口形成部を除いてソルダーレジスト組成物にレーザを照射してソルダーレジストの硬化を行った。その後、薬液でソルダーレジストの未硬化部分を除去することで、開口７１、７１を有し、その厚さが１５〜２５μｍのソルダーレジストパターン層７０を形成した（図５（Ｂ））。
（１４）次に、ソルダーレジスト層７０が形成された基板を、無電解ニッケルめっき液に浸漬して、開口部７１、７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成し、半田パッドとした（図５（Ｃ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
（１５）ビルドアップ多層配線板１１のチップ実装面の反対面からドリルでコア基板３０を貫通するように第１開口部３１ａを形成する（図６（Ａ））。ここで、ドリルをザグリ状に送ることで、第１開口部３１ａを開口側から見て略矩形形状に形成する。
（１６）ビルドアップ多層配線板１１の第１開口部３１ａ側からレーザで、チップの実装面側の層間樹脂絶縁層５０、１５０及びソルダーレジスト層７０にチップの実装面に向けて第２開口部３１ｂを設ける。この第２開口部３１ｂは、チップの実装面に向かいテーパしている。これにより、第１開口部３１ａ及び第２開口部３１ｂから成る貫通孔３１が形成される（図６（Ｂ））。
（１７）ビルドアップ多層配線板１１を支持板１１０上に載置し、インターポーザ８０を貫通孔３１内に収容し、アンダーフィル樹脂８４で、貫通孔３１内を封止する（図６（Ｃ））。インターポーザ８０は、耐熱基板８１と耐熱基板８１上に設けられている信号線とを有する。
（１８）支持板１１０からビルドアップ多層配線板を外し、ビルドアップ多層配線板１１の開口７１に半田ペーストを印刷してリフローを行うことで、半田バンプ７８Ｓ、７８Ｄを形成し、プリント配線板１０を完成する（図７）。
ＣＰＵチップ９０１のパッド９０１ｂをインターポーザ８０のバンプ８２Ａに、パッド９０１ａをビルドアップ多層配線板１１の半田バンプ７８Ｓに位置決め載置する。さらに、メモリチップ９０２のパッド９０２ｂをインターポーザ８０のバンプ８２Ｂに、パッド９０２ａをビルドアップ多層配線板１１の半田バンプ７８Ｓに位置決めして載置する。その後、リフローを行うことで、配線板１０にＣＰＵチップ９０１及びメモリチップ９０２を実装する（図８）。
第１実施形態で、インターポーザ８０を収容する貫通孔３１は、ビルドアップ多層配線板１１のチップ実装面の反対側からコア基板３０を貫通するようにドリルで形成された第１開口部３１ａと、チップの実装面側の層間樹脂絶縁層５０、１５０にレーザで形成された第２開口部３１ｂとから構成される。導体回路５８、１５８の形成されているチップの実装面側の層間樹脂絶縁層５０、１５０にレーザで孔を形成するため、ファインピッチに形成された導体回路５８、１５８に損傷を与えることがほとんどないものと推測される。
また、層間樹脂絶縁層５０、１５０にレーザで第２開口部３１ｂを形成するため、第２開口部３１ｂにはチップの実装面側に向かうに連れてテーパするテーパ部が形成される。このため、チップの実装面側の反対側から充填樹脂８４を充填する際、テーパ部により充填材の流れが緩和されるため、充填樹脂が貫通孔より外側にはみ出すことが無く、充填しやすくなる。
また、テーパ部を設けることで、充填樹脂とビルドアップ層（層間樹脂絶縁層）との接触面積が大きくなり、半導体素子との熱膨張係数の差により生じる応力を緩和できる。その結果、ビルドアップ層へ生じるクラックが抑制されると推測される。
[第２実施形態]
第２実施形態のプリント配線板について、第２実施形態に係るプリント配線板の平面図を示す図１１を参照して説明する。
第２実施形態のプリント配線板の構成は図７及び図９を参照して上述した第１実施形態と同様である。但し、第１実施形態では、貫通孔３１の開口部が矩形になるように角柱形状に形成されたのに対して、第２実施形態では、貫通孔３１の開口部が円形になるように円筒形状に形成されている。また、インターポーザ８０は、角部が面取りされ、角部で応力が集中しないように構成されている。
また、第２実施形態では、インターポーザ８０の表面に抵抗等の受動素子８６が形成されている。この受動素子８６は、ビルドアップ多層配線板１１の内部に設けられてもよい。
上述した実施形態では、半導体チップとしてＣＰＵチップとメモリチップとを搭載する例を挙げたが、本願発明のプリント配線板では種々のチップを搭載することができる。更に、上述した実施形態で、一対のチップを搭載する例を挙げたが、ＣＰＵチップ、メモリチップ等の半導体チップ数は特に限定されない。
１０ プリント配線板
１１ 多層プリント配線板
３０ コア基板
３６ スルーホール
４０ 樹脂充填層
５０ 層間樹脂絶縁層
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７８Ｓ 半田バンプ
８０ 耐熱基板
８２Ａ、８２Ｂ バンプ
８３ 信号線
９０１ ＣＰＵチップ
９０２ メモリチップ

Claims (15)

  1. 第１面と第２面とを有する第１基板と、
    当該第１基板を貫通する通孔の内部に形成されて表裏を電気的に接続するスルーホール導体と、
    前記第１基板の第１面上に形成されていて、層間樹脂絶縁層と第１導体回路とが交互に積層されてなるビルドアップ層と、
    を有し、
    前記第１基板および前記ビルドアップ層には、前記第１基板を貫通する第１開口部と、前記ビルドアップ層を貫通し、当該ビルドアップ層の最外面に開口する第２開口部とを有する貫通孔が形成され、
    前記第２開口部に収容されている第２基板と、
    前記第２基板上に形成されている第２導体回路と、
    前記第２開口部内に充填されている充填材と、
    をさらに有する配線板であって、
    前記第２開口部は、前記ビルドアップ層の最外面に向かいテーパするテーパ部を有する。
  2. 前記テーパ部はレーザーにより形成されている請求項１の配線板。
  3. 前記第１導体回路は、複数の半導体素子を実装する第１実装パッドを有する請求項１の配線板。
  4. 前記第２導体回路は、複数の半導体素子を実装する第２実装パッドを有する請求項１の配線板。
  5. 前記第２実装パッドのピッチは、前記第１実装パッドのピッチよりも小さい請求項１の配線板。
  6. 前記第２導体回路は、前記複数の半導体素子の間を接続する信号線である請求項１の配線板。
  7. 前記第２基板は、熱膨張係数２〜１０ｐｐｍの材料から形成されている請求項１の配線板。
  8. 前記第２基板は、シリコン、セラミック、ガラスから選択されるいずれか１種からなる請求項１の配線板。
  9. 前記第２導体回路のＬ／Ｓは、前記第１導体回路のＬ／Ｓよりも小さい請求項１のプリント配線板。
  10. 前記第１導体回路は、電源用又はグランド用の導体である請求項１の配線板。
  11. 前記ビルドアップ層は受動素子を有する請求項１の配線板。
  12. 前記第２基板は受動素子を有する請求項１の配線板。
  13. 前記第２基板の角部は面取りされている請求項１の配線板。
  14. 第１面と第２面とを有する第１基板を準備することと、
    当該第１基板の表裏を電気的に接続するスルーホール導体を前記第１基板を貫通する通孔の内部に形成することと、
    前記第１基板の第１面上に、層間樹脂絶縁層と第１導体回路とが交互に積層されてなるビルドアップ層を形成することと、
    前記第１基板および前記ビルドアップ層に、前記第１基板を貫通する第１開口部と、前記ビルドアップ層を貫通し、当該ビルドアップ層の最外面に開口する第２開口部とを有する貫通孔を形成することと、
    前記第２開口部に、第２基板と該第２基板上に形成された第２導体回路とを有するインターポーザを収容することと、
    前記第２開口部内に充填材を充填することと、
    を含む配線板の製造方法であって、
    前記第２開口部に、前記ビルドアップ層の最外面に向かいテーパするテーパ部を設ける。
  15. 前記テーパ部はレーザーにより形成されることを特徴とする請求項１４の配線板の製造方法。
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