JP5334366B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、電圧比較精度の劣化を防ぐ高精度なコンパレータ回路に関する。

近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスのデジタル集積回路においてアナログ回路も集積するアナログ／デジタル混載集積回路化が進み、アナログ／デジタル回路間を接続するインターフェイスとしてのアナログ／デジタルコンバータ（ＡＤＣ）回路の重要性が増している。ＡＤＣ回路には、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型および２重積分型等様々な方式があるが、いずれの方式であっても電圧比較動作が必要であり、コンパレータ回路は必須である。また、センサ等のＣＭＯＳアナログ／デジタル混載集積回路に内蔵されるＡＤＣ回路の分解能は向上する傾向にあり、これに伴い高精度な電圧比較精度を持つコンパレータ回路の必要性が高まっている。

たとえば、特許文献１〜３には、アナログ／デジタルコンバータ回路等に用いられるコンパレータ回路が開示されている。

特許文献１記載のコンパレータ回路は、出力オフセット電圧蓄積型（ＯＯＳ（Output Offset Storage）型）コンパレータ回路である。すなわち、ＯＯＳ型コンパレータ回路は、アンプ回路と、ラッチ回路と、キャパシタとを備える。このＯＯＳ型コンパレータ回路では、電圧比較動作の前に、アンプ回路のオフセット電圧の補正動作が行われる。すなわち、アンプ回路の差動出力にそれぞれ接続される２個のキャパシタにアンプ回路のオフセット電圧の利得倍に対応する電荷が蓄積される。

そして、電圧比較動作では、アンプ回路に比較対象である２つの入力電圧を印加する。アンプ回路は、２つの入力電圧を増幅してそれぞれ出力する。このとき、２個のキャパシタによってアンプ回路の出力電圧からオフセット電圧がキャンセルされ、オフセット電圧が含まれない電圧を得ることができる。アンプ回路の出力電圧はラッチに送られてＨレベルまたはＬレベルのロジックレベルに変換され、比較結果として出力される。
特開２００１−１８９６３３号公報 特開平１１−１５０４５４号公報 特表平９−５１２６８４号公報

ところで、特許文献１記載のコンパレータ回路では、コンパレータ回路が電圧差の微小な比較対象電圧を受ける場合には問題がないが、コンパレータ回路が電圧差の大きい比較対象電圧を受けると、２個のキャパシタが保持している電圧が低下し、オフセット電圧の補正精度が劣化してしまう。

それゆえに、本発明の目的は、オフセット電圧の補正精度の劣化を防ぐことにより、電圧比較精度の向上を図ることが可能な半導体集積回路を提供することである。

上記課題を解決するために、この発明のある局面に係わる半導体集積回路は、第１入力端子、第２入力端子、第１出力端子および第２出力端子を有する第１の差動増幅回路と、第１の入力電圧が印加される第１端子、および第１の差動増幅回路の第１入力端子に結合される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第１のスイッチと、第２の入力電圧が印加される第１端子、および第１の差動増幅回路の第２入力端子に結合される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第２のスイッチと、第１の差動増幅回路の第１入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第３のスイッチと、第１の差動増幅回路の第２入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第４のスイッチと、第１の差動増幅回路の第１出力端子に結合される第１端子、および第２端子を有する第１のキャパシタと、第１の差動増幅回路の第２出力端子に結合される第１端子、および第２端子を有する第２のキャパシタと、第１のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第５のスイッチと、第２のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第６のスイッチと、第１のキャパシタの第２端子に結合される第１端子、および第２のキャパシタの第２端子に結合される第２端子を有し、前記第１の差動増幅回路の第１出力端子および第２出力端子からパルス状電流が出力された場合に当該パルス状電流を吸収する第３のキャパシタと、第１のキャパシタを介して第１の差動増幅回路の第１出力端子から受けた電圧および第２のキャパシタを介して第１の差動増幅回路の第２出力端子から受けた電圧に基づいて第１の入力電圧および第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路とを備える。

またこの発明のさらに別の局面に係わる半導体集積回路は、第１入力端子、第２入力端子、第１出力端子および第２出力端子を有する第１の差動増幅回路と、第１の入力電圧が印加される第１端子、および第１の差動増幅回路の第１入力端子に結合される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第１のスイッチと、第２の入力電圧が印加される第１端子、および第１の差動増幅回路の第２入力端子に結合される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第２のスイッチと、第１の差動増幅回路の第１入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第３のスイッチと、第１の差動増幅回路の第２入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第４のスイッチと、第１の差動増幅回路の第１出力端子に結合される第１端子、および第２端子を有する第１のキャパシタと、第１の差動増幅回路の第２出力端子に結合される第１端子、および第２端子を有する第２のキャパシタと、第１のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第５のスイッチと、第２のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第６のスイッチと、第１のキャパシタの第２端子に結合される第１端子、および第２のキャパシタの第２端子に結合される第２端子を有し、前記第１の差動増幅回路の第１出力端子および第２出力端子からパルス状電流が出力された場合に当該パルス状電流を吸収する第３のキャパシタと、第１のキャパシタの第２端子に結合される第１入力端子、第２のキャパシタの第２端子に結合される第２入力端子、第１出力端子および第２出力端子を有する第２の差動増幅回路と、第２の差動増幅回路の第１出力端子に結合される第１端子、および第２端子を有する第４のキャパシタと、第２の差動増幅回路の第２出力端子に結合される第１端子、および第２端子を有する第５のキャパシタと、第４のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第７のスイッチと、第５のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第８のスイッチと、第４のキャパシタを介して第２の差動増幅回路の第１出力端子から受けた電圧および第５のキャパシタを介して第２の差動増幅回路の第２出力端子から受けた電圧に基づいて第１の入力電圧および第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路とを備える。

またこの発明のさらに別の局面に係わる半導体集積回路は、第１の入力電圧が印加される第１端子、および第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第１のスイッチと、第２の入力電圧が印加される第１端子、および第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第２のスイッチと、第１のスイッチの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第３のスイッチと、第２のスイッチの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第４のスイッチと、第１入力端子、第２入力端子、第１出力端子および第２出力端子を有する差動増幅回路と、第１のスイッチの第２端子に結合される第１端子、および差動増幅回路の第１入力端子に結合される第２端子を有する第１のキャパシタと、第２のスイッチの第２端子に結合される第１端子、および差動増幅回路の第２入力端子に結合される第２端子を有する第２のキャパシタと、第１のキャパシタの第２端子に結合される第１端子、および差動増幅回路の第１出力端子に結合される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第５のスイッチと、第２のキャパシタの第２端子に結合される第１端子、および差動増幅回路の第２出力端子に結合される第２端子を有し、第１端子および第２端子の接続および非接続を切り替える第６のスイッチと、差動増幅回路の第１入力端子に結合される第１端子、および差動増幅回路の第２入力端子に結合される第２端子を有し、パルス状電流を吸収する第３のキャパシタと、差動増幅回路の第１の出力端子から受けた電圧および差動増幅回路の第２の出力端子から受けた電圧に基づいて第１の入力電圧および第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路とを備える。

本発明によれば、オフセット電圧の補正精度の劣化を防ぐことにより、電圧比較精度の向上を図ることができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係るコンパレータ回路の構成を示す図である。

図１を参照して、コンパレータ回路１０１は、ＯＯＳ型コンパレータ回路であり、アンプ回路（差動増幅回路）Ａ１と、キャパシタ（第１のキャパシタ）Ｃ１Ｐと、キャパシタ（第２のキャパシタ）Ｃ１Ｎと、キャパシタ（第３のキャパシタ）ＣＺ１と、スイッチ（第１、第３、第５のスイッチ）Ｓ０Ｐ〜Ｓ２Ｐと、スイッチ（第２、第４、第６のスイッチ）Ｓ０Ｎ〜Ｓ２Ｎと、ラッチ回路Ｕ１とを備える。なお、スイッチＳ０Ｐ〜Ｓ２ＰおよびスイッチＳ０Ｎ〜Ｓ２Ｎの各々は、たとえばＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタ、ならびにＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチを用いて実現することができる。

スイッチＳ０Ｐは、第１端子に入力電圧Ｖｉｐが印加され、第２端子がアンプ回路Ａ１の正相入力端子（第１の入力端子）と、スイッチＳ１Ｐの第１端子とに接続される。

スイッチＳ０Ｎは、第１端子に入力電圧Ｖｉｎが印加され、第２端子がアンプ回路Ａ１の逆相入力端子（第２の入力端子）と、スイッチＳ１Ｎの第１端子とに接続される。

キャパシタＣ１Ｐは、第１端子がアンプ回路Ａ１の正相出力端子（第１の出力端子）に接続され、第２端子がキャパシタＣＺ１の第１端子と、スイッチＳ２Ｐの第１端子と、ラッチ回路Ｕ１の正相入力端子とに接続される。

キャパシタＣ１Ｎは、第１端子がアンプ回路Ａ１の逆相出力端子（第２の出力端子）に接続され、第２端子がキャパシタＣＺ１の第２端子と、スイッチＳ２Ｎの第１端子と、ラッチ回路Ｕ１の逆相入力端子とに接続される。

スイッチＳ１Ｐ、Ｓ２Ｐ、Ｓ１ＮおよびＳ２Ｎの第２端子に固定電圧ＶＤＤの１／２の電圧が印加される。

スイッチＳ０ＰおよびＳ０Ｎは、制御電圧ＶＯＣ０に基づいてオン状態およびオフ状態を切り替える、すなわち第１端子および第２端子の接続および非接続を切り替える。スイッチＳ１ＰおよびＳ１Ｎは、制御電圧ＶＯＣ０Ｂに基づいてオン状態およびオフ状態を切り替える。スイッチＳ２ＰおよびＳ２Ｎは、制御電圧ＶＯＣ１に基づいてオン状態およびオフ状態を切り替える。以下、スイッチＳ０Ｐ〜Ｓ２ＰおよびスイッチＳ０Ｎ〜Ｓ２Ｎは、制御電圧がＨレベルである場合にオン状態となり、制御電圧がＬレベルである場合にオフ状態となると仮定して説明する。

アンプ回路Ａ１は、スイッチＳ０Ｐを介して受けた入力電圧ＶｉｐおよびスイッチＳ０Ｎを介して受けた入力電圧Ｖｉｎを増幅して出力する。

ラッチ回路Ｕ１は、キャパシタＣ１Ｐを介してアンプ回路Ａ１の正相出力端子から受けた電圧ＶｍｐおよびキャパシタＣ１Ｎを介してアンプ回路Ａ１の逆相出力端子から受けた電圧Ｖｍｎを比較し、比較結果を表わすＨレベルまたはＬレベルのデジタル信号を保持するとともに出力電圧ＶＯＰおよびＶＯＮとして出力する。

図２は、本発明の第１の実施の形態に係るコンパレータ回路におけるアンプ回路Ａ１の構成を示す図である。

図２を参照して、アンプ回路Ａ１は２段構成であり、初段を構成するバイアス回路１１、差動入力回路１２および負荷回路１３と、後段を構成する出力バッファ回路１４とを含む。バイアス回路１１は、電流源Ｉｂと、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭＰＣ１およびＭＰＣ２とを含む。差動入力回路１２は、ＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２を含む。負荷回路１３は、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４を含む。出力バッファ回路１４は、ＰチャネルＭＯＳトランジスタＭＰＣ３およびＭＰＣ４と、ＮチャネルＭＯＳトランジスタＭＮ５およびＭＮ６とを含む。

ＰチャネルＭＯＳトランジスタＭＰ１のゲートがアンプ回路Ａ１の正相入力端子に該当する。ＰチャネルＭＯＳトランジスタＭＰ２のゲートがアンプ回路Ａ１の逆相入力端子に該当する。ＰチャネルＭＯＳトランジスタＭＰＣ３のドレインがアンプ回路Ａ１の正相出力端子に該当する。ＰチャネルＭＯＳトランジスタＭＰＣ４のドレインがアンプ回路Ａ１の逆相出力端子に該当する。

アンプ回路Ａ１では、たとえば、アンプ回路Ａ１の利得が約１０倍になるように各ＭＯＳトランジスタのゲート長およびゲート幅が調整される。

ここで、アンプ回路Ａ１における差動入力回路１２および負荷回路１３は、ＣＭＯＳプロセスの様々なばらつき要因によって正相側回路および逆相側回路の対称性が崩れることが多い。そうすると、等価的にアンプ回路Ａ１の正相入力端子および逆相入力端子のいずれか一方に電圧源が付加された状態となる。この付加された電圧源の電圧値がアンプ回路Ａ１のオフセット電圧に該当する。

図３は、本発明の第１の実施の形態に係るコンパレータ回路におけるラッチ回路Ｕ１の構成を示す図である。

図３を参照して、ラッチ回路Ｕ１は、ラッチ回路本体２１と、バッファ回路２２と、リセットセットフリップフロップ回路（ＲＳフリップフロップ回路）２３とを含む。ラッチ回路本体２１は、ＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１４と、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１８とを含む。バッファ回路２２は、インバータ回路Ｇ１〜Ｇ４を含む。リセットセットフリップフロップ回路２３は、ＮＡＮＤ回路Ｇ５およびＧ６を含む。

ＮチャネルＭＯＳトランジスタＭＮ１１のゲートがラッチ回路Ｕ１の正相入力端子に該当する。ＮチャネルＭＯＳトランジスタＭＮ１２のゲートがラッチ回路Ｕ１の逆相入力端子に該当する。すなわち、ＮチャネルＭＯＳトランジスタＭＮ１１およびＭＮ１２のゲートには、それぞれ電圧ＶｍｐおよびＶｍｎが印加される。

ＰチャネルＭＯＳトランジスタＭＰ１１およびＭＰ１２ならびにＮチャネルＭＯＳトランジスタＭＮ１５およびＭＮ１６は、制御電圧ＶＬＡＴＣＨに基づいてラッチ動作を開始する。

ＰチャネルＭＯＳトランジスタＭＰ１３およびＭＰ１４ならびにＮチャネルＭＯＳトランジスタＭＮ１３およびＭＮ１４は、ラッチ回路本体２１の出力電圧を急速に決定するための正帰還回路を構成する。

ＮチャネルＭＯＳトランジスタＭＮ１７およびＭＮ１８は、ラッチ回路Ｕ１がラッチ動作を行なっていないときにラッチ回路本体２１の出力電圧を一定に保つ。

リセットセットフリップフロップ回路２３は、バッファ回路２２を介して受けたラッチ回路本体２１の出力電圧を保持するとともに電圧ＶＯＰおよびＶＯＮとして外部へ出力する。

ラッチ回路Ｕ１では、電圧Ｖｍｐが電圧Ｖｍｎより大きい場合は電圧ＶＯＰがＨレベルかつ電圧ＶＯＮがＬレベルとなり、電圧Ｖｍｐが電圧Ｖｍｎより小さい場合は電圧ＶＯＰがＬレベルかつ電圧ＶＯＮがＨレベルとなる。

［動作］
図４は、本発明の第１の実施の形態に係るコンパレータ回路のオフセット電圧の補正動作を示す図である。図５は、本発明の第１の実施の形態に係るコンパレータ回路の電圧比較動作を示す図である。ここで、アンプ回路Ａ１の正相側の入力電圧をＶＩＮＰとし、逆相側の入力電圧をＶＩＮＮとし、正相側の出力電圧をＶＯＵＴＰとし、逆相側の出力電圧をＶＯＵＴＮとし、アンプ回路Ａ１のオフセット電圧をＶＯＳとし、アンプ回路Ａ１の利得をＡとする。

アンプ回路Ａ１は、ＶＯＵＴＰ−ＶＯＵＴＮ＝Ａ×（ＶＩＮＰ-ＶＩＮＮ）を満たすように増幅動作を行なう。ただし、説明を簡単にするために、アンプ回路Ａ１は差動動作を行ない、また、アンプ回路Ａ１の入力が非平衡であってもアンプ回路Ａ１の出力は平衡であると仮定する。

図４を参照して、補正動作において、アンプ回路Ａ１の差動入力および差動出力に２．５Ｖを印加する、すなわち電圧ＶＯＵＴＰ、電圧ＶＯＵＴＮ、電圧ＶＩＮＰおよび電圧ＶＩＮＮを２．５Ｖとする。そうすると、キャパシタＣ１ＰおよびＣ１ＮにそれぞれＡ×ＶＯＳ／２および−Ａ×ＶＯＳ／２に対応する電荷が蓄積される、すなわちキャパシタＣ１ＰおよびＣ１Ｎはオフセット電圧ＶＯＳが利得Ａ倍された電圧を保持する。

図５を参照して、電圧比較動作において、アンプ回路Ａ１の差動入力にそれぞれ２．５Ｖ＋Ｖ１（Ｖ１は任意の電圧値）および２．５Ｖをそれぞれ印加すると、アンプ回路Ａ１は、差動出力からそれぞれ２．５Ｖ＋Ａ×（ＶＯＳ＋Ｖ１）／２および２．５Ｖ−Ａ×（ＶＯＳ＋Ｖ１）／２の電圧を出力する。ここで、補正動作および電圧比較動作においてキャパシタＣ１Ｐの端子間の電圧およびキャパシタＣ１Ｎの端子間の電圧には変化がないことから、ＶＯＵＴＰ＝２．５Ｖ＋Ａ×Ｖ１／２となり、ＶＯＵＴＮ＝２．５Ｖ−Ａ×Ｖ１／２となる。

図６は、本発明の第１の実施の形態に係るコンパレータ回路の動作を示す波形図である。

タイミングａにおいて、前述のオフセット電圧の補正動作が行なわれる。すなわち、制御電圧ＶＯＣ０がＬレベル、制御電圧ＶＯＣ０ＢがＨレベル、制御電圧ＶＯＣ１がＨレベルに設定される。そうすると、スイッチＳ０ＰおよびＳ０Ｎがオフ状態となり、スイッチＳ１ＰおよびＳ１Ｎがオン状態となり、かつスイッチＳ２ＰおよびＳ２Ｎがオン状態となることにより、アンプ回路Ａ１の差動入力および差動出力にＶＤＤ／２が印加される。したがって、アンプ回路Ａ１のオフセット電圧が利得倍された電圧に対応する電荷がキャパシタＣ１ＰおよびＣ１Ｎに蓄積される。

タイミングｂにおいて、制御電圧ＶＯＣ０がＬレベル、制御電圧ＶＯＣ０ＢがＬレベル、制御電圧ＶＯＣ１がＨレベルに設定される。そうすると、スイッチＳ１ＰおよびＳ１Ｎがオン状態からオフ状態に遷移する。すなわち、スイッチＳ０ＰおよびＳ０Ｎがオフ状態であり、スイッチＳ１ＰおよびＳ１Ｎがオフ状態であり、かつスイッチＳ２ＰおよびＳ２Ｎがオン状態である。このとき、キャパシタＣ１ＰおよびＣ１Ｎが保持するアンプ回路Ａ１のオフセット電圧が確定する。

タイミングｃにおいて、制御電圧ＶＯＣ０がＬレベル、制御電圧ＶＯＣ０ＢがＬレベル、制御電圧ＶＯＣ１がＬレベルに設定される。そうすると、スイッチＳ２ＰおよびＳ２Ｎがオン状態からオフ状態に遷移する。すなわち、スイッチＳ０ＰおよびＳ０Ｎがオフ状態であり、スイッチＳ１ＰおよびＳ１Ｎがオフ状態であり、かつスイッチＳ２ＰおよびＳ２Ｎがオフ状態である。

タイミングｄにおいて、制御電圧ＶＯＣ０がＨレベル、制御電圧ＶＯＣ０ＢがＬレベル、制御電圧ＶＯＣ１がＬレベルに設定される。そうすると、スイッチＳ０ＰおよびＳ０Ｎがオフ状態からオン状態に遷移する。すなわち、スイッチＳ０ＰおよびＳ０Ｎがオン状態であり、スイッチＳ１ＰおよびＳ１Ｎがオフ状態であり、かつスイッチＳ２ＰおよびＳ２Ｎがオフ状態である。これにより、コンパレータ回路１０１は、入力電圧ＶｉｐおよびＶｉｎに対して電圧比較動作を行なうことができる。

したがって、本発明の第１の実施の形態に係るコンパレータ回路では、アンプ回路Ａ１の出力電圧からオフセット電圧をキャンセルすることができる。

図７は、本発明の第１の実施の形態に係るコンパレータ回路を備えるＡＤＣ回路の構成を示す図である。

図７を参照して、ＡＤＣ回路２０１は、逐次比較ＡＤＣ回路であり、コンパレータ回路１０１と、ＤＡＣ（デジタル／アナログコンバータ）回路５１と、逐次比較レジスタ回路５２とを備える。ＶＡＩＮはＡＤＣ回路２０１のアナログ入力電圧であり、ＶＲＥＦはコンパレータ回路１０１およびＤＡＣ回路５１のリファレンス電圧であり、ＶＤＡＣ＿ＯＵＴはＤＡＣ回路５１の出力電圧である。ＡＤＣ回路２０１は、たとえば半導体集積回路として実現される。

図８は、ＡＤＣ回路２０１におけるＤＡＣ回路５１の出力電圧の波形図である。
ＡＤＣ回路２０１の動作は、初期化動作（タイミングａ）、アナログ入力電圧のサンプル動作（タイミングｂ）および電圧比較動作（タイミングｃ以降）の３つに分けられる。

図８を参照して、タイミングａにおいて、逐次比較レジスタ回路５２がリセットされ、逐次比較レジスタ回路５２から出力される（ｎ−１）ｂｉｔのデータがすべて０となる。そうすると、ＤＡＣ回路５１は出力電圧ＶＤＡＣ＿ＯＵＴとしてリファレンス電圧ＶＲＥＦを出力する。このとき、コンパレータ回路１０１は、前述のオフセット電圧の補正動作を行ない、出力電圧からオフセット電圧をキャンセルする。

タイミングｂにおいて、外部からＤＡＣ回路５１へアナログ電圧ＶＡＩＮが出力され、ＤＡＣ回路５１の出力電圧ＶＤＡＣ＿ＯＵＴはＶＲＥＦ−ＶＡＩＮとなる。

タイミングｃにおいて、第１回目の比較動作としてＤＡＣ回路５１の最上位ビットを初期値１に設定し、ビット（ｂｎ−２）〜（ｂ０）を０に設定する。

ＤＡＣ回路５１が逐次比較レジスタ回路５２から受ける（ｎ−１）ｂｉｔのデータをｂ０〜ｂｎ−１とすると、ＤＡＣ回路５１の出力電圧ＶＤＡＣ＿ＯＵＴは以下の式で表わされる。

タイミングｃにおいては、最上位ビット（ｂｎ−１）が１であり、ビット（ｂｎ−２）〜（ｂ０）が０であるから、ＤＡＣ回路５１の出力電圧ＶＤＡＣ＿ＯＵＴは以下の式で表わされる。

ＶＤＡＣ＿ＯＵＴ＝ＶＲＥＦ−ＶＡＩＮ＋ＶＲＥＦ／２
コンパレータ回路１０１は、この出力電圧ＶＤＡＣ＿ＯＵＴとリファレンス電圧ＶＲＥＦとを比較し、比較結果を逐次比較レジスタ回路５２へ出力する。

逐次比較レジスタ回路５２は、出力電圧ＶＤＡＣ＿ＯＵＴがリファレンス電圧ＶＲＥＦより小さい場合には、出力データの最上位ビット（ｂｎ−１）を１に決定して次の比較動作に移る。一方、逐次比較レジスタ回路５２は、出力電圧ＶＤＡＣ＿ＯＵＴがリファレンス電圧ＶＲＥＦより大きい場合には、出力データの最上位ビット（ｂｎ−１）を０に決定して次の比較動作に移る。ここでは、図８に示すように、出力電圧ＶＤＡＣ＿ＯＵＴがリファレンス電圧ＶＲＥＦより大きいことから、逐次比較レジスタ回路５２は、出力データの最上位ビット（ｂｎ−１）を０に決定する。

逐次比較レジスタ回路５２は、タイミングｄ以降も同様に比較動作を行ない、出力データの最下位ビット（ｂ０）まで値を決定する。すなわち、タイミングｄにおいて出力データのビット（ｂｎ−２）は１に決定され、タイミングｅにおいて出力データのビット（ｂｎ−３）は０に決定される。したがって、出力電圧ＶＤＡＣ＿ＯＵＴがリファレンス電圧ＶＲＥＦをぎりぎり超えない状態で逐次比較動作が終了する。最下位ビット（ｂ０）まで決定したときの逐次比較レジスタ回路５２から出力される（ｎ−１）ｂｉｔのデータがアナログ電圧ＶＡＩＮをデジタル値に変換した値となる。

ここで、再び図４および図５を参照して、コンパレータ回路１０１の差動入力電圧である電圧ＶＩＮＰおよび電圧ＶＩＮＮの差が小さい場合には、前述のオフセット電圧の補正動作が正常に行なわれる。しかしながら、電圧ＶＩＮＰおよび電圧ＶＩＮＮの差が大きい場合には、アンプ回路Ａ１の出力振幅のエッジ成分に相当するパルス状電流がキャパシタＣ１ＰおよびＣ１Ｎから出力される。このパルス状電流は、キャパシタＣ１Ｐから電圧比較動作においてオフ状態であるスイッチＳ２Ｐの寄生容量へ流れ、また、電圧比較動作においてオフ状態であるスイッチＳ２Ｎの寄生容量からキャパシタＣ１Ｎへ流れる。パルス状電流が流れることにより、キャパシタＣ１ＰおよびＣ１Ｎの保持しているオフセット電圧が低下し、アンプ回路Ａ１のオフセット電圧を補正するための電圧が失われてしまう。

再び図７を参照して、ＡＤＣ回路２０１においても同様の現象が観察される。
キャパシタＣ１ＰおよびＣ１Ｎの保持しているオフセット電圧が低下するタイミングは、主に図８に示すタイミングｂすなわちアナログ電圧ＶＡＩＮをサンプリングするタイミングである。

図８を参照して、ＤＡＣ回路５１の出力電圧ＶＤＡＣ＿ＯＵＴは、タイミングａからｂに遷移するときにリファレンス電圧ＶＲＥＦから急速にＶＲＥＦ−ＶＡＩＮに変化し、その後、タイミングｂからｃに遷移するときにＶＲＥＦ−ＶＡＩＮからＶＲＥＦ−ＶＡＩＮ＋ＶＲＥＦ／２となる。

ここで、ＤＡＣ回路５１の出力には、コンパレータ回路１０１の入力が接続されていることから、タイミングｂにおける２つの急速な電圧変化のタイミングにおいて、コンパレータ回路１０１のオフセット電圧補正能力が劣化する。

図８に示す出力電圧ＶＤＡＣ＿ＯＵＴをコンパレータ回路１０１へ出力した場合、アンプ回路Ａ１の出力側に約１０ｍＶのオフセット電圧が生じる。つまり、ＡＤＣ回路２０１の動作中にＡＤＣ回路２０１に搭載されるコンパレータ回路１０１の電圧比較精度が劣化してしまう。

以下、上記の問題点を解決する本発明の第１の実施の形態に係るコンパレータ回路における構成について説明する。

図９は、本発明の第１の実施の形態に係るコンパレータ回路におけるキャパシタＣＺ１の働きを示す図である。

図１０は、本発明の第１の実施の形態に係るコンパレータ回路におけるキャパシタＣＺ１の周辺の入力容量を示す図である。

コンパレータ回路１０１が、差動入力電圧として図９に示すようなパルス状の入力電圧Ｖｉｐおよび比較用の入力電圧Ｖｉｎを受けた場合には、パルス状の入力電圧Ｖｉｐのエッジ成分に相当するパルス状電流ＩＰＬＳＰおよびＩＰＬＳＮがキャパシタＣ１ＰおよびＣ１Ｎから出力される。

しかしながら、本発明の第１の実施の形態に係るコンパレータ回路では、キャパシタＣＺ１は、パルス状電流に対応する電荷を充電する。より詳細には、キャパシタＣ１ＰおよびＣ１Ｎからそれぞれ出力されるパルス状電流の極性は常に逆であり、キャパシタＣＺ１の両端子に流れ込むため、キャパシタＣＺ１はパルス状電流を吸収することができる。ここで、キャパシタＣＺ１の容量をラッチ回路Ｕ１の入力容量ＣＵ１ＰおよびＣＵ１Ｎ、スイッチＳ２Ｐの入力容量ＣＳ１ＰならびにスイッチＳ２Ｎの入力容量ＣＳ１Ｎの合計値と比べて十分に大きくすると、パルス状電流によって生じるキャパシタＣＺ１の端子間電圧は極めて小さくなる。すなわち、キャパシタＣ１ＰおよびＣ１Ｎから流出する電荷がラッチ回路Ｕ１、スイッチＳ２ＰおよびスイッチＳ２Ｎを介してグランドおよび電源へ流れる量が小さくなり、キャパシタＣＺ１の両端子に余計なＤＣバイアスが生じない。すなわち、パルス状電流はキャパシタＣＺ１によって同相成分に変化する。

なお、パルス電流はキャパシタＣＺ１だけへ流れるわけではなく、ラッチ回路Ｕ１の入力容量ＣＵ１ＰおよびＣＵ１Ｎ、スイッチＳ２Ｐの入力容量ＣＳ１ＰならびにスイッチＳ２Ｎの入力容量ＣＳ１Ｎへも流れる。しかしながら、キャパシタＣＺ１の容量を大きくすると、ラッチ回路Ｕ１の入力容量ＣＵ１ＰおよびＣＵ１Ｎ、スイッチＳ２Ｐの入力容量ＣＳ１ＰならびにスイッチＳ２Ｎの入力容量ＣＳ１Ｎに流れる電流すなわち電荷を、コンパレータ回路１０１がキャパシタＣＺ１を備えない構成と比べて大幅に減少させることができる。

したがって、本発明の第１の実施の形態に係るコンパレータ回路では、キャパシタＣ１ＰおよびＣ１Ｎの保持しているオフセット電圧が低下することを防ぐことができ、オフセット電圧の補正精度の劣化を防ぐことができ、電圧比較精度の向上を図ることができる。すなわち、本発明の第１の実施の形態に係るコンパレータ回路では、極めて高い精度にて電圧増幅動作を実現することができる。

通常、コンパレータ回路に内蔵するアンプ回路の出力側にキャパシタを接続するとコンパレータ回路の周波数特性が劣化するため、このような構成は、サンプルおよびホールド動作をコンパレータ回路に組み込む等の用途が無い限り採用されない。すなわち、コンパレータ回路１０１がキャパシタＣＺ１を備える構成を当業者が容易に想到することは困難であるといえる。

ここで、特許文献２記載のコンパレータ回路では、サンプルおよびホールド動作をコンパレータ回路に組み込むため、一方端子をバイアス電圧に接続した２個のキャパシタを差動増幅器（アンプ回路）間の差動線路にそれぞれ接続している。しかしながら、このような構成では、アンプ回路のオフセットを補正するための電圧が失われてしまう。したがって、特許文献２記載のコンパレータ回路においても、本発明の第１の実施の形態に係るコンパレータ回路のようにキャパシタＣＺ１を備える構成が有用であることが分かる。

図１１は、本発明の第１の実施の形態に係るコンパレータ回路からキャパシタＣＺ１を取り除いた構成のコンパレータ回路の電圧比較動作を回路シミュレータを用いてシミュレーションした結果を示す波形図である。

図１１を参照して、まず、コンパレータ回路が受ける差動入力電圧の電圧差を大きくする、すなわち２５ｕｓ〜３３ｕｓの期間において２Ｖの矩形波で表わされる電圧差をコンパレータ回路へ差動入力電圧として与える。このとき、前述のようにコンパレータ回路が備えるアンプ回路のオフセット電圧に対する補正性能が劣化する。

次に、４１ｕｓ〜４９ｕｓの期間において入力電圧ＶｉｐおよびＶｉｎをそれぞれ５Ｖ＋７６ｕＶおよび５Ｖに設定し、４９ｕｓ〜５７ｕｓの期間において入力電圧ＶｉｐおよびＶｉｎをそれぞれ５Ｖ−７６ｕＶおよび５Ｖに設定する。４１ｕｓ〜４９ｕｓの期間および４９ｕｓ〜５７ｕｓの期間においてそれぞれ電圧ＶＬＡＴＣＨをＬレベルからＨレベルにすることにより、コンパレータ回路が電圧比較動作を行なう。

キャパシタＣＺ１を備えないコンパレータ回路では、４１ｕｓ〜４９ｕｓの期間において、入力電圧Ｖｉｐが入力電圧Ｖｉｎより小さいにも関わらず、ラッチ回路Ｕ１の出力電圧ＶｏｐがＨレベル、出力電圧ＶｏｎがＬレベルとなり、誤った電圧比較結果が得られている。

図１２は、本発明の第１の実施の形態に係るコンパレータ回路の電圧比較動作を回路シミュレータを用いてシミュレーションした結果を示す波形図である。

図１２を参照して、コンパレータ回路の入力電圧は図１１と同様である。本発明の第１の実施の形態に係るコンパレータ回路では、４１ｕｓ〜４９ｕｓの期間および４９ｕｓ〜５７ｕｓの期間において正しい電圧比較結果が得られている。したがって、本発明の第１の実施の形態に係るコンパレータ回路では、少なくとも７６ｕＶの判定精度を実現することができる。

図１３は、キャパシタＣＺ１の容量値とアンプ回路Ａ１のオフセット電圧との関係を示すグラフ図である。図１３は、キャパシタＣＺ１を取り除いた場合すなわちキャパシタＣＺ１の容量値が０ｐＦの場合と、キャパシタＣＺ１の容量値を０．５ｐＦから６．５ｐＦにスイープした場合とにおける、コンパレータ回路１０１において発生するオフセット電圧を示している。

キャパシタＣＺ１の容量値が１．２ｐＦ以上の場合、目標値である５Ｖ±７６ｕＶおよび５Ｖの差動入力電圧の電圧比較動作を正しく行なうことが可能となる。また、キャパシタＣ１ＰおよびＣ１Ｎは５ｐＦに設定しているため、キャパシタＣＺ１が５ｐＦの場合から急速にオフセット電圧が減少することが分かる。その一方で、キャパシタＣＺ１の容量値を大きくしすぎるとアンプ回路Ａ１の利得の減少量が大きくなるため、誤判定が発生するようになる。

したがって、キャパシタＣＺ１の容量値をＣＺ１とし、キャパシタＣ１Ｐの容量値をＣ１Ｐとすると、キャパシタＣＺ１の下限は、アンプ回路Ａ１のオフセット電圧を考慮して、Ｃ１Ｐ≦ＣＺ１で表わされる。なぜならば、キャパシタＣ１ＰおよびＣ１Ｎにおいて発生した電荷は、キャパシタＣ１ＰおよびＣ１Ｎの容量値以上の容量を有するキャパシタで吸収できるからである。

また、キャパシタＣＺ１によるアンプ回路Ａ１の利得の減衰比αは、キャパシタＣ１ＰおよびＣ１Ｎの容量値が等しいことから、α＝Ｃ１Ｐ／（２×Ｃ１Ｐ＋ＣＺ１）で表わされる。ここで、アンプ回路Ａ１の増幅力が無くなる点をキャパシタＣＺ１の限界点と考えることとし、アンプ回路Ａ１の利得をＡとすると、α×Ａ≧１という関係を満たす必要がある。したがって、キャパシタＣＺ１の最大値は、ＣＺ１≦（Ａ−２）×Ｃ１Ｐで表わされる。ただし、Ａ＞２である必要がある。

以上より、キャパシタＣＺ１の設定範囲はＣ１Ｐ≦ＣＺ１≦（Ａ−２）×Ｃ１Ｐで表わされる。ただし、キャパシタＣＺ１の容量値が大きい場合にはアンプ回路Ａ１の周波数特性および応答速度が劣化するため、キャパシタＣＺ１の容量値はキャパシタＣ１Ｐの容量値に近い値であることが望ましい。

ここで、特許文献３記載のコンパレータ回路では、アンプ回路の出力に関する設計項目は、ダイオード接続のＰチャネルＭＯＳトランジスタを用いた出力電圧振幅の制限だけである。したがって、特許文献３記載のコンパレータ回路では、差動入力電圧の電圧差が大きい場合にアンプ回路Ａ１のオフセット電圧を保持するキャパシタの電荷が失われるため、コンパレータ回路の電圧補正精度が劣化してしまう。

また、特許文献１記載のコンパレータ回路は、差動入力用のＭＯＳトランジスタのゲートおよびドレイン間の容量を打ち消すための補償電流生成回路における２個のＭＯＳトランジスタの出力間にキャパシタを設ける構成である。したがって、特許文献１記載のコンパレータ回路は、差動増幅回路の出力段における２個のＭＯＳトランジスタから逆相のパルス状電流が出力される現象を利用したものではなく、本発明の第１の実施の形態に係るコンパレータ回路とはまったく異なるものである。

ところで、特許文献１記載のコンパレータ回路では、電圧差の大きい比較対象電圧を受けると、２個のキャパシタが保持している電圧が低下し、オフセット電圧の補正精度が劣化してしまう。しかしながら、本発明の第１の実施の形態に係るコンパレータ回路では、アンプ回路Ａ１の正相出力端子および逆相出力端子間にキャパシタＣＺ１を備える。このような構成により、オフセット電圧を補正するための電圧を保持しているキャパシタから流れるパルス状電流がグランドおよび電源等へ流れることを防ぐことができる。したがって、本発明の第１の実施の形態に係るコンパレータ回路では、オフセット電圧の補正精度の劣化を防ぐことができ、電圧比較精度の向上を図ることができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係るコンパレータ回路と比べて増幅回路の段数を複数にしたコンパレータ回路に関する。以下で説明する内容以外は第１の実施の形態に係るコンパレータ回路と同様である。

図１４は、本発明の第２の実施の形態に係るコンパレータ回路の構成を示す図である。
図１４を参照して、コンパレータ回路１０２は、ＯＯＳ型コンパレータ回路であり、増幅部６１〜６４と、ラッチ回路Ｕ１とを備える。増幅部６１は、アンプ回路（第１の差動増幅回路）Ａ１と、インバータ回路Ｇ１１およびＧ１２と、キャパシタ（第１のキャパシタ）Ｃ１Ｐと、キャパシタ（第２のキャパシタ）Ｃ１Ｎと、キャパシタ（第３のキャパシタ）ＣＺ１と、スイッチ（第１、第３、第５のスイッチ）Ｓ０Ｐ〜Ｓ２Ｐと、スイッチ（第２、第４、第６のスイッチ）Ｓ０Ｎ〜Ｓ２Ｎとを含む。増幅部６２は、アンプ回路（第２の差動増幅回路）Ａ２と、キャパシタ（第４のキャパシタ）Ｃ２Ｐと、キャパシタ（第５のキャパシタ）Ｃ２Ｎと、スイッチ（第７のスイッチ）Ｓ３Ｐと、スイッチ（第８のスイッチ）Ｓ３Ｎとを含む。増幅部６３は、アンプ回路Ａ３と、キャパシタＣ３Ｐと、キャパシタＣ３Ｎと、スイッチＳ４Ｐと、スイッチＳ４Ｎとを含む。増幅部６４は、アンプ回路Ａ４と、キャパシタＣ４Ｐと、キャパシタＣ４Ｎと、スイッチＳ５Ｐと、スイッチＳ５Ｎとを含む。

増幅部６１において、スイッチＳ０Ｐは、第１端子に入力電圧Ｖｉｐが印加され、第２端子がアンプ回路Ａ１の正相入力端子（第１の入力端子）と、スイッチＳ１Ｐの第１端子とに接続される。

スイッチＳ０Ｎは、第１端子に入力電圧Ｖｉｎが印加され、第２端子がアンプ回路Ａ１の逆相入力端子（第２の入力端子）と、スイッチＳ１Ｎの第１端子とに接続される。

キャパシタＣ１Ｐは、第１端子がアンプ回路Ａ１の正相出力端子（第１の出力端子）に接続され、第２端子がキャパシタＣＺ１の第１端子と、スイッチＳ２Ｐの第１端子とに接続される。

キャパシタＣ１Ｎは、第１端子がアンプ回路Ａ１の逆相出力端子に接続され、第２端子がキャパシタＣＺ１の第２端子と、スイッチＳ２Ｎの第１端子とに接続される。

スイッチＳ１Ｐ、Ｓ２Ｐ、Ｓ１ＮおよびＳ２Ｎの第２端子に固定電圧ＶＤＤの１／２の電圧が印加される。

インバータ回路Ｇ１１およびＧ１２は、制御電圧ＶＯＣ０の論理レベルを反転して出力する。

スイッチＳ０ＰおよびＳ０Ｎは、インバータ回路Ｇ１１およびＧ１２によって論理レベルが反転された制御電圧ＶＯＣ０に基づいてオン状態およびオフ状態を切り替える、すなわち第１端子および第２端子の接続および非接続を切り替える。スイッチＳ１ＰおよびＳ１Ｎは、制御電圧ＶＯＣ０に基づいてオン状態およびオフ状態を切り替える。スイッチＳ２ＰおよびＳ２Ｎは、制御電圧ＶＯＣ１に基づいてオン状態およびオフ状態を切り替える。以下、スイッチＳ０Ｐ〜Ｓ２Ｐ、およびスイッチＳ０Ｎ〜Ｓ２Ｎ等のスイッチは、制御電圧がＨレベルである場合にオン状態となり、制御電圧がＬレベルである場合にオフ状態となると仮定して説明する。

アンプ回路Ａ１は、スイッチＳ０Ｐを介して受けた入力電圧ＶｉｐおよびスイッチＳ０Ｎを介して受けた入力電圧Ｖｉｎを増幅して出力する。

増幅部６２において、アンプ回路Ａ２は、正相入力端子がキャパシタＣ１Ｐの第２端子に結合され、逆相入力端子がキャパシタＣ１Ｎの第２端子に結合される。

キャパシタＣ２Ｐは、第１端子がアンプ回路Ａ２の正相出力端子に接続され、第２端子がスイッチＳ３Ｐの第１端子に接続される。キャパシタＣ２Ｎは、第１端子がアンプ回路Ａ２の逆相出力端子に接続され、第２端子がスイッチＳ３Ｎの第１端子に接続される。

スイッチＳ３ＰおよびＳ３Ｎの第２端子に固定電圧ＶＤＤの１／２の電圧が印加される。スイッチＳ３ＰおよびＳ３Ｎは、制御電圧ＶＯＣ２に基づいてオン状態およびオフ状態を切り替える。

アンプ回路Ａ２は、キャパシタＣ１Ｐを介してアンプ回路Ａ１の正相出力端子から受けた電圧およびキャパシタＣ１Ｎを介してアンプ回路Ａ１の逆相出力端子から受けた電圧を増幅して出力する。

増幅部６３において、アンプ回路Ａ３は、正相入力端子がキャパシタＣ２Ｐの第２端子に結合され、逆相入力端子がキャパシタＣ２Ｎの第２端子に結合される。

キャパシタＣ３Ｐは、第１端子がアンプ回路Ａ３の正相出力端子に接続され、第２端子がスイッチＳ４Ｐの第１端子に接続される。キャパシタＣ３Ｎは、第１端子がアンプ回路Ａ３の逆相出力端子に接続され、第２端子がスイッチＳ４Ｎの第１端子に接続される。

スイッチＳ４ＰおよびＳ４Ｎの第２端子に固定電圧ＶＤＤの１／２の電圧が印加される。スイッチＳ４ＰおよびＳ４Ｎは、制御電圧ＶＯＣ３に基づいてオン状態およびオフ状態を切り替える。

アンプ回路Ａ３は、キャパシタＣ２Ｐを介してアンプ回路Ａ２の正相出力端子から受けた電圧およびキャパシタＣ２Ｎを介してアンプ回路Ａ２の逆相出力端子から受けた電圧を増幅して出力する。

増幅部６４において、アンプ回路Ａ４は、正相入力端子がキャパシタＣ３Ｐの第２端子に結合され、逆相入力端子がキャパシタＣ３Ｎの第２端子に結合される。

キャパシタＣ４Ｐは、第１端子がアンプ回路Ａ４の正相出力端子に接続され、第２端子がスイッチＳ５Ｐの第１端子に接続される。キャパシタＣ４Ｎは、第１端子がアンプ回路Ａ４の逆相出力端子に接続され、第２端子がスイッチＳ５Ｎの第１端子に接続される。

スイッチＳ５ＰおよびＳ５Ｎの第２端子に固定電圧ＶＤＤの１／２の電圧が印加される。スイッチＳ５ＰおよびＳ５Ｎは、制御電圧ＶＯＣ４に基づいてオン状態およびオフ状態を切り替える。

アンプ回路Ａ４は、キャパシタＣ３Ｐを介してアンプ回路Ａ３の正相出力端子から受けた電圧およびキャパシタＣ３Ｎを介してアンプ回路Ａ３の逆相出力端子から受けた電圧を増幅して出力する。

ラッチ回路Ｕ１は、キャパシタＣ４Ｐを介してアンプ回路Ａ４の正相出力端子から受けた電圧ＶｍｐおよびキャパシタＣ４Ｎを介してアンプ回路Ａ４の逆相出力端子から受けた電圧Ｖｍｎを比較し、比較結果を表わすＨレベルまたはＬレベルのデジタル信号を保持するとともに出力電圧ＶＯＰおよびＶＯＮとして出力する。

図１５は、本発明の第２の実施の形態に係るコンパレータ回路の動作を示す波形図である。

タイミングａにおいて、本発明の第１の実施の形態に係るコンパレータ回路と同様に、アンプ回路Ａ１のオフセット電圧の補正動作が行なわれる。すなわち、制御電圧ＶＯＣ０〜ＶＯＣ４がＨレベル、制御電圧ＶＬＡＴＣＨがＬレベルに設定される。そうすると、スイッチＳ０ＰおよびＳ０Ｎがオフ状態となり、スイッチＳ１Ｐ〜Ｓ５Ｐがオン状態となり、スイッチＳ１Ｎ〜Ｓ５Ｎがオン状態となる。このとき、アンプ回路Ａ１の差動入力および差動出力にＶＤＤ／２が印加される。したがって、アンプ回路Ａ１のオフセット電圧が利得倍された電圧がキャパシタＣ１ＰおよびＣ１Ｎに蓄積される。

タイミングｂにおいて、制御電圧ＶＯＣ１がＬレベル、制御電圧ＶＯＣ０およびＶＯＣ２〜ＶＯＣ４がＨレベル、制御電圧ＶＬＡＴＣＨがＬレベルに設定される。そうすると、スイッチＳ２ＰおよびＳ２Ｎがオン状態からオフ状態に遷移する。すなわち、スイッチＳ０Ｐ、Ｓ０Ｎ、Ｓ２ＰおよびＳ２Ｎがオフ状態であり、スイッチＳ１Ｐ、Ｓ３Ｐ〜Ｓ５Ｐがオン状態であり、スイッチＳ１Ｎ、Ｓ３Ｎ〜Ｓ５Ｎがオン状態である。このとき、キャパシタＣ１ＰおよびＣ１Ｎが保持するアンプ回路Ａ１のオフセット電圧が確定する。

タイミングｃにおいて、制御電圧ＶＯＣ１およびＶＯＣ２がＬレベル、制御電圧ＶＯＣ０、ＶＯＣ３およびＶＯＣ４がＨレベル、制御電圧ＶＬＡＴＣＨがＬレベルに設定される。そうすると、スイッチＳ３ＰおよびＳ３Ｎがオン状態からオフ状態に遷移する。すなわち、スイッチＳ０Ｐ、Ｓ０Ｎ、Ｓ２Ｐ、Ｓ２Ｎ、Ｓ３ＰおよびＳ３Ｎがオフ状態であり、スイッチＳ１Ｐ、Ｓ４ＰおよびＳ５Ｐがオン状態であり、スイッチＳ１Ｎ、Ｓ４ＮおよびＳ５Ｎがオン状態である。このとき、キャパシタＣ２ＰおよびＣ２Ｎが保持するアンプ回路Ａ２のオフセット電圧が確定する。

タイミングｄにおいて、制御電圧ＶＯＣ１〜ＶＯＣ３がＬレベル、制御電圧ＶＯＣ０およびＶＯＣ４がＨレベル、制御電圧ＶＬＡＴＣＨがＬレベルに設定される。そうすると、スイッチＳ４ＰおよびＳ４Ｎがオン状態からオフ状態に遷移する。すなわち、スイッチＳ０Ｐ、Ｓ０Ｎ、Ｓ２Ｐ〜Ｓ４ＰおよびＳ２Ｎ〜Ｓ４Ｎがオフ状態であり、スイッチＳ１ＰおよびＳ５Ｐがオン状態であり、スイッチＳ１ＮおよびＳ５Ｎがオン状態である。このとき、キャパシタＣ３ＰおよびＣ３Ｎが保持するアンプ回路Ａ３のオフセット電圧が確定する。

タイミングｅにおいて、制御電圧ＶＯＣ１〜ＶＯＣ４がＬレベル、制御電圧ＶＯＣ０がＨレベル、制御電圧ＶＬＡＴＣＨがＬレベルに設定される。そうすると、スイッチＳ５ＰおよびＳ５Ｎがオン状態からオフ状態に遷移する。すなわち、スイッチＳ０Ｐ、Ｓ０Ｎ、Ｓ２Ｐ〜Ｓ５ＰおよびＳ２Ｎ〜Ｓ５Ｎがオフ状態であり、スイッチＳ１Ｐがオン状態であり、スイッチＳ１Ｎがオン状態である。このとき、キャパシタＣ４ＰおよびＣ４Ｎが保持するアンプ回路Ａ４のオフセット電圧が確定する。

タイミングｆにおいて、制御電圧ＶＯＣ０〜ＶＯＣ４がＬレベル、制御電圧ＶＬＡＴＣＨがＨレベルに設定される。そうすると、スイッチＳ１ＰおよびＳ１Ｎがオン状態からオフ状態に遷移し、かつスイッチＳ０ＰおよびＳ０Ｎがオフ状態からオン状態に遷移する。すなわち、スイッチＳ１Ｐ〜Ｓ５ＰおよびＳ１Ｎ〜Ｓ５Ｎがオフ状態であり、スイッチＳ０ＰおよびＳ０Ｎがオン状態である。これにより、コンパレータ回路１０２は、入力電圧ＶｉｐおよびＶｉｎに対して電圧比較動作を行なうことができる。

したがって、本発明の第２の実施の形態に係るコンパレータ回路では、アンプ回路Ａ１〜Ａ４の出力電圧からアンプ回路Ａ１〜Ａ４のオフセット電圧をそれぞれキャンセルすることができる。

ここで、ＯＯＳ型コンパレータ回路では、一般に増幅部すなわちアンプ回路１個あたりの利得を大きくすることが困難である。これは、アンプ回路自身のオフセット電圧を増幅するだけで出力電圧が飽和してしまう場合があるからである。しかしながら、本発明の第２の実施の形態に係るコンパレータ回路では、アンプ回路の段数を複数にする構成により、ラッチ回路Ｕ１における電圧比較の判定条件を緩和することができ、本発明の第１の実施の形態に係るコンパレータ回路と比べてさらに、コンパレータ回路の電圧比較精度の向上を図ることができる。

なお、コンパレータ回路１０２は、増幅部を４個備える構成であるとしたが、これに限定するものではなく、増幅部を任意の個数だけ備える構成とすることが可能である。

ここで、たとえばタイミングｂにおいて制御電圧ＶＯＣ１をＨレベルからＬレベルに変更すると、増幅部６１における補正動作が終了する。このとき、スイッチＳ２ＰおよびＳ２Ｎにおいてチャージインジェクションが発生する、すなわち、スイッチＳ２ＰおよびＳ２Ｎにおいて電荷が充放電される。そうすると、チャージインジェクションに起因して発生する電圧も含んだ電圧がアンプ回路Ａ２から出力されてしまう。しかしながら、本発明の第２の実施の形態に係るコンパレータ回路では、タイミングｂの次のタイミングｃにおいて制御電圧ＶＯＣ２をＨレベルからＬレベルに変更し、増幅部６２における補正動作を終了させる。このような構成により、アンプ回路Ａ２自体のオフセット電圧をキャンセルするとともに、スイッチＳ２ＰおよびＳ２Ｎにおけるチャージインジェクションに対応するアンプ回路Ａ２からの電圧もキャンセルするような電圧をキャパシタＣ２ＰおよびＣ２Ｎに保持することができる。また、タイミングｄにおける増幅部６３およびタイミングｅにおける増幅部６４についても同様の効果を得ることができる。したがって、本発明の第２の実施の形態に係るコンパレータ回路では、本発明の第１の実施の形態に係るコンパレータ回路と比べてさらに、コンパレータ回路の電圧比較精度の向上を図ることができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第３の実施の形態＞
本実施の形態は、第２の実施の形態に係るコンパレータ回路における各増幅部にパルス状電流対策用のコンデンサを備える構成としたコンパレータ回路に関する。以下で説明する内容以外は第２の実施の形態に係るコンパレータ回路と同様である。

図１６は、本発明の第３の実施の形態に係るコンパレータ回路の構成を示す図である。
図１６を参照して、コンパレータ回路１０３は、ＯＯＳ型コンパレータ回路であり、増幅部７１〜７４と、ラッチ回路Ｕ１とを備える。増幅部７１は、増幅部６１と同様の構成である。増幅部７２〜７４は、本発明の第２の実施の形態に係るコンパレータ回路における増幅部６２〜６４と比べて、さらに、キャパシタＣＺ２〜ＣＺ４をそれぞれ含む。

増幅部７２において、キャパシタ（第６のキャパシタ）ＣＺ２は、第１端子がキャパシタＣ２Ｐの第２端子に結合され、第２端子がキャパシタＣ２Ｎの第２端子に結合される。増幅部７３において、キャパシタＣＺ３は、第１端子がキャパシタＣ３Ｐの第２端子に結合され、第２端子がキャパシタＣ３Ｎの第２端子に結合される。増幅部７４において、キャパシタＣＺ４は、第１端子がキャパシタＣ４Ｐの第２端子に結合され、第２端子がキャパシタＣ４Ｎの第２端子に結合される。

コンパレータ回路１０３の動作を示す波形図は、本発明の第２の実施の形態に係るコンパレータ回路の動作を示す波形図である図１５と同様である。すなわち、キャパシタＣＺ２〜ＣＺ４以外のコンパレータ回路１０３の動作は、本発明の第２の実施の形態に係るコンパレータ回路の動作と同様であるため、ここでは詳細な説明を繰り返さない。

本発明の第３の実施の形態に係るコンパレータ回路では、２段目以降の増幅部７２〜７４においてキャパシタＣＺ２〜ＣＺ４を含む構成である、すなわち増幅部の差動入力電圧の振幅差が大きい場合における対策が各増幅部において行なわれている。このような構成により、あるアンプ回路において急速に電圧が再生されてアンプ回路から振幅が急峻に変化する電圧が出力された場合であっても、次段の増幅部においてアンプ回路のオフセット電圧を補正するための電圧が失われることなく前段の増幅部から受けた電圧を増幅してさらに次段の増幅部へ伝達していくことができる。

また、本発明の第３の実施の形態に係るコンパレータ回路では、ある増幅部の出力電圧が飽和して矩形波状になった場合でも、後段の増幅部においてアンプ回路のオフセット電圧の補正精度が劣化しない。したがって、本発明の第３の実施の形態に係るコンパレータ回路では、本発明の第２の実施の形態に係るコンパレータ回路と比べてさらに、コンパレータ回路の電圧比較精度の向上を図ることができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係るコンパレータ回路とは異なるタイプのコンパレータ回路に関する。以下で説明する内容以外は第１の実施の形態に係るコンパレータ回路と同様である。

図１７は、本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。
図１７を参照して、コンパレータ回路１０４は、入力オフセット電圧蓄積型（ＩＯＳ（Input Offset Storage）型）コンパレータ回路であり、アンプ回路（差動増幅回路）Ａ１１と、インバータ回路Ｇ２１およびＧ２２と、キャパシタ（第１のキャパシタ）Ｃ１１Ｐと、キャパシタ（第２のキャパシタ）Ｃ１１Ｎと、キャパシタ（第３のキャパシタ）ＣＺ１１と、スイッチ（第１、第３、第５のスイッチ）Ｓ１０Ｐ〜Ｓ１２Ｐと、スイッチ（第２、第４、第６のスイッチ）Ｓ１０Ｎ〜Ｓ１２Ｎと、ラッチ回路Ｕ１１とを備える。なお、スイッチＳ１０Ｐ〜Ｓ１２ＰおよびスイッチＳ１０Ｎ〜Ｓ１２Ｎの各々は、たとえばＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタ、ならびにＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチを用いて実現することができる。

スイッチＳ１０Ｐは、第１端子に入力電圧Ｖｉｐが印加され、第２端子がキャパシタＣ１１Ｐの第１端子と、スイッチＳ１１Ｐの第１端子とに接続される。

スイッチＳ１０Ｎは、第１端子に入力電圧Ｖｉｎが印加され、第２端子がキャパシタＣ１１Ｎの第１端子と、スイッチＳ１１Ｎの第１端子とに接続される。

アンプ回路Ａ１１は、正相入力端子（第１の入力端子）がキャパシタＣ１１Ｐの第２端子と、スイッチＳ１２Ｐの第１端子と、キャパシタＣＺ１１の第１端子とに接続され、逆相入力端子（第２の入力端子）がキャパシタＣ１１Ｎの第２端子と、スイッチＳ１２Ｎの第１端子と、キャパシタＣＺ１１の第２端子とに接続される。また、アンプ回路Ａ１１は、正相出力端子（第１の出力端子）がスイッチＳ１２Ｐの第２端子と、ラッチ回路Ｕ１１の正相入力端子とに接続され、逆相出力端子（第２の出力端子）がスイッチＳ１２Ｎの第２端子と、ラッチ回路Ｕ１１の逆相入力端子とに接続される。

スイッチＳ１１ＰおよびＳ１１Ｎの第２端子に固定電圧ＶＤＤの１／２の電圧が印加される。

インバータ回路Ｇ２１およびＧ２２は、制御電圧ＶＯＣ１０の論理レベルを反転して出力する。

スイッチＳ１０ＰおよびＳ１０Ｎは、インバータ回路Ｇ２１およびＧ２２によって論理レベルが反転された制御電圧ＶＯＣ１０に基づいてオン状態およびオフ状態を切り替える。スイッチＳ１１ＰおよびＳ１１Ｎは、制御電圧ＶＯＣ１０に基づいてオン状態およびオフ状態を切り替える。スイッチＳ１２ＰおよびＳ１２Ｎは、制御電圧ＶＯＣ１１に基づいてオン状態およびオフ状態を切り替える。以下、スイッチＳ１０Ｐ〜Ｓ１２ＰおよびスイッチＳ１０Ｎ〜Ｓ１２Ｎは、制御電圧がＨレベルである場合にオン状態となり、制御電圧がＬレベルである場合にオフ状態となると仮定して説明する。

アンプ回路Ａ１１は、スイッチＳ１０ＰおよびキャパシタＣ１１Ｐを介して受けた入力電圧ＶｉｐおよびスイッチＳ１０ＮおよびキャパシタＣ１１Ｎを介して受けた入力電圧Ｖｉｎを増幅して出力する。

ラッチ回路Ｕ１１は、アンプ回路Ａ１１の正相出力端子から受けた電圧ＶｍｐおよびキャパシタＣ１１Ｎを介してアンプ回路Ａ１１の逆相出力端子から受けた電圧Ｖｍｎを比較し、比較結果を表わすＨレベルまたはＬレベルのデジタル信号を保持するとともに出力電圧ＶＯＰおよびＶＯＮとして出力する。

図１８は、本発明の第４の実施の形態に係るコンパレータ回路の動作を示す波形図である。

タイミングａにおいて、本発明の第１の実施の形態に係るコンパレータ回路と同様に、アンプ回路Ａ１１のオフセット電圧の補正動作が行なわれる。すなわち、制御電圧ＶＯＣ１０およびＶＯＣ１１がＨレベル、制御電圧ＶＬＡＴＣＨがＬレベルに設定される。そうすると、スイッチＳ１０ＰおよびＳ１０Ｎがオフ状態となり、スイッチＳ１１Ｐ、Ｓ１２Ｐ、Ｓ１１ＮおよびＳ１２Ｎがオン状態となる。このとき、アンプ回路Ａ１１のオフセット電圧がキャパシタＣ１１ＰおよびＣ１１Ｎに蓄積される。

タイミングｂにおいて、制御電圧ＶＯＣ１０がＨレベル、制御電圧ＶＯＣ１１がＬレベル、制御電圧ＶＬＡＴＣＨがＬレベルに設定される。そうすると、スイッチＳ１２ＰおよびＳ１２Ｎがオン状態からオフ状態に遷移する。すなわち、スイッチＳ１０Ｐ、Ｓ１０Ｎ、Ｓ１２ＰおよびＳ１２Ｎがオフ状態であり、スイッチＳ１１ＰおよびＳ１１Ｎがオン状態である。このとき、キャパシタＣ１１ＰおよびＣ１１Ｎが保持するアンプ回路Ａ１１のオフセット電圧が確定する。

タイミングｃにおいて、制御電圧ＶＯＣ１０およびＶＯＣ１１がＬレベル、制御電圧ＶＬＡＴＣＨがＨレベルに設定される。そうすると、スイッチＳ１１ＰおよびＳ１１Ｎがオン状態からオフ状態に遷移し、かつスイッチＳ１０ＰおよびＳ１０Ｎがオフ状態からオン状態に遷移する。すなわち、スイッチＳ１１Ｐ、Ｓ１２Ｐ、Ｓ１１ＮおよびＳ１２Ｎがオフ状態であり、スイッチＳ１０ＰおよびＳ１０Ｎがオン状態である。これにより、コンパレータ回路１０４は、入力電圧ＶｉｐおよびＶｉｎに対して電圧比較動作を行なうことができる。

したがって、本発明の第４の実施の形態に係るコンパレータ回路では、アンプ回路Ａ１１の出力電圧からオフセット電圧をキャンセルすることができる。

また、本発明の第４の実施の形態に係るコンパレータ回路では、アンプ回路Ａ１１の正相入力端子および逆相入力端子間にキャパシタＣＺ１１を備える。このような構成により、オフセット電圧を補正するための電圧を保持しているキャパシタＣ１１ＰおよびＣ１１Ｎから流れるパルス状電流がグランドおよび電源等へ流れることを防ぐことができる。したがって、本発明の第４の実施の形態に係るコンパレータ回路では、本発明の第１の実施の形態に係るコンパレータ回路と同様に、オフセット電圧の補正精度の劣化を防ぐことにより、電圧比較精度の向上を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係るコンパレータ回路の構成を示す図である。 本発明の第１の実施の形態に係るコンパレータ回路におけるアンプ回路Ａ１の構成を示す図である。 本発明の第１の実施の形態に係るコンパレータ回路におけるラッチ回路Ｕ１の構成を示す図である。 本発明の第１の実施の形態に係るコンパレータ回路のオフセット電圧の補正動作を示す図である。 本発明の第１の実施の形態に係るコンパレータ回路の電圧比較動作を示す図である。 本発明の第１の実施の形態に係るコンパレータ回路の動作を示す波形図である。 本発明の第１の実施の形態に係るコンパレータ回路を備えるＡＤＣ回路の構成を示す図である。 ＡＤＣ回路２０１におけるＤＡＣ回路５１の出力電圧の波形図である。 本発明の第１の実施の形態に係るコンパレータ回路におけるキャパシタＣＺ１の働きを示す図である。 本発明の第１の実施の形態に係るコンパレータ回路におけるキャパシタＣＺ１の周辺の入力容量を示す図である。 本発明の第１の実施の形態に係るコンパレータ回路からキャパシタＣＺ１を取り除いた構成のコンパレータ回路の電圧比較動作を回路シミュレータを用いてシミュレーションした結果を示す波形図である。 本発明の第１の実施の形態に係るコンパレータ回路の電圧比較動作を回路シミュレータを用いてシミュレーションした結果を示す波形図である。 キャパシタＣＺ１の容量値とアンプ回路Ａ１のオフセット電圧との関係を示すグラフ図である。 本発明の第２の実施の形態に係るコンパレータ回路の構成を示す図である。 本発明の第２の実施の形態に係るコンパレータ回路の動作を示す波形図である。 本発明の第３の実施の形態に係るコンパレータ回路の構成を示す図である。 本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。 本発明の第４の実施の形態に係るコンパレータ回路の動作を示す波形図である。

符号の説明

１１ バイアス回路、１２ 差動入力回路、１３ 負荷回路、１４ 出力バッファ回路、２１ ラッチ回路本体、２２ バッファ回路、２３ リセットセットフリップフロップ回路、５１ ＤＡＣ（デジタル／アナログコンバータ）回路、５２ 逐次比較レジスタ回路、６１〜６４，７１〜７４ 増幅部、１０１ コンパレータ回路、２０１ ＡＤＣ回路、Ａ１ アンプ回路（第１の差動増幅回路）、Ａ２ アンプ回路（第２の差動増幅回路）、Ａ３，Ａ４ アンプ回路（差動増幅回路）、Ｃ１Ｐ，Ｃ１１Ｐ キャパシタ（第１のキャパシタ）、Ｃ１Ｎ，Ｃ１１Ｎ キャパシタ（第２のキャパシタ）、ＣＺ１，ＣＺ１１ キャパシタ（第３のキャパシタ）、Ｃ２Ｐ キャパシタ（第４のキャパシタ）、Ｃ２Ｎ キャパシタ（第５のキャパシタ）、ＣＺ２ キャパシタ（第６のキャパシタ）、ＣＺ３，ＣＺ４ キャパシタ、Ｓ０Ｐ〜Ｓ３Ｐ スイッチ（第１、第３、第５、第７のスイッチ）、Ｓ４Ｐ，Ｓ５Ｐ，Ｓ４Ｎ，Ｓ５Ｎ スイッチ、Ｓ０Ｎ〜Ｓ３Ｎ スイッチ（第２、第４、第６、第８のスイッチ）、Ｓ１０Ｐ〜Ｓ１２Ｐ スイッチ（第１、第３、第５のスイッチ）、Ｓ１０Ｎ〜Ｓ１２Ｎ スイッチ（第２、第４、第６のスイッチ）、Ｕ１ ラッチ回路、Ｉｂ 電流源、ＭＰＣ１〜ＭＰＣ４ ＰチャネルＭＯＳトランジスタ、ＭＰ１，ＭＰ２，ＭＰ１１〜ＭＰ１４ ＰチャネルＭＯＳトランジスタ、ＭＮ１〜ＭＮ６，ＭＮ１１〜ＭＮ１８ ＮチャネルＭＯＳトランジスタ、Ｇ１〜Ｇ４，Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２ インバータ回路、Ｇ５，Ｇ６ ＮＡＮＤ回路。

Claims (4)

1. 第１入力端子、第２入力端子、第１出力端子および第２出力端子を有する第１の差動増幅回路と、
   第１の入力電圧が印加される第１端子、および前記第１の差動増幅回路の第１入力端子に結合される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第１のスイッチと、
   第２の入力電圧が印加される第１端子、および前記第１の差動増幅回路の第２入力端子に結合される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第２のスイッチと、
   前記第１の差動増幅回路の第１入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第３のスイッチと、
   前記第１の差動増幅回路の第２入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第４のスイッチと、
   前記第１の差動増幅回路の第１出力端子に結合される第１端子、および第２端子を有する第１のキャパシタと、
   前記第１の差動増幅回路の第２出力端子に結合される第１端子、および第２端子を有する第２のキャパシタと、
   前記第１のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第５のスイッチと、
   前記第２のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第６のスイッチと、
   前記第１のキャパシタの第２端子に結合される第１端子、および前記第２のキャパシタの第２端子に結合される第２端子を有し、前記第１の差動増幅回路の第１出力端子および第２出力端子からパルス状電流が出力された場合に当該パルス状電流を吸収する第３のキャパシタと、
   前記第１のキャパシタを介して前記第１の差動増幅回路の第１出力端子から受けた電圧
   および前記第２のキャパシタを介して前記第１の差動増幅回路の第２出力端子から受けた電圧に基づいて前記第１の入力電圧および前記第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路とを備える半導体集積回路。
2. 第１入力端子、第２入力端子、第１出力端子および第２出力端子を有する第１の差動増幅回路と、
   第１の入力電圧が印加される第１端子、および前記第１の差動増幅回路の第１入力端子に結合される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第１のスイッチと、
   第２の入力電圧が印加される第１端子、および前記第１の差動増幅回路の第２入力端子に結合される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第２のスイッチと、
   前記第１の差動増幅回路の第１入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第３のスイッチと、
   前記第１の差動増幅回路の第２入力端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第４のスイッチと、
   前記第１の差動増幅回路の第１出力端子に結合される第１端子、および第２端子を有する第１のキャパシタと、
   前記第１の差動増幅回路の第２出力端子に結合される第１端子、および第２端子を有する第２のキャパシタと、
   前記第１のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第５のスイッチと、
   前記第２のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第６のスイッチと、
   前記第１のキャパシタの第２端子に結合される第１端子、および前記第２のキャパシタの第２端子に結合される第２端子を有し、前記第１の差動増幅回路の第１出力端子および第２出力端子からパルス状電流が出力された場合に当該パルス状電流を吸収する第３のキャパシタと、
   前記第１のキャパシタの第２端子に結合される第１入力端子、前記第２のキャパシタの第２端子に結合される第２入力端子、第１出力端子および第２出力端子を有する第２の差動増幅回路と、
   前記第２の差動増幅回路の第１出力端子に結合される第１端子、および第２端子を有する第４のキャパシタと、
   前記第２の差動増幅回路の第２出力端子に結合される第１端子、および第２端子を有する第５のキャパシタと、
   前記第４のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第７のスイッチと、
   前記第５のキャパシタの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第８のスイッチと、
   前記第４のキャパシタを介して前記第２の差動増幅回路の第１出力端子から受けた電圧および前記第５のキャパシタを介して前記第２の差動増幅回路の第２出力端子から受けた電圧に基づいて前記第１の入力電圧および前記第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路とを備える半導体集積回路。
3. 前記半導体集積回路は、さらに、
   前記第４のキャパシタの第２端子に結合される第１端子、および前記第５のキャパシタの第２端子に結合される第２端子を有し、前記第２の差動増幅回路の第１出力端子および第２出力端子からパルス状電流が出力された場合に当該パルス状電流を吸収する第６のキャパシタを備える請求項２記載の半導体集積回路。
4. 第１の入力電圧が印加される第１端子、および第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第１のスイッチと、
   第２の入力電圧が印加される第１端子、および第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第２のスイッチと、
   前記第１のスイッチの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第３のスイッチと、
   前記第２のスイッチの第２端子に結合される第１端子、および所定電圧が印加される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第４のスイッチと、
   第１入力端子、第２入力端子、第１出力端子および第２出力端子を有する差動増幅回路と、
   前記第１のスイッチの第２端子に結合される第１端子、および前記差動増幅回路の第１入力端子に結合される第２端子を有する第１のキャパシタと、
   前記第２のスイッチの第２端子に結合される第１端子、および前記差動増幅回路の第２入力端子に結合される第２端子を有する第２のキャパシタと、
   前記第１のキャパシタの第２端子に結合される第１端子、および前記差動増幅回路の第１出力端子に結合される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第５のスイッチと、
   前記第２のキャパシタの第２端子に結合される第１端子、および前記差動増幅回路の第２出力端子に結合される第２端子を有し、前記第１端子および前記第２端子の接続および非接続を切り替える第６のスイッチと、
   前記差動増幅回路の第１入力端子に結合される第１端子、および前記差動増幅回路の第２入力端子に結合される第２端子を有し、パルス状電流を吸収する第３のキャパシタと、
   前記差動増幅回路の第１の出力端子から受けた電圧および前記差動増幅回路の第２の出力端子から受けた電圧に基づいて前記第１の入力電圧および前記第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路とを備える半導体集積回路。

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