JPH0653789A - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH0653789A JPH0653789A JP20377892A JP20377892A JPH0653789A JP H0653789 A JPH0653789 A JP H0653789A JP 20377892 A JP20377892 A JP 20377892A JP 20377892 A JP20377892 A JP 20377892A JP H0653789 A JPH0653789 A JP H0653789A
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- JP
- Japan
- Prior art keywords
- circuit
- amplifier circuit
- voltage
- switch
- offset voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【構成】 コンパレータ回路を構成する増幅回路１と増
幅回路２からなって、増幅回路２の出力端子間にスイッ
チ回路９を設ける構成とした。そして、増幅回路２の２
つの入力端子の電位差が増幅回路２のオフセット電圧に
等しくなるようにして、増幅回路１と２の持つオフセッ
ト電圧を打ち消すような構成とした。 【効果】 増幅回路２の出力端子間に設けたスイッチ回
路９を用いて、増幅回路２の２つの入力端子の電位差が
増幅回路２のオフセット電圧と等しくなるように、容量
に蓄える電圧が最適化される。そして、増幅回路１と２
のオフセット電圧が容量に蓄えられた電圧と相殺され
て、コンパレータ回路の出力電圧が増幅回路１と２のオ
フセット電圧の影響を受けないようになる。
幅回路２からなって、増幅回路２の出力端子間にスイッ
チ回路９を設ける構成とした。そして、増幅回路２の２
つの入力端子の電位差が増幅回路２のオフセット電圧に
等しくなるようにして、増幅回路１と２の持つオフセッ
ト電圧を打ち消すような構成とした。 【効果】 増幅回路２の出力端子間に設けたスイッチ回
路９を用いて、増幅回路２の２つの入力端子の電位差が
増幅回路２のオフセット電圧と等しくなるように、容量
に蓄える電圧が最適化される。そして、増幅回路１と２
のオフセット電圧が容量に蓄えられた電圧と相殺され
て、コンパレータ回路の出力電圧が増幅回路１と２のオ
フセット電圧の影響を受けないようになる。
Description
【０００１】
【産業上の利用分野】この発明は、オフセット電圧をキ
ャンセルすることができるコンパレータ回路に関する。
ャンセルすることができるコンパレータ回路に関する。
【０００２】
【従来の技術】従来のコンパレータの例を図２に示す。
初めのクロックでスイッチ回路３を開き他のスイッチ回
路４〜８を閉じた状態にすると、容量１０に入力電圧Ｖ
ｉｎが取り込まれると同時に、増幅回路１のオフセット
電圧Ｖｏｆ１と、増幅回路２のオフセット電圧Ｖｏｆ２
の値に応じた電圧が容量１２と１３に蓄えられる。次の
クロックでスイッチ回路４〜８を開き、スイッチ回路３
を閉じた状態にすると、入力電圧Ｖｉｎと参照電圧Ｖｒ
ｅｆの差が増幅回路１と２を通して増幅されて出力され
る際に、２つの増幅回路１と２の持つオフセット電圧
は、すでに容量１２、１３に蓄えられた電圧とほぼ打ち
消し合うため、オフセット電圧の出力電圧に及ぼす影響
が低減されていた。
初めのクロックでスイッチ回路３を開き他のスイッチ回
路４〜８を閉じた状態にすると、容量１０に入力電圧Ｖ
ｉｎが取り込まれると同時に、増幅回路１のオフセット
電圧Ｖｏｆ１と、増幅回路２のオフセット電圧Ｖｏｆ２
の値に応じた電圧が容量１２と１３に蓄えられる。次の
クロックでスイッチ回路４〜８を開き、スイッチ回路３
を閉じた状態にすると、入力電圧Ｖｉｎと参照電圧Ｖｒ
ｅｆの差が増幅回路１と２を通して増幅されて出力され
る際に、２つの増幅回路１と２の持つオフセット電圧
は、すでに容量１２、１３に蓄えられた電圧とほぼ打ち
消し合うため、オフセット電圧の出力電圧に及ぼす影響
が低減されていた。
【０００３】
【発明が解決しようとする課題】しかし、従来のコンパ
レータでは、出力電圧へのオフセット電圧の影響を低減
できるものの、増幅回路２の２つの入力端子の電位差が
増幅回路２のオフセット電圧に等しくならないために、
出力電圧に増幅回路２のオフセット電圧Ｖｏｆ２が現れ
るという課題を有していた。
レータでは、出力電圧へのオフセット電圧の影響を低減
できるものの、増幅回路２の２つの入力端子の電位差が
増幅回路２のオフセット電圧に等しくならないために、
出力電圧に増幅回路２のオフセット電圧Ｖｏｆ２が現れ
るという課題を有していた。
【０００４】そこで、この発明の目的は、従来のこのよ
うな課題を解決するため、増幅回路２の２つの入力端子
の電位差が増幅回路２のオフセット電圧に等しくなるよ
うにして、出力電圧へのオフセット電圧の影響をなくす
ことにある。
うな課題を解決するため、増幅回路２の２つの入力端子
の電位差が増幅回路２のオフセット電圧に等しくなるよ
うにして、出力電圧へのオフセット電圧の影響をなくす
ことにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、コンパレータ回路の増幅回路２の出力
端子間にスイッチを設ける構成とした。そして、増幅回
路２の２つの入力端子の電位差が増幅回路２のオフセッ
ト電圧に等しくなるようにして、増幅回路２の持つオフ
セット電圧を打ち消す構成とした。
に、この発明は、コンパレータ回路の増幅回路２の出力
端子間にスイッチを設ける構成とした。そして、増幅回
路２の２つの入力端子の電位差が増幅回路２のオフセッ
ト電圧に等しくなるようにして、増幅回路２の持つオフ
セット電圧を打ち消す構成とした。
【０００６】
【作用】上記のように構成されたコンパレータ回路で
は、初めのクロックで、参照電圧Ｖｒｅｆが入力される
スイッチ回路３を開き、スイッチ回路４〜９を閉じて、
入力電圧Ｖｉｎを取り込み、増幅回路１と２の入出力端
子をそれぞれある決まった電位に定める。このとき、増
幅回路１の入力端子間の電位差が０になるようにする
と、出力端子間の電位差は、増幅回路１のオフセット電
圧を利得倍した電圧になる。また、増幅回路２の出力端
子間の電位差が０になるようにすると、入力端子間の電
位差はちょうど増幅回路２のオフセット電圧と等しくな
る。これらの入出力端子の電位に応じた電圧が容量１０
〜１３に蓄えられる。
は、初めのクロックで、参照電圧Ｖｒｅｆが入力される
スイッチ回路３を開き、スイッチ回路４〜９を閉じて、
入力電圧Ｖｉｎを取り込み、増幅回路１と２の入出力端
子をそれぞれある決まった電位に定める。このとき、増
幅回路１の入力端子間の電位差が０になるようにする
と、出力端子間の電位差は、増幅回路１のオフセット電
圧を利得倍した電圧になる。また、増幅回路２の出力端
子間の電位差が０になるようにすると、入力端子間の電
位差はちょうど増幅回路２のオフセット電圧と等しくな
る。これらの入出力端子の電位に応じた電圧が容量１０
〜１３に蓄えられる。
【０００７】次のクロックで、スイッチ回路４〜９を開
き、スイッチ回路３を閉じる。このとき２つの増幅回路
のオフセット電圧は、既に容量に蓄えられている電圧と
完全に打ち消し合うため、コンパレータ回路の出力端子
には、オフセット電圧に関係なく入力電圧と参照電圧の
差を利得倍した電圧が現れる。
き、スイッチ回路３を閉じる。このとき２つの増幅回路
のオフセット電圧は、既に容量に蓄えられている電圧と
完全に打ち消し合うため、コンパレータ回路の出力端子
には、オフセット電圧に関係なく入力電圧と参照電圧の
差を利得倍した電圧が現れる。
【０００８】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、この発明によるコンパレータの構成
図である。増幅回路１と２は単電源動作とし、容量１１
の一方の端子とスイッチ回路５、６、８の一方の端子は
正電源電圧の半分に相当する電位に固定されているもの
とする。
説明する。図１は、この発明によるコンパレータの構成
図である。増幅回路１と２は単電源動作とし、容量１１
の一方の端子とスイッチ回路５、６、８の一方の端子は
正電源電圧の半分に相当する電位に固定されているもの
とする。
【０００９】初めのクロックで、スイッチ回路３を開
き、その他のスイッチ回路４〜９を閉じる。このとき、
増幅回路１のオフセット電圧をＶｏｆ１、その利得をＡ
１とし、増幅回路２のオフセット電圧をＶｏｆ２、その
利得をＡ２とすると、 Ｖａ−Ｖｂ＝Ａ１・Ｖｏｆ１ Ｖｃ−Ｖｄ＝Ｖｏｆ２ となる。ここで、ＶａとＶｂは、それぞれ増幅回路１の
非反転出力端子と反転出力端子の電位を表し、ＶｃとＶ
ｄは、それぞれ増幅回路２の反転入力端子と非反転入力
端子の電位を表す。このとき容量１２、１３の電位差を
それぞれＶａｃ、Ｖｂｄとすると、 Ｖａｃ−Ｖｂｄ＝（Ｖａ−Ｖｃ）−（Ｖｂ−Ｖｄ） ＝Ａ１・Ｖｏｆ１−Ｖｏｆ２ となる。同時に、容量１０には入力電圧Ｖｉｎが蓄えら
れる。
き、その他のスイッチ回路４〜９を閉じる。このとき、
増幅回路１のオフセット電圧をＶｏｆ１、その利得をＡ
１とし、増幅回路２のオフセット電圧をＶｏｆ２、その
利得をＡ２とすると、 Ｖａ−Ｖｂ＝Ａ１・Ｖｏｆ１ Ｖｃ−Ｖｄ＝Ｖｏｆ２ となる。ここで、ＶａとＶｂは、それぞれ増幅回路１の
非反転出力端子と反転出力端子の電位を表し、ＶｃとＶ
ｄは、それぞれ増幅回路２の反転入力端子と非反転入力
端子の電位を表す。このとき容量１２、１３の電位差を
それぞれＶａｃ、Ｖｂｄとすると、 Ｖａｃ−Ｖｂｄ＝（Ｖａ−Ｖｃ）−（Ｖｂ−Ｖｄ） ＝Ａ１・Ｖｏｆ１−Ｖｏｆ２ となる。同時に、容量１０には入力電圧Ｖｉｎが蓄えら
れる。
【００１０】２番目のクロックで、スイッチ回路４〜９
を開き、スイッチ回路３を閉じると、 Ｖａ−Ｖｂ＝Ａ１（Ｖｉｎ−Ｖｒｅｆ＋Ｖｏｆ１） となる。ここで、 Ｖｃ＝Ｖａ−Ｖａｃ， Ｖｄ＝Ｖｂ−Ｖｂｄ であるから、 Ｖｃ−Ｖｄ＝（Ｖａ−Ｖｂ）−（Ｖａｃ−Ｖｂｄ） ＝Ａ１（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｏｆ２ となる。増幅回路２の非反転出力端子の電位をＶ+ 、反
転出力端子の電位をＶ-とすると、 Ｖ+ −Ｖ- ＝−Ａ１・Ａ２（Ｖｉｎ−Ｖｒｅｆ） となって、増幅回路１と２のオフセット電圧が出力電圧
へ及ぼす影響がなくなり、入力電圧Ｖｉｎと参照電圧Ｖ
ｒｅｆの差が２つの増幅回路１と２の利得倍されて出力
端子から得られる。
を開き、スイッチ回路３を閉じると、 Ｖａ−Ｖｂ＝Ａ１（Ｖｉｎ−Ｖｒｅｆ＋Ｖｏｆ１） となる。ここで、 Ｖｃ＝Ｖａ−Ｖａｃ， Ｖｄ＝Ｖｂ−Ｖｂｄ であるから、 Ｖｃ−Ｖｄ＝（Ｖａ−Ｖｂ）−（Ｖａｃ−Ｖｂｄ） ＝Ａ１（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｏｆ２ となる。増幅回路２の非反転出力端子の電位をＶ+ 、反
転出力端子の電位をＶ-とすると、 Ｖ+ −Ｖ- ＝−Ａ１・Ａ２（Ｖｉｎ−Ｖｒｅｆ） となって、増幅回路１と２のオフセット電圧が出力電圧
へ及ぼす影響がなくなり、入力電圧Ｖｉｎと参照電圧Ｖ
ｒｅｆの差が２つの増幅回路１と２の利得倍されて出力
端子から得られる。
【００１１】
【発明の効果】この発明は、以上説明したように、コン
パレータの増幅回路２の出力端子間に設けたスイッチ回
路を用いて、増幅回路２の２つの入力端子の電位差が増
幅回路２のオフセット電圧と等しくなるように、容量に
蓄える電圧を最適化することによって、増幅回路１と２
のオフセット電圧が容量に蓄えられた電圧と相殺され
て、コンパレータ回路の出力電圧がオフセット電圧の影
響を受けないようにすることができるという効果があ
る。
パレータの増幅回路２の出力端子間に設けたスイッチ回
路を用いて、増幅回路２の２つの入力端子の電位差が増
幅回路２のオフセット電圧と等しくなるように、容量に
蓄える電圧を最適化することによって、増幅回路１と２
のオフセット電圧が容量に蓄えられた電圧と相殺され
て、コンパレータ回路の出力電圧がオフセット電圧の影
響を受けないようにすることができるという効果があ
る。
【図１】本発明のコンパレータ回路の構成を示した説明
図である。
図である。
【図２】コンパレータ回路の従来の方法の説明図であ
る。
る。
１ 第１の増幅回路 ２ 第２の増幅回路 ３ 第１のスイッチ回路 ４ スイッチ回路 ５ スイッチ回路 ６ スイッチ回路 ７ スイッチ回路 ８ スイッチ回路 ９ スイッチ回路 １０ 容量 １１ 容量 １２ 容量 １３ 容量
Claims (1)
- 【請求項１】 第１の増幅回路と、前記第１の増幅回路
の第１の入力端子に一端がそれぞれ接続される第１のス
イッチ回路及び第１の容量と、前記第１の容量の他端に
一端がそれぞれ接続される第２と第３のスイッチ回路
と、前記第１の増幅回路の第２の入力端子に一端がそれ
ぞれ接続される第２の容量及び第４のスイッチ回路と、
第２の増幅回路と、前記第１の増幅回路の第１の出力端
子と前記第２の増幅回路の第１の入力端子の間に接続さ
れる第３の容量と、前記第１の増幅回路の第２の出力端
子と前記第２の増幅回路の第２の入力端子の間に接続さ
れる第４の容量と、前記第２の増幅回路の第１の入力端
子と第１の出力端子の間に接続される第５のスイッチ回
路と、前記第２の増幅回路の第２の入力端子に一端が接
続される第６のスイッチ回路と、前記第２の増幅回路の
第１の出力端子と第２の出力端子の間に接続される第７
のスイッチ回路とからなるコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20377892A JPH0653789A (ja) | 1992-07-30 | 1992-07-30 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20377892A JPH0653789A (ja) | 1992-07-30 | 1992-07-30 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653789A true JPH0653789A (ja) | 1994-02-25 |
Family
ID=16479629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20377892A Pending JPH0653789A (ja) | 1992-07-30 | 1992-07-30 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653789A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2402008A (en) * | 2003-04-30 | 2004-11-24 | Synad Technologies Ltd | Method and apparatus for dc offset control |
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-07-30 JP JP20377892A patent/JPH0653789A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2402008A (en) * | 2003-04-30 | 2004-11-24 | Synad Technologies Ltd | Method and apparatus for dc offset control |
| GB2402008B (en) * | 2003-04-30 | 2006-09-06 | Synad Technologies Ltd | Method and apparatus for DC offset control |
| US7295820B2 (en) | 2003-04-30 | 2007-11-13 | Synad Technologies Limited | Method and apparatus for DC offset control |
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
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