JP5343371B2 - シリコン基板とその製造方法 - Google Patents

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Description

本発明は、シリコン基板の製造方法に関し、特に、ゲッタリング能を向上し、固体撮像素子のデバイス製造に供されるシリコン基板の設計に用いて好適な技術に関する。
シリコンからなる固体撮像素子等の半導体デバイスは、ＣＺ（チョクラルスキー）法等により引き上げられたシリコン単結晶からスライスしたシリコン基板に回路を形成することにより製造されるものである。シリコン基板に重金属が不純物混入した場合、暗電流により発生する白傷欠陥により固体撮像素子としてのデバイス特性が著しく劣化することになる。
シリコン基板に重金属が不純物混入する要因としては、第一に、単結晶引き上げ、スライス、面取り、および、研磨、研削、エッチング等の表面処理からなるシリコン基板の製造工程における金属汚染、第二にシリコン基板に回路を形成する、回路形成後にウェーハ裏面を削って５０μｍ程度まで薄厚化する等の工程であるデバイスの製造工程における重金属汚染があげられる。
特許文献１には、固体撮像素子の電気特性に影響を与える、暗電流により発生する白傷欠陥の低減を目指すことが記載されている。また、シリコン基板に酸素析出物を形成するＩＧ（イントリンシックゲッタリング）法の例が記載されている。特許文献２には、０００５段に、シリコン基板の裏面にバックサイドダメージなどのゲッタリングサイトを形成するＥＧ（エキシントリックゲッタリング）法の例が、また、炭素イオン注入に関する技術が記載されている。
特開平６−３３８５０７号公報 特開２００６−３１３９２２号公報
このように、固体撮像素子に用いられるシリコン基板として、エピタキシャル成長前に酸素析出熱処理を実施し酸素析出物を形成するイントリンシックゲッタリング法は知られている。
しかしながら、固体撮像素子の製造において、白傷欠陥を防止するために充分なゲッタリング能を有するシリコン基板の設計、つまり、シリコン基板製造の条件設定をいかにすればよいかということは開示されていない。
したがって、固体撮像素子製造に供されるシリコン基板の製造条件設定に多大な時間がかかり、収率が悪化し、製造コストが係り、デバイス製造効率が低下する可能性があるためこれを改善したいという要求があった。
また、特許文献２のように高温の熱処理が炭素注入基板に施された場合、炭素注入で形成された結晶欠陥（結晶格子歪みなど）が緩和されゲッタリングシンクとしての機能が低下するため好ましくなく、このような後工程の熱処理等の条件を考慮して、要求されるデバイス特性を満たすシリコン基板（ウェーハ）の設計を可能とすること、つまり、このような条件を満たすシリコン基板となるシリコン単結晶引き上げ条件を提供可能とすることが求められる。
本発明は、上記の事情に鑑みてなされたもので、固体撮像素子の白傷欠陥を防止し、所望のデバイス特性を満たすシリコン基板を容易に設計することのできるシリコン基板の製造方法を提供することを目的とする。同時に、シリコン基板（ウエーハ）加工工程、デバイス工程の条件に即して、所望ゲッタリング能力を有するシリコン基板を得ることができるように、簡単かつ確実に、初期酸素濃度、不純物濃度あるいは抵抗率、熱処理条件とされるＣＺ法による単結晶製造工程の条件を決定可能とすることを目的とする。
本発明のシリコン基板の製造方法は、ＣＺ法により育成されたシリコン単結晶から製造されて固体撮像素子のデバイス製造に供されるシリコン基板の製造方法であって、
素子特性として白傷欠陥の発生密度の上下限値とされる白傷条件を設定し、
前記シリコン基板におけるゲッタリング能、前記シリコン基板中に存在するＢＭＤ密度、ＢＭＤサイズをデバイス製造工程の熱処理条件を加味して設定し、
これらの条件から、引き上げ時のシリコン単結晶中における初期酸素濃度、初期炭素濃度、抵抗率、引き上げ処理条件を演算して、引き上げ工程におけるシリコン単結晶中初期酸素濃度、炭素濃度、抵抗率、引き上げ温度条件からなる引き上げ処理条件を決定し、
この決定された引き上げ条件により引き上げられたシリコン単結晶からスライスしたシリコン基板に形成した評価デバイスにおける白傷欠陥の発生密度を測定し、
該測定結果を前記白傷条件と比較して、この値が白傷条件を満たしていない場合には再度ＩＧ条件を設定するとともに、
この値が白傷条件を満たしている場合には前記引き上げ処理条件に基づいて、製造する固体撮像素子に供するシリコン基板における初期酸素濃度、炭素濃度、抵抗率、引き上げ条件に起因するシリコン基板の内部状態を決定することができる。
本発明のシリコン基板の製造方法は、ＣＺ法により育成されたシリコン単結晶から製造されて固体撮像素子のデバイス製造に供されるシリコン基板の製造方法であって、
該シリコン基板が、ＣＺ法により前記シリコン単結晶を引き上げる際に炭素をドープし、スライスされた後に表面にエピタキシャル層を成膜し、その表面にデバイス部分が形成されるものとされ、
素子特性としての許容範囲である白傷欠陥の発生密度の上下限値とされる白傷条件を設定するＷＳ条件設定工程と、
前記デバイス部分を形成するデバイス工程における熱処理条件を設定するデバイス熱処理条件設定工程と、
前記エピタキシャル層の成膜条件を設定するエピ条件設定工程と、
前記シリコン基板におけるゲッタリング能、および、このゲッタリング能を呈する条件としての前記シリコン基板中に存在するＢＭＤ密度、および、ＢＭＤサイズを設定するＩＧ条件設定工程と、
前記ＷＳ条件設定工程、前記デバイス熱処理条件設定工程、前記エピ条件設定工程、および、前記ＩＧ条件設定工程で設定された各条件から、引き上げ時のシリコン単結晶中における初期酸素濃度、炭素濃度、抵抗率、引き上げ温度条件からなる引き上げ処理条件を演算する演算工程と、
前記演算工程によって導出された値から、次のフィッティングパラメータ決定用単結晶引き上げ工程における引き上げ処理条件を決定するパラメータ決定工程と、
前記パラメータ決定工程で決定された引き上げ条件によって、ＣＺ法によりシリコン単結晶を引き上げるフィッティングパラメータ決定用単結晶引き上げ工程と、
前記フィッティングパラメータ決定用単結晶引き上げ工程で引き上げられたシリコン単結晶からスライスしたシリコン基板に、固体撮像素子としての白傷欠陥によるデバイス性能評価用の回路を製造する評価デバイス製造工程と、
前記評価デバイス製造工程で製造された評価デバイスにおける白傷欠陥の発生密度を測定するＷＳ性能測定工程と、
前記ＷＳ性能測定工程の測定結果を前記ＷＳ条件設定工程において設定された白傷条件と比較して、白傷条件を満たしていない場合には再度デバイス熱処理条件設定工程に戻るとともに、白傷条件を満たしている場合には条件決定工程に進む判断をする判定工程と、
パラメータ決定工程の条件に基づいて、製造する固体撮像素子に供するシリコン基板における初期酸素濃度、炭素濃度、抵抗率からなる引き上げ処理条件に起因するシリコン基板の内部状態を決定する条件決定工程と、
を有することにより造機課題を解決した。
本発明は、前記炭素濃度が１．０×１０１６〜１．６×１０１７ａｔｏｍｓ／ｃｍ３ 、前記初期酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３ 、前記抵抗率が８ｍΩｃｍ〜１０ｍΩｃｍ、または、０．１〜１００Ωｃｍ、または、０．１Ωｃｍ〜０．０１Ωｃｍとされることができる。
本発明は、イントリンシックゲッタリングシンクとなる前記ＢＭＤサイズが１０〜１００ｎｍ、前記ＢＭＤ密度が１．０×１０６〜１．０×１０１１個／ｃｍ３とされることができる。
本発明は、前記引き上げ処理条件の演算が、Ｆｏｋｋｅｒ Ｐｌａｎｋ拡散方程式によることができる。
本発明は、前記デバイス熱処理条件設定工程における熱処理として、デバイス製造工程前におこなわれるプレアニールを含むことができる。
本発明は、前記プレアニールが、温度６００℃〜８００℃、処理時間０．２５時間〜３時間、酸素と、アルゴンまたは窒素とされる不活性ガスとの混合雰囲気中とされることができる。
本発明のシリコン基板は、上記のいずれか記載の製造方法によって製造されることができる。
ここで、上記の酸素濃度はＡＳＴＭ Ｆ１２１−１９７９によるものである。
なお、この場合のＢＭＤサイズとは、シリコン基板の厚み方向断面のＴＥＭ観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
本発明におけるシリコン基板の製造方法は、炭化添加による析出物の核（重金属のゲッタリングシンク）を成長し直上にシリコンエピタキシャル層を形成し埋め込みフォトダイオードへの重金属拡散を抑制可能な固体撮像素子の製造に適したシリコン基板を容易に提供可能とするものである。
このようなシリコン基板を固体撮像素子の製造に用いることにより固体撮像素子を構成するトランジスタおよび埋め込み型フォトダイオードに重金属汚染起因の欠陥が生じることがなくなり固体撮像素子の白傷欠陥の発生を未然に防ぐことができ、固体撮像素子の歩留まりを向上させることができる。
したがって、本発明によれば、炭素、酸素および炭素による複合体形成により、高いゲッタリング能を有し、金属汚染の影響を低減可能なシリコン基板を提供して、製造コスト、デバイス工程におけるパーティクル発生などの問題点を解決できるシリコン基板を容易に設計することができるという効果を奏する。
以下、本発明に係るシリコン基板の製造方法における一実施形態を、図面に基づいて説明する。
図１および図２は、本実施形態に係るシリコン基板の製造方法が対象とするシリコン基板を工程毎に示す正断面図であり、図３は、本実施形態におけるシリコン基板の製造方法を示すフローチャートであり、図において、符号Ｗ０はシリコン基板である。
本実施形態では、ＣＣＤ（固体撮像素子）、ＣＭＯＳイメージセンサ（ＣＩＳ）とされるデバイス製造に用いるシリコン基板の設計について説明する。
本実施形態の製造方法においては、図３に示すように、後述の白傷条件を設定するＷＳ条件設定工程Ｓ０１と、デバイス熱処理条件設定工程Ｓ０２と、エピ条件設定工程Ｓ０３と、ＩＧ条件設定工程Ｓ０４と、演算工程Ｓ０５と、パラメータ決定工程Ｓ０６と、フィッティングパラメータ決定用単結晶引き上げ工程Ｓ０７と、評価デバイス製造工程Ｓ０８と、ＷＳ性能測定工程Ｓ０９と、判定工程Ｓ１０と、条件決定工程Ｓ１１とを有するものとされる。
本実施形態で用いるシリコン基板としては、後述するようにＣＺ法等により炭素をドープして所定のドーパントを抵抗率に対応してドープするとともに初期酸素濃度を制御して引き上げたシリコン単結晶からウェーハ加工工程を経て、図１（ａ）に示すように、炭素を含むシリコン基板Ｗ０を対象とする。
この際、シリコン基板Ｗ０の抵抗率がｐ＋タイプとなるようドーパント（Ｂ）を添加して単結晶を成長させる。
本発明において、ボロン（Ｂ）濃度がｐ＋タイプとは、抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１〜１００Ωｃｍに相当する濃度であり、ｐ−タイプとは抵抗率０．１Ωｃｍ〜０．０１Ωｃｍに相当する濃度である。
また、ｐ／ｐ−タイプとは、ｐ−タイプ基板の上にｐタイプのエピタキシャル層を積層したウェーハを意味する。
さらに、シリコン基板Ｗ０には、エピタキシャル層Ｗ０ａを形成してｐ／ｐ＋タイプのシリコン基板Ｗ１とし、このシリコン基板Ｗ１は、図１（ｃ）に示すように、該エピタキシャル層Ｗ０ａ上に、必要に応じて酸化膜Ｗ１ｂ、さらに窒化膜Ｗ１ｃを形成してシリコンウェーハＷ２としてから、デバイス製造工程に供する。
エピタキシャル層Ｗ０ａの厚さは、デバイスが固体撮像素子とされる場合、素子の分光感度特性を向上させる理由から、２〜１０μｍの範囲とすることが好ましい。
シリコンウェーハＷ２に図２に示すデバイス工程においてエピタキシャル層に埋め込み型フォトダイオードを形成することによって、固体撮像素子となる。
なお、図２（ｆ）に示す固体撮像素子１０となるデバイス工程における熱処理条件は、図６に示す各条件に対応するものである。
本実施形態においては、上記のようなシリコン基板において、固体撮像素子に適した基板となるようその条件を設定するものである。
本実施形態では、まず、図３に示すＷＳ条件設定工程Ｓ０１として、固体撮像素子特性としての許容範囲である白傷欠陥（ＷＳ：ホワイトスポット）の発生密度の上下限値とされる白傷条件を設定する。
白傷欠陥の発生密度は、製造される固体撮像装置ごとに要求される範囲は異なるが、例えば、１０５〜１０６箇所／ｃｍ２程度発生することが許容された場合、この範囲が上限値及び下限値として設定され、特にゲッタリングに係るのはぞの上限値である。
次に、図３に示すデバイス熱処理条件設定工程Ｓ０２として、前記デバイス部分を形成するデバイス工程における熱処理条件を設定する。これは、前述したように図６に示す各条件に対応するデバイス工程での熱処理条件や、酸化膜Ｗ０ｂ、窒化膜Ｗ０ｃの成膜条件、あるいは、プレアニールの熱処理条件であり、これらの熱処理条件は、処理温度、処理時間、昇温速度、降温速度、処理雰囲気ガス等、引き上げた単結晶あるいはシリコン基板（ウェーハ）中における酸素析出物ＢＭＤの振る舞いに影響を与えるものである。
次に、図３に示すエピ条件設定工程Ｓ０３として、前記エピタキシャル層Ｗ０ａの成膜条件を設定する。この場合にも、処理温度、処理時間、昇温速度、降温速度、処理雰囲気ガス等、引き上げた単結晶あるいはシリコン基板（ウェーハ）中における酸素析出物ＢＭＤの振る舞いに影響を与えるものを考慮することになる。なお、白傷欠陥の発生にかかる要因として、暗電流発生有無に影響を与えるエピタキシャル層Ｗ０ａ、酸化膜Ｗ０ｂ、窒化膜Ｗ０ｃの膜厚なども条件として考慮することは当然である。
次に、図３に示すＩＧ条件設定工程Ｓ０４として、前記シリコン基板Ｗ０におけるゲッタリング能、および、このゲッタリング能を呈する条件としての前記シリコン基板中Ｗ０に存在するＢＭＤ密度、ＢＭＤサイズを設定する。これは、ＷＳ条件設定工程Ｓ０１において、例えば、上下限値で表される白傷条件を満たすために必要なゲッタリング能を呈するように、基板表面における重金属汚染発生の程度を仮定し、その後の熱処理によってこの重金属が拡散しても、白傷欠陥が生じることが無いようにその範囲が設定される。
このような条件としては、例えば、Ｎｉを汚染源として汚染レベル１×１０１２ａｔｏｍｓ／ｃｍ２程度とした場合、あるいは、Ｃｕを汚染源として汚染レベル１×１０１３ａｔｏｍｓ／ｃｍ２程度とした場合のいずれにもおいても、図６に示す各条件に対応するデバイス工程での熱処理条件を経た後に、表面汚染レベルが検出限界（Ｎｉでは１×１０１０ａｔｏｍｓ／ｃｍ２ 、Ｃｕでは１×１０９ ａｔｏｍｓ／ｃｍ２ ）にまで低減するだけのゲッタリング能を有する状態として設定されることができる。この場合、上記のゲッタリング能を呈するために必要なイントリンシックゲッタリングシンクとしてシリコン基板Ｗ０中に存在する前記ＢＭＤサイズを１０〜１００ｎｍ、前記ＢＭＤ密度を１．０×１００６〜１．０×１０11個／ｃｍ３として設定することができる。
これらの条件は、強制金属汚染実験からＣｕのゲッタリングに必要なＢＭＤ密度を求めるか、過去の実測データから求めることができる。
次に、図３に示す演算工程Ｓ０５として、前記ＷＳ条件設定工程Ｓ０１、前記デバイス熱処理条件設定工程Ｓ０２、前記エピ条件設定工程Ｓ０３、および、前記ＩＧ条件設定工程Ｓ０４で設定された各条件から、引き上げ時のシリコン単結晶中における初期酸素濃度Ｏｉ、炭素濃度Ｃｓ、抵抗率ρ、引き上げ温度条件Ｔｅ（結晶熱履歴）からなる引き上げ処理条件を演算する。
つまり、引き上げられた単結晶内における酸素析出核等の振る舞い、および、その後の処理における熱履歴などの条件に従って酸素析出物の振る舞いを演算して、所望の酸素析出物状態とすることのできる引き上げ処理条件の範囲を求める。
次に、図３に示すパラメータ決定工程Ｓ０６として、前記演算工程Ｓ０５によって導出された値から、次のフィッティングパラメータ決定用単結晶引き上げ工程Ｓ０７における引き上げ処理条件としての初期酸素濃度Ｏｉ、炭素濃度Ｃｓ、抵抗率ρ、結晶中の熱履歴を考慮した引き上げ温度条件Ｔｅをそれぞれ決定する。
この際、それぞれのある程度の幅を持たせて、所定の範囲を決定することが好ましい。この範囲内でそれぞれの条件を振って、範囲内で例えば１０分割した値毎に引き上げる、というように、引き上げ条件を設定する。
次に、図３に示すフィッティングパラメータ決定用単結晶引き上げ工程Ｓ０７として、前記パラメータ決定工程Ｓ０６で決定された初期酸素濃度Ｏｉ、炭素濃度Ｃｓ、抵抗率ρ、引き上げ温度条件Ｔｅからなる複数の引き上げ条件によって、ＣＺ法によりシリコン単結晶を複数本引き上げるか、または、複数の引き上げ条件を満たす基板（ウェーハ）が切り出せるように、これらの引き上げ条件を結晶長とともに変化させてシリコン単結晶を引き上げる。
次に、図３に示す評価デバイス製造工程Ｓ０８として、フィッティングパラメータ決定用単結晶引き上げ工程Ｓ０７で引き上げたシリコン単結晶からウェーハをスライスし、このウェーハ表面上に、固体撮像素子としての白傷欠陥によるデバイス性能評価用の回路を形成した評価デバイスを作成する。
この評価用の回路としては、図２に示すデバイス部分や、あるいは、暗電流測定回路としてｐｎジャンクションを形成することができる。また、例えば膜厚が２０ｎｍのＳｉＯ２膜から成るゲート絶縁膜とＡｌ膜から成るゲート電極とを有するＭＯＳキャパシタと、ＣＣＤ撮像装置とをエピタキシャル基板に形成する手段などが採用できる。
次に、図３に示すＷＳ性能測定工程Ｓ０９として、前記評価デバイス製造工程Ｓ０８で製造された評価デバイスにおける白傷欠陥の発生密度を測定する。
この測定は、フォトダイオードのリーク電流から白傷欠陥の発生密度を測定する方法としておこなわれ、例えば、単位面積あたりの白傷欠陥発生数、あるいは、単位素子数あたり白傷欠陥発生数をシリコン基板全面に対して測定することができる。
あるいは、シリコン基板全面に所定の密度で形成したｐｎジャンクションである評価デバイスにおいて、１０μＡ（マイクロアンペア）より大きなリーク電流が流れたら白傷欠陥（星空欠陥）と判断し、この個数を測定することもできる。
次に、図３に示す判定工程Ｓ１０として、前記ＷＳ性能測定工程Ｓ０９の測定結果を評価する。この評価は、前記ＷＳ条件設定工程Ｓ０１において設定された白傷条件と比較して、測定結果の値がこの白傷条件を満たしていない場合には、その評価デバイスを作成した引き上げ条件を破棄し、再度デバイス熱処理条件設定工程Ｓ０２に戻って、フィッティングパラメータの設定、引き上げ条件の演算およびその設定を再度やり直すとともに、前記ＷＳ性能測定工程Ｓ０９の測定結果の値が白傷条件を満たしている場合には、次の条件決定工程Ｓ１１に進む判断をする。
この判定工程Ｓ１０では、ＷＳ性能測定工程Ｓ０９において初期酸素濃度、炭素濃度Ｃｓ等を振った際に測定された白傷欠陥発生数ＷＳが、図７に示すように、引き上げ条件の範囲Ｃｓ−ｔにおいて、前記ＷＳ条件設定工程Ｓ０１で設定された白傷条件の上限値ＷＳ−ｕ以下であった場合、この引き上げ条件の範囲Ｃｓ−ｔが白傷条件を満たしていると判断し、それ以外の白傷欠陥発生数ＷＳが上限値ＷＳ−ｕ以上となる範囲を白傷条件を満たしていないと判断する。この図７に示す例は特定の酸素濃度Ｏｉにおける白傷欠陥発生数ＷＳと炭素濃度Ｃｓとの関係、および、白傷条件の上限値ＷＳ−ｕと好ましい炭素濃度Ｃｓ−ｔとを示すもので、さらに、このような図を酸素濃度Ｏｉの範囲を変化させて作成し、これらの関係から総合的に判断することが好ましい。
あるいは、判定工程Ｓ１０では、初期酸素濃度、炭素濃度Ｃｓ等を変化させた際に、図７に示すように、白傷欠陥発生数ＷＳが最小値ＷＳminとなる引き上げ条件（炭素濃度）Ｃｓ−ｍを白傷条件を満たす最適値であると判断し、この炭素濃度最適値Ｃｓ−ｍの上下範囲を白傷条件を満たす引き上げ条件範囲であると判断することもできる。最適値Ｃｓ−ｍの上下範囲としては、±１０％程度とすることができる。
次に、図３に示す条件決定工程Ｓ１１として、パラメータ決定工程Ｓ０６の条件に基づいて、製造する固体撮像素子に供するシリコン基板における初期酸素濃度Ｏｉ、炭素濃度Ｃｓ、抵抗率ρや、空孔密度・格子間シリコン密度・ＯＳＦ発生状態・ＣＯＰ発生可能領域分布など、引き上げ速度Ｖ、引き上げ温度、Ｔｅ、単結晶熱履歴、温度勾配Ｇ、印加磁場条件、雰囲気ガス条件等の引き上げ処理条件に起因するシリコン基板の内部状態を決定する。
これにより、固体撮像素子の製造に供するシリコン基板の条件設計としてそのデバイス製造条件を加味して必要なゲッタリング能を有するように設定することができる。
以下、シリコン基板の製造工程に関して、説明する。
図１（ａ）に示すようなシリコン基板Ｗ０を製造するには、まず、石英ルツボ内にシリコン結晶の原料であるポリシリコンを積層配置し、さらにこのポリシリコン表面上にグラファイト粉を適量塗布し、同時にドーパントとしてＢ（ボロン）をｐ＋タイプに対応する濃度となるように投入して、例えばチョクラルスキー法（ＣＺ法）に従って、炭素を添加したＣＺ結晶を水素雰囲気として引き上げる。なお、ＣＺ結晶とは、磁場印加ＣＺ結晶も含めたチョクラルスキー法で製造された結晶の呼称である。
ここで、ボロンを含むＰ型のシリコン単結晶としては、原料段階で炭素を添加し、炭素添加原料からシリコン単結晶を作製するとともに、その酸素濃度Ｏｉを制御して引き上げられる。以下、炭化添加高濃度ボロンＣＺシリコン単結晶の引き上げについて説明する。直径３００ｍｍのウェーハについて説明するが、該発明はこれに限定されるものではない。
図４は、本実施形態におけるシリコン単結晶の製造を説明するのに適したＣＺ炉の縦断面図である。ＣＺ炉は、チャンバー内の中心部に配置されたルツボ（石英ルツボ）１０１と、ルツボ１０１の外側に配置されたヒータ１０２とを備えている。ルツボ１０１は、内側に原料融液３を収容する石英ルツボ１０１を外側の黒鉛ルツボ１０１ａで保持する二重構造であり、ペディスタルと呼ばれる支持軸１０１ｂにより回転および昇降駆動される。ルツボ１０１の上方には、円筒形状の熱遮蔽体１０７が設けられている。熱遮蔽体１０７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体１０７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体１０７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体１０７の厚みを下方に向かって漸増させるようにほぼストレート（鉛直）面に形成されている。
このＣＺ炉は、例えば、目標直径が３１０ｍｍ、ボディ長が例えば１２００ｍｍの３００ｍｍの単結晶育成が可能なものとされる。
熱遮蔽体１０７の仕様例を挙げると次のとおりである。ルツボに入る部分の外径は例えば５７０ｍｍ、最下端における最小内径Ｓは例えば３７０ｍｍ、半径方向の幅（厚み）Ｗは例えば１００ｍｍ、逆円錐台面である内面の垂直方向に対する傾きは例えば２１°とする。また、ルツボ１０１の内径は例えば６５０ｍｍであり、熱遮蔽体１０７の下端の融液面からの高さＨは例えば６０ｍｍである。
次に、炭化添加高濃度ボロンＣＺシリコン単結晶を育成するための操業条件の設定方法について説明する。
まず、ルツボ内に高純度シリコンの多結晶を例えば２５０ｋｇ装入し、結晶中の抵抗率がｐ＋タイプとなるようドーパント（Ｂ）を添加する。また、炭素濃度が所定の範囲となるようにシリコン溶融液にドーパントを添加するとともに、所定の初期酸素濃度となるように、結晶回転速度、ルツボ回転速度、加熱条件、印加磁場条件、引き上げ速度等を制御する。
そして、装置内を不活性ガス雰囲気で、減圧の１．３３〜２６．７ｋＰａ（１０〜２００ｔｏｒｒ）とし、不活性ガス（Ａｒガス等）中に水素ガスを３〜２０体積％となるように混合して炉内に流入させる。圧力は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４〜２６．７ｋＰａ（３０〜２００ｔｏｒｒ）、さらに、好ましくは、４〜９．３ｋＰａ（３０〜７０ｔｏｒｒ）が望ましい。圧力の下限は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。圧力の上限は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。
次いで、ヒータ１０２により加熱してシリコンを溶融させ融液１０３とする。次に、シードチャック１０５に取り付けた種結晶を融液１０３に浸漬し、ルツボ１０１および引き上げ軸１０４を回転させつつ結晶引き上げを行う。結晶方位は｛１００｝、｛１１１｝または｛１１０｝のいずれかとし、結晶無転位化のためのシード絞りを行った後、ショルダー部を形成させ、肩変えして例えば３１０ｍｍの目標ボディ径とする。
その後は一定の引き上げ速度で例えば１２００ｍｍまでボディ部を育成し、通常条件で縮径しテイル絞りを行った後、結晶成長を終了する。ここで、引き上げ速度は、抵抗率、シリコン単結晶径サイズ、使用する単結晶引き上げ装置のホットゾーン構造（熱環境）などに応じて適宜選定されるが、例えば、定性的には単結晶面内でＯＳＦリングが発生する領域が含まれる引き上げ速度を採用することができ、その下限は単結晶面内にＯＳＦリング領域が発生しかつ転位クラスタが発生しない引き上げ速度以上とすることができる。
また、前記不活性雰囲気中における水素濃度を、炉内圧は、４．０〜９．３３ｋＰａ（３０〜７０ｔｏｒｒ）に対して３％以上２０％以下の範囲に設定することができる。炉内圧は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４．０〜２６．７ｋＰａ（３０ｔｏｒｒ〜２００ｔｏｒｒ）、さらに、好ましくは、４．０〜９．３ｋＰａ（３０ｔｏｒｒ〜７０ｔｏｒｒ）が望ましい。この下限値は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。上限値は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。水素分圧として、４０ｐａ以上、４００Ｐａ以下となることが好ましい。
水素を含む不活性雰囲気中で育成時のシリコン単結晶中の水素濃度は、雰囲気中の水素分圧によって制御できる。水素の結晶への導入は、雰囲気中の水素がシリコン融液に溶解して定常（平衡）状態となり、さらに、結晶へは凝固時に濃度偏析によって液相と固相中の濃度が分配される。
融液中の水素濃度は、ヘンリーの法則から気相中の水素分圧に依存して決まり、凝固直後の結晶中水素濃度は雰囲気中の水素分圧を制御することで結晶の軸方向に一定に所望する濃度で制御できる。
このようなシリコン単結晶育成方法によれば、水素を含む不活性雰囲気中でシリコン単結晶を引き上げることにより、結晶径方向全域にＣＯＰおよび転位クラスタを含まず、かつ、格子間シリコン優勢領域（ＰＩ領域）の単結晶を引き上げ可能なＰＩ領域引き上げ速度の範囲を拡大して引き上げて、単結晶直胴部を転位クラスタを含まない格子間シリコン優勢領域（ＰＩ領域）とすることができる。同時に、このようなシリコン単結晶育成方法によれば、ＯＳＦリングの幅が縮小していることにより、従来、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げる際には、非常に狭い範囲に設定しなくてはならなかったＰＩ領域引き上げ速度を広げて、極めて容易に、かつ従来よりもはやい引き上げ速度でＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を育成することが可能となるとともに、結晶面内にＯＳＦリング領域が発生する条件でシリコン単結晶を引き上げた場合には、ＯＳＦリングの幅を縮小してその影響を低減することが可能となる。
なお、ここで、ＰＩ領域引き上げ速度範囲は水素雰囲気中と水素のない不活性雰囲気中とで比較する際に、上述した凝固直後の結晶内の軸方向温度勾配Ｇの値が一定で変化しない状態で比較するものとする。
具体的には、格子間シリコン型のＧｒｏｗｎ−ｉｎ欠陥フリー領域（ＰＩ領域）からなるＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ可能なＰＩ領域引き上げ速度範囲を、水素雰囲気とすることによって、水素のない時に比べて４倍以上、さらには、図５に示すように、４．５倍のマージンに拡大して引き上げをおこなうことができ、このような範囲の引き上げ速度によって所望の単結晶を引き上げることが可能となる。
このとき、ＯＳＦリングの発生領域を小さくすることができる。なお、ＰＶ領域（空孔型のＧｒｏｗｎ−ｉｎ欠陥フリー領域）の大きさは水素添加によって変化しない。
本実施形態においては、上述したように水素添加をおこなうことで、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ容易とするとともに、炭素を添加することによって、ＯＳＦリングの影響も低減することができるため、これら相乗効果により、このウェーハ上にエピタキシャル層を成長させた際にＯＳＦリングに起因する欠陥を低減することができ、前述した所望の品質を有する単結晶の引き上げをおこなうことができ、作業効率を向上して、シリコン単結晶、あるいはこのシリコン単結晶から製造するシリコン基板の製造コストを大幅に削減することが可能となるため好ましい。
このシリコン単結晶引き上げ工程の次に、ウェーハ加工工程として、引き上げた炭素添加高濃度ボロンＣＺシリコン単結晶から加工して、図１（ａ）に示すように、炭素を含むシリコン基板Ｗ０を得る。
ウェーハ加工工程におけるシリコン基板（ウェーハ）Ｗ０の加工方法は通常に従い、ＩＤソーまたはワイヤソー等の切断装置によってスライスし、得られたシリコンウェーハをアニールした後、表面を研磨・洗浄等の表面処理工程とおこなう。なお、これらの工程の他にもラッピング、洗浄、研削等種々の工程があり、工程順の変更、省略等目的に応じ適宜工程は変更使用される。
このようにして得られたシリコン基板１は、ボロン（Ｂ）濃度（抵抗率）がｐ＋タイプとされ、炭素濃度が１．０×１０１６〜１．６×１０１７ａｔｏｍｓ／ｃｍ３および酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３とされる。。
炭素は固溶形態でシリコンに含有されるので、シリコン格子中に炭素をシリコンと置換する形で導入される。すなわち、炭素の原子半径はシリコン原子と比較して小さいため置換位置に炭素を配位した場合、結晶の応力場は圧縮応力場となり格子間の酸素および不純物が圧縮応力場に捕獲されやすくなる。この置換位置炭素を起点に、例えばデバイス工程において、転位を伴う酸素との析出物が高密度で発現しやすくなり、シリコン基板Ｗ０に高いゲッタリング効果を付与することができる。これにより、後述するデバイス作り込み工程Ｓ４においても、充分なゲッタリング能を有することが可能となる。
このような炭素の添加濃度は、上述の範囲に規制する必要がある。なぜなら、炭素濃度が上記の範囲未満では、炭素・酸素系析出物の形成促進が活発にならないため、上記した高密度な炭素・酸素系析出物の形成を実現できない。
一方、上記の範囲を超えると、炭素・酸素系析出物の形成が促進され高密度な炭素・酸素系析出物を得られるが、析出物のサイズが抑制される結果、析出物周りの歪みが弱くなる傾向が強くなる。従って、歪みの効果が弱いことから不純物を捕獲するための効果が減少する。
さらに、シリコン基板Ｗ０中の酸素濃度を、上記の範囲に規制する必要がある。なぜなら、酸素濃度が上記の範囲未満では、炭素・酸素系析出物の形成が促進されないために、上記した高密度な析出物が得られない。
一方、上記の範囲を超えると、酸素析出物のサイズが減少し母体シリコン原子と析出物界面における歪みの効果が緩和され歪みによるゲッタリング効果が低下することが懸念されるからである。
さらに、これらの析出物への影響として、より高ボロン濃度とすることで、ボロン・炭素・酸素による複合欠陥形成が促進される。
次に、ウェーハ加工工程として、炭素添加ＣＺ結晶である上記シリコン基板Ｗ０の表面を鏡面加工してから、例えばＳＣ１およびＳＣ２を組み合わせたＲＣＡ洗浄を行う。その後、エピタキシャル層成膜工程として、エピタキシャル層を成長するためにエピタキシャル成長炉に装入し、各種ＣＶＤ法（化学気相成長法）を用いて、図１（ｂ）に示すように、ボロン（Ｂ）濃度がｐタイプとされるエピタキシャル層Ｗ０ａを成長させｐ／ｐ＋タイプのシリコン基板Ｗ１を得る。
このｐ／ｐ＋タイプのシリコン基板Ｗ１は、図１（ｃ）に示すように、さらに、必要に応じて、該エピタキシャル層Ｗ０ａ上に酸化膜Ｗ１ｂ、窒化膜Ｗ１ｃを形成してシリコンウェーハＷ２とする。
ここで、デバイス製造工程に供されるシリコン基板Ｗ１またはシリコン基板Ｗ２におけるシリコン基板Ｗ０は、ボロン並びに固溶炭素を含むＣＺ結晶であるが、該結晶成長中に形成された酸素析出核、あるいは酸素析出物がエピタキシャル成長時の熱処理によりシュリンクするため、シリコン基板Ｗ１段階のシリコン基板Ｗ０には、顕在化された酸化析出物は光学顕微鏡では観察されない。
そのため、重金属をゲッタリングするためのゲッタリングシンクを確保するためには、エピタキシャル層Ｗ０ａ成長後に、この条件を付与することにより更なる析出促進が期待できる温度条件として、好ましくは６００〜８００℃程度で０．２５〜３時間の低温熱処理を施し、置換位置炭素を起点にしてボロン・炭素・酸素系の酸素析出物Ｗ０７を析出させる必要がある。
なお、本発明においてボロン・炭素・酸素系析出物とは、ボロン・炭素を含有した複合体（クラスター）である析出物を意味する。
この酸素析出物Ｗ０７は、固溶炭素を含有するシリコン基板Ｗ１を出発材とすれば、デバイス製造工程の初期段階を経る過程でシリコン基板Ｗ０の全体にわたって自然発生的に析出するため、デバイス製造工程での金属汚染に対するゲッタリング能力の高いゲッタリングシンクを、エピタキシャル層の直下からシリコン基板Ｗ０の全厚にわたって形成することができる。従って、エピタキシャル層の近接領域におけるゲッタリングが実現される。
このゲッタリングを実現するには、ボロン・炭素・酸素系の複合体である酸素析出物（ＢＭＤ）Ｗ０７は、サイズが１０〜１００ｎｍあり、かつシリコン基板Ｗ０中に１．０×１０６〜１．０×１０１１個／ｃｍ３ で存在することが好ましい。
酸素析出物Ｗ０７のサイズを上記の範囲のうち下限以上にするのは、母体シリコン原子と酸素析出物の界面に生じる歪みの効果を用いて格子間不純物（例えば重金属など）を捕獲（ゲッタリング）する確率を増加するためである。また、酸素析出物Ｗ０７のサイズが上記の範囲以上であると、基板強度が低下する、あるいは、エピタキシャル層での転位発生等の影響が出るため、好ましくない。
また、酸素析出物Ｗ０７のシリコン基板中における密度は、シリコン結晶中における重金属の捕獲（ゲッタリング）は、母体シリコン原子と酸素析出物との界面に生じる歪みおよび界面準位密度（体積密度）に依存するために、上記の範囲とすることが好ましい。
次に、デバイス工程として、固体撮像素子の一般的な製造工程を採用することができる。その一例としてＣＣＤデバイスについて図２に示すが、特にこの工程に限定する必要はない。
すなわち、デバイス作り込み工程は、まず、図２（ａ）に示すように、図１（ｂ）に示したｐ型シリコン基板１の上にｐ 型のエピタキシャル層２を形成したシリコン基板３を用意し、図２（ｂ）に示すように、このエピタキシャル層２の所定位置に第１のｎ型ウエル領域１１を形成する。その後、図２（ｃ）に示すように、表面にゲート絶縁膜１２を形成するとともに、第１のｎ型ウエル領域１１の内部にイオン注入によってｐ型及びｎ型の不純物を選択的に注入して、垂直転送レジスタを構成するｐ型の転送チャネル領域１３、ｎ型のチャネルストップ領域１４および第２のｎ型ウエル領域１５をそれぞれ形成する。
次に、図２（ｄ）に示すように、ゲート絶縁膜１２の表面の所定位置に転送電極１６を形成する。その後、図２（ｅ）に示すように、ｐ型の転送チャネル領域１３と第２のｎ型ウエル領域１５との間にｐ型及びｎ型の不純物を選択的に注入することによって、ｎ型の正電荷蓄積領域１７とｐ型の不純物拡散領域１８とを積層させたフォトダイオード１９を形成する。
さらに、図２（ｆ）に示すように、表面に層間絶縁膜２０を形成した後、フォトダイオード１９の直上方を除いた層間絶縁膜２０の表面に遮光膜２１を形成することによって、固体撮像素子１０となるシリコン基板Ｗ３を製造することができる。
なお、固体撮像素子１０となるデバイス工程における熱処理条件は、図６に示す各条件に対応するものである。
具体的には、エピタキシャル層Ｗ０ａを成膜したシリコン基板Ｗ１に対して、図６に示すinitialから、step1、step2、step3、step4、step5のそれぞれが、フォトダイオードおよび転送用のトランジスタ形成工程の各工程が終了した時点に対応するといえる。
上記のデバイス作り込み工程においては、例えば、ゲート酸化膜形成工程、素子分離工程およびポリシリコンゲート電極形成などの工程において、６００℃〜１０００℃程度の熱処理が行われるのが通例であり、この熱処理において、上述した酸素析出物Ｗ０７の析出を図ることができ、以降の工程においてゲッタリングシンクとして作用させることができ、プレアニールをおこなうことなくゲッタリング能を呈することが可能となる。
また、エピタキシャル層Ｗ０ａの厚さは、デバイスが固体撮像素子とされる場合、素子の分光感度特性を向上させる理由から、２〜１０μｍの範囲とすることが好ましい。
シリコンウェーハＷ２にデバイス工程においてエピタキシャル層Ｗ０ａに埋め込み型フォトダイオードを形成することによって、固体撮像素子となる。
なお、酸化膜Ｗ０ｂおよび窒化膜Ｗ０ｃの厚みは、転送トランジスタの駆動電圧を設計する際の制約から、それぞれ酸化膜Ｗ０ｂを５０〜１００ｎｍ、および、窒化膜Ｗ０ｃ、具体的には固体撮像素子におけるポリシリコンゲート膜Ｗ１ｂを１．０〜２．０μｍとすることが好ましい。
なお上記の熱処理をデバイス製造工程より前にプレアニールとしておこなう場合には、６００〜８００℃で０．２５〜３時間、酸素と、アルゴン、窒素等の不活性ガスとの混合雰囲気中で行う熱処理を行うことが望ましい。これにより、シリコン基板にＩＧ（ゲッタリング）効果を持たせることができる。ここで、高濃度ボロン基板に関しては、この熱処理工程をおこなうことは必ずしも必須ではないため、省略することができる。
なお、ＩＧ効果を持たせる熱処理が、デバイス製造工程かそれより前かに関わらず、この熱処理が上記の温度範囲より低いとボロン・炭素・酸素の複合体形成が不足し、基板の金属汚染が生じた場合に充分なゲッタリング能を発現できないため好ましくなく、また上記の温度範囲より高いと、酸素析出物の凝集が過剰におこり、結果的に、ゲッタリングシンクの密度が足りなくなるため、好ましくない。
また、この熱処理においては、６００℃、３０分の条件と同等な析出の発現が可能な熱処理温度・時間以上であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能であり、また、８００℃、４時間の条件と同等な析出の発現が可能な熱処理温度・時間以下であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能である。
以下、図３に示す演算工程Ｓ０５として、前記ＷＳ条件設定工程Ｓ０１、前記デバイス熱処理条件設定工程Ｓ０２、前記エピ条件設定工程Ｓ０３、および、前記ＩＧ条件設定工程Ｓ０４で設定された各条件から、Ｆｏｋｋｅｒ Ｐｌａｎｋ拡散方程式によって、引き上げ時のシリコン単結晶中における初期酸素濃度Ｏｉ、炭素濃度Ｃｓ、抵抗率ρ、引き上げ温度条件Ｔｅからなる引き上げ処理条件を演算する手順を説明する。
従来、酸素析出挙動の公式化には、Schrems が報告したFokker-Planck の式がある。そこで、ここではこの式に基づいたモデルを用いた例を説明する。
このモデルでは、酸素析出挙動は、析出物のサイズ分布関数ｆ（ｒ，ｔ）で統計的に記述される。ここで、ｒは酸素析出物の形状を球状と仮定した場合の半径、ｔは熱処理時間である。ｆ（ｒ，ｔ）の時間に対する偏微分は、次の（１）、（２）式のFokker-Planckの式で記述される。
Figure 0005343371
Figure 0005343371
ここで、Ａ（ｒ，ｔ）と酸素拡散項Ｂ（ｒ，ｔ）は、下記の（３）式の関係を満たす。
Figure 0005343371
 （ｋはボルツマン定数、Ｔは絶対温度である。）
半径ｒの析出物に対するＧｉｂｂｓの自由エネルギー△Ｇ（ｒ，ｔ）は、下記（４）式のように体積エネルギーと界面エネルギーの和で与えられる。
Figure 0005343371
 ここで、Ｃ０ ｅｑはシリコン中での酸素の熱平衡濃度、σはマトリックスと酸素析出物の界面における界面エネルギー、Ｖ０ はＳｉＯ２における１分子の半分の体積である。△Ｇの標記において、（４）式では真性点欠陥や析出物のストレスの影響は、簡略化のために考慮していない。
残存格子間酸素濃度Ｃ０(t)は、酸素原子の総濃度ＣＴの維持によって、下記（５）式で計算される。
Figure 0005343371
 ここで、ｒｍｉｎは、ＳｉＯ２ における１分子半径である。
Ａ（ｒ，ｔ）は、およそ析出物成長速度ｄｒ／ｄｔであり、下記（６）式で表される。
Figure 0005343371
 ここで、Ｄ０ はシリコン中の酸素の拡散係数である。
マトリックスと析出物の界面における酸素濃度Ｃ０ ｉｆ(r)は、界面における熱力学的平衡条件∂△Ｇ／∂ｒ＝０を仮定することにより得られ、下記（７）式で表される。
Figure 0005343371
Fokker-Planck の式の初期条件と境界条件を記述するために、擬平衡分布関数ｆ０ （ｒ，ｔ）を導入する。この関数を用いて、初期条件はｆ（ｒ，０）＝ｆ０ （ｒ，０）δｒｒｍｉｎと記述できる。ここで、δはデルタ関数である。境界条件は、ｆ（ｒｍｉｎ，ｔ）＝ｆ０ （ｒｍｉｎ，ｔ）およびｆ（∞，ｔ）＝０となる。
ここで、ｆ０ （ｒ，ｔ）は、下記（８）式で与えられる。
Figure 0005343371
ここまでが、Schrems の報告したFokker-Planck の式に基づいたモデルである。（M.Schrems,in Oxygen in Silicon,Semiconductors and Semimetals,Chap.10,Vol.42,R.K.Willardson,A.C.Beer,and E.R.Weber,Series Editors,F.Shimura,Volume Editor,p.391,Academic Press,New York(1994)参照）。
このSchrems のモデルでは、（８）式中のＰは、結晶引上げ工程での熱履歴や酸素以外の不純物に影響される変数であると考えて、計算結果を実験結果に合わせ込むためのフィッテイングパラメーターとして扱う。したがって、このＰを求めるためフィッティングパラメータ決定用単結晶引き上げ工程Ｓ０７の結果を盛り込んでｆ０ （ｒ，ｔ）を演算する。
これにより、前記ＷＳ条件設定工程Ｓ０１、前記デバイス熱処理条件設定工程Ｓ０２、前記エピ条件設定工程Ｓ０３、および、前記ＩＧ条件設定工程Ｓ０４で設定された各条件から、特定ウエーハ工程中あるいは工程後において所望酸素析出量、内部欠陥密度となるように、酸素析出量、内部欠陥密度の初期酸素濃度依存性、不純物濃度または抵抗率依存性、結晶熱履歴依存性を考慮して、引き上げ時のシリコン単結晶中における初期酸素濃度Ｏｉ、炭素濃度Ｃｓ（不純物濃度）、抵抗率ρ、引き上げ温度条件Ｔｅ（結晶熱履歴）からなる引き上げ処理条件を演算する。
これにより、ウエーハ加工工程、デバイス工程の条件に即して、所望ゲッタリング能力を有するシリコンウエーハを得ることができるように、簡単かつ確実に、初期酸素濃度、不純物濃度あるいは抵抗率、熱処理条件とされるチョクラルスキー法による単結晶製造工程の条件を決定することができる。
さらに、上記のシリコン単結晶中の酸素析出のモデルに対し、シリコン酸化物が形成される際の自由エネルギー、より具体的には歪みエネルギーが不純物濃度あるいは抵抗率に依存するというモデルを付加したモデルを用いた数値計算プログラムによって精度を向上させることもできる。
本発明においては、例えば、NAND-FLASHあるいはNOR-FLASHなどのMulti Chip Package(MCP)用のウェーハとしての利用等が可能である。この場合もデバイス構造はCMOSであることから、評価デバイスにおいて暗電流の判断設定を変化させて適応することによって、本発明の製造方法によるシリコン基板の設計を適応することが可能となる。これにより、高ゲッタリング能力の維持が可能なシリコン基板を提供することができる。
シリコン基板として、ｐ＋型が望ましい理由は、デバイス設計上の理由として、デバイスが動作する場合に生じる浮遊電荷が意図しなかった寄生トランジスタを動作させてしまう、いわゆるラッチアップ現象をｐ＋ウェーハ（シリコン基板）を用いることで防止でき、デバイスの設計が容易になることがある。また、トレンチ構造のキャパシタを用いる場合にトレンチ周辺の電圧印加時の空乏層広がりがｐ＋ウェーハの場合は防止できる利点がある。
さらに、高濃度Ｂ（ボロン）ドープしたシリコン単結晶では、他のドーパントに比べて熱処理による酸素析出物の凝集が起こりやすい。これは、高濃度ボロンおよび酸素などの不純物がクラスタリングし酸素析出物の核とする欠陥を形成しやすいためと考えられる。
さらに、このようなボロン起因の熱処理による酸素析出物の凝集は、高酸素濃度のシリコン結晶中において顕著であることがわかった。
発明者らは、炭素、酸素およびボロンの状態・振る舞いを分析・検討した結果、ボロン（Ｂ）濃度が抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度、炭素濃度が０．５×１０１６〜１．６×１０１７ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３、という条件で引き上げたシリコン単結晶において、ウェーハに加工してエピタキシャル層を成膜し、６００〜８００℃とする熱処理工程を経れば、ＢＭＤの大きさ・密度として、重金属のゲッタリングに必要なゲッタリングシンクを形成可能で、充分なゲッタリング能を有するためのシリコン基板を製造可能であることを見出した。
但し、ｐ＋とされるさらなる高濃度ボロンを含有する基板の場合は前記熱処理を実施することなく析出を促進できる。
さらに、本発明は、高濃度ボロン添加シリコン結晶に炭素を０．５×１０１６〜１．６×１０１７ａｔｏｍｓ／ｃｍ３の範囲で添加した場合、結晶成長過程において炭素、ボロンまたは酸素を核とするゲッタリングシンクが形成され、これらは高温熱処理でも安定に存在しエピタキシャル成長後においても存在しうる。したがって、エピタキシャル成長直後から酸素析出の核として作用しデバイス熱処理工程で成長しデバイス熱処理工程での重金属汚染に対してゲッタリングシンクとして有効に働く。
本発明においては、ＣＺ法によりＢ濃度が抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１．６×１０１７ａｔｏｍｓ／ｃｍ３、酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３を有するシリコン単結晶を引き上げる工程と、
引き上げたシリコン単結晶からスライスしたシリコン基板に、酸素析出物を形成する熱処理をおこなう熱処理工程とを有することができる。
本発明は、前記酸素析出物を形成する熱処理を温度６００℃〜８００℃、処理時間０．２５時間〜３時間、酸素と、アルゴンまたは窒素等の不活性ガスとの混合雰囲気中でおこなうことができる。
また、本発明において、前記酸素析出物を形成する熱処理を行う前に、前記スライスしたシリコン基板表面にＢ濃度が抵抗率０．１〜１００Ωｃｍのシリコンエピタキシャル層を成膜する工程を有することが好ましい。
さらに、本発明は、前記シリコン単結晶を育成する際の不活性雰囲気ガス中に水素を添加することが可能であり、この際、前記シリコン単結晶を引き上げる工程における不活性ガスに水素を添加した雰囲気の気圧を、減圧の１．３３ｋＰａ〜２６．７ｋＰａとし、前記雰囲気中の水素ガス濃度を３体積％〜２０体積％とすることができる。
また、本発明のシリコン基板は、上記のいずれか記載の製造方法により製造されたものであって、
本発明において、固体撮像素子のシリコン基板としては、固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ１０〜１００ｎｍのＢＭＤが密度１．０×１０６〜１．０×１０11個／ｃｍ３で存在するゲッタリング層が形成されたシリコン基板であって、
上記の製造方法により製造されたシリコン基板の直上にＢ濃度が抵抗率０．１〜１００Ωｃｍとされたシリコンエピタキシャル層が形成され、
前記エピタキシャル層の直下には、前記ゲッタリング層が設けられてなることができる。
以下、高いゲッタリング能を呈すると判断するためのモデルについて説明する。
ドーパント ボロン（Ｂ）濃度が、１×１０１５ａｔｏｍｓ／ｃｍ３程度（０．５〜５×１０１５ａｔｏｍｓ／ｃｍ３）とされて、抵抗率が１０Ωｃｍ程度となっているｐ−基板においては、炭素濃度を１×１０１７ａｔｏｍｓ／ｃｍ３程度（０．５〜１×１０１７ａｔｏｍｓ／ｃｍ３）として、ボロン（Ｂ）濃度よりも多く存在するように炭素をドープした場合において、初期酸素を１．４〜１．６×１０１８ａｔｏｍｓ／ｃｍ３程度とする。すると、ボロン（Ｂ）濃度に比べて、炭素と酸素の濃度が高く、また同程度であるため、このような基板で、ペアリングしやすいのは炭素−酸素であると考えられる。したがって、Ｓｉ結晶中においてゲッタリングシンクに関係する結合状態としては、炭素−酸素ペアが形成されることになると考えられる。
ここで、炭素はＳｉよりも原子半径は小さいので、Ｓｉの格子点に入ると、その付近がひずみ、歪み場が形成されることになる。この状態の基板にＤＫ（ドナーキラー）あるいはデバイス製造工程での熱処理等をおこなうことで、炭素−酸素ペア付近の歪み場に格子間の酸素が集まり、ＢＭＤが形成されることになる。このように、デバイス領域あるいは重金属汚染が起こりやすいウェーハ表面に近い位置で、炭素がシリコン基板中にドープされており、その付近がひずんでいるため、重金属が拡散してゲッタリングされることで、その結果、ゲッタリング効果が得られる。つまり、炭素−酸素ペアがあることによって、酸素析出物の核生成中心（ニュークリエーションセンター）になる。
これに対し、ドーパント（Ｂ）濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３程度（０．５〜５×１０１８ａｔｏｍｓ／ｃｍ３）のハイドープのｐ＋基板あるいはｐ＋＋基板とされた場合、上記のｐ−基板よりも、Ｂ濃度が３桁程度以上多くなる。このため、上記のｐ−基板に比べて、炭素濃度と酸素濃度と同程度に高くなったボロン（Ｂ）濃度の影響により、炭素−酸素に対して、ボロン−酸素、炭素−ボロンがペアリングしやすくなると考えられる。さらに、これら炭素−酸素、ボロン−酸素、炭素−ボロンの複合体や、これ以外にも、炭素−ボロン−酸素や、これらがシリコンと関連した多くの複合体が形成され、これらも炭素−酸素ペア同様に歪み場を持っているのでこれらすべてのペアおよび複合体が析出核となる。つまり、ハイドープの基板中では、多くの歪み場を形成することができるため、ｐ−程度のＢ濃度を有する基板に比べて、圧倒的に多くの析出核が存在し、ゲッタリングシンクとなり得る析出密度も圧倒的に高くなる。
なお、上記の複合体形成には、シリコン結晶中の空孔（Ｖａｃａｎｃｙ）と格子間型シリコン（Ｉｎｔｅｒｓｔｉｔｉａｌ−Ｓｉ）も関与していることが予想される。
また、本発明では、これらの析出核をボロン・炭素・酸素による複合欠陥とする。
また、デバイス像素子の製造においては、重金属汚染を防止することが非常に重要であるため、上記のボロン、酸素によるＩＧに、さらに、ＥＧとしてのテクスチャを基板裏面に形成することで、結果的に充分なゲッタリング能を得ることができる。
さらに、ｐ／ｐ＋タイプのシリコン基板はその強力なゲッタリング特性のため、重金属汚染に敏感な素子用のシリコン基板として有効である。また、電子デバイス製造工程においては配線ルールの微細化が進展するほどシリコン基板の平坦度がデバイス歩留に影響するため、高平坦度が求められる。本発明のように、Ｃドープした高Ｂ濃度のｐ＋基板であれば、平坦度の悪化するＰＢＳを形成することなしに、充分なゲッタリング能を有することが可能となる。
さらに、デバイス製造工程開始前までに充分なゲッタリング効果を発現し、デバイス工程中にこれを維持することが必要であるため、ｐ型シリコン基板の製造工程においては、Ｃをドープしない場合に、析出エンハンスを上げるために酸素濃度［Ｏｉ］を１０〜２０×１０１８ａｔｏｍｓ／ｃｍ３程度と高くすることが好ましい。しかし、このように基板中の酸素濃度を高くすると、エピタキシャル層にまで転位が伸展したエピ欠陥の発生が懸念される。これに対し、本発明のように、上記の濃度として炭素をドープすることで、０．５μｍ程度以上の大きなスタッキングフォールト（ＳＦ）の発生を抑制する効果がある。
さらに、本発明のように、上記の濃度として炭素をドープすることで、析出核からの２次欠陥の伸展を抑制することもできる。これは、大きさ０．５〜５μｍの析出物では発生した歪みを解放するために、この歪み場の付近に２次転位が発生するが、上記のようにＣをドープすることで、大きさ０．５〜１００ｎｍの析出物を多数形成することができるため、歪みを解放したとしても、小さな２次転位しか発生せず、結果手的に、エピタキシャル層まで転位が伸展することがないためである。しかも、このように小さな析出核を密度１．０×１０１０〜１．０×１０1３／ｃｍ３程度に多数存在させることができるので、充分なゲッタリング能を発現することが可能となる。
本発明に係るシリコン基板の製造方法の一実施形態における製造手順のシリコン基板を示す正断面図である。 固体撮像素子の製造手順を示す図である。 本発明に係るシリコン基板の製造手順を示すフローチャートである。 ＣＺ引上げ炉の縦断面図である。 水素添加による引き上げ速度領域の変化を示す模式図である。 本発明の実施例における熱処理を説明する図である。 特定の酸素濃度Ｏｉにおける白傷欠陥発生数ＷＳと炭素濃度Ｃｓとの関係を示すグラフである。
符号の説明
Ｗ０，Ｗ１…シリコン基板
Ｗ０ａ…エピタキシャル層

Claims (6)

  1. ＣＺ法により育成されたシリコン単結晶から製造されて固体撮像素子のデバイス製造に供されるシリコン基板の製造方法であって、
    該シリコン基板が、ＣＺ法により前記シリコン単結晶を引き上げる際に炭素をドープし、スライスされた後に表面にエピタキシャル層を成膜し、その表面にデバイス部分が形成されるものとされ、
    素子特性としての許容範囲である白傷欠陥の発生密度の上下限値とされる白傷条件を設定するＷＳ条件設定工程と、
    前記デバイス部分を形成するデバイス工程における熱処理条件を設定するデバイス熱処理条件設定工程と、
    前記エピタキシャル層の成膜条件を設定するエピ条件設定工程と、
    前記シリコン基板におけるゲッタリング能、および、このゲッタリング能を呈する条件としての前記シリコン基板中に存在するＢＭＤ密度、および、ＢＭＤサイズを設定するＩＧ条件設定工程と、
    前記ＷＳ条件設定工程、前記デバイス熱処理条件設定工程、前記エピ条件設定工程、および、前記ＩＧ条件設定工程で設定された各条件から、引き上げ時のシリコン単結晶中における初期酸素濃度、炭素濃度、抵抗率、引き上げ温度条件からなる引き上げ処理条件を演算する演算工程と、
    前記演算工程によって導出された値から、次のフィッティングパラメータ決定用単結晶引き上げ工程における引き上げ処理条件を決定するパラメータ決定工程と、
    前記パラメータ決定工程で決定された引き上げ条件によって、ＣＺ法によりシリコン単結晶を引き上げるフィッティングパラメータ決定用単結晶引き上げ工程と、
    前記フィッティングパラメータ決定用単結晶引き上げ工程で引き上げられたシリコン単結晶からスライスしたシリコン基板に、固体撮像素子としての白傷欠陥によるデバイス性能評価用の回路を製造する評価デバイス製造工程と、
    前記評価デバイス製造工程で製造された評価デバイスにおける白傷欠陥の発生密度を測定するＷＳ性能測定工程と、
    前記ＷＳ性能測定工程の測定結果を前記ＷＳ条件設定工程において設定された白傷条件と比較して、白傷条件を満たしていない場合には再度デバイス熱処理条件設定工程に戻るとともに、白傷条件を満たしている場合には条件決定工程に進む判断をする判定工程と、
    パラメータ決定工程の条件に基づいて、製造する固体撮像素子に供するシリコン基板における初期酸素濃度、炭素濃度、抵抗率からなる引き上げ処理条件に起因するシリコン基板の内部状態を決定する条件決定工程と、
    を有することを特徴とするシリコン基板の製造方法。
  2. 前記炭素濃度が１．０×１０１６〜１．６×１０１７ａｔｏｍｓ／ｃｍ３ 、前記初期酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３ 、前記抵抗率が８ｍΩｃｍ〜１０ｍΩｃｍ、または、０．１〜１００Ωｃｍ、または、０．１Ωｃｍ〜０．０１Ωｃｍとされることを特徴とする請求項１記載のシリコン基板の製造方法。
  3. イントリンシックゲッタリングシンクとなる前記ＢＭＤサイズが１０〜１００ｎｍ、前記ＢＭＤ密度が１．０×１０６ 〜１．０×１０１１個／ｃｍ３ とされることを特徴とする請求項１記載のシリコン基板の製造方法。
  4. 前記引き上げ処理条件の演算が、Ｆｏｋｋｅｒ Ｐｌａｎｋ拡散方程式によることを特徴とする請求項１記載のシリコン基板の製造方法。
  5. 前記デバイス熱処理条件設定工程における熱処理として、デバイス製造工程前におこなわれるプレアニールを含むことを特徴とする請求項１記載のシリコン基板の製造方法。
  6. 前記プレアニールが、温度６００℃〜８００℃、処理時間０．２５時間〜３時間、酸素と、アルゴンまたは窒素とされる不活性ガスとの混合雰囲気中とされることを特徴とする請求項５記載のシリコン基板の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010615A (ja) * 2008-06-30 2010-01-14 Sumco Corp 固体撮像素子用シリコン基板およびその製造方法
KR101464566B1 (ko) * 2013-02-21 2014-11-24 주식회사 엘지실트론 실리콘 웨이퍼
JP6302216B2 (ja) * 2013-11-08 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102384041B1 (ko) 2014-07-31 2022-04-08 글로벌웨이퍼스 씨오., 엘티디. 질소 도핑 및 공공 지배 실리콘 잉곳 및 그로부터 형성된, 반경방향으로 균일하게 분포된 산소 석출 밀도 및 크기를 갖는 열 처리 웨이퍼
JP6531729B2 (ja) * 2016-07-19 2019-06-19 株式会社Sumco シリコン試料の炭素濃度評価方法、シリコンウェーハ製造工程の評価方法、シリコンウェーハの製造方法およびシリコン単結晶インゴットの製造方法
JP6579086B2 (ja) * 2016-11-15 2019-09-25 信越半導体株式会社 デバイス形成方法
US10522367B2 (en) * 2017-03-06 2019-12-31 Qualcomm Incorporated Gettering layer formation and substrate
JP6702268B2 (ja) * 2017-06-15 2020-05-27 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP7415889B2 (ja) * 2020-11-17 2024-01-17 株式会社Sumco Ｘ線センサ向けエピタキシャルウェーハおよびｘ線センサ
JP7729256B2 (ja) * 2022-05-11 2025-08-26 株式会社Sumco エピタキシャルシリコンウェーハ
JP2025030474A (ja) * 2023-08-23 2025-03-07 信越半導体株式会社 エピタキシャルウェーハ及びその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4613886B2 (ja) * 1993-03-30 2011-01-19 ソニー株式会社 固体撮像素子の製造方法、及び半導体基板の製造方法
JP3384506B2 (ja) * 1993-03-30 2003-03-10 ソニー株式会社 半導体基板の製造方法
JP2874834B2 (ja) * 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
JPH08104592A (ja) * 1994-08-09 1996-04-23 Sony Corp 半導体装置用半導体基板と半導体装置との製造方法
JP3533783B2 (ja) * 1995-10-18 2004-05-31 ソニー株式会社 半導体基板および半導体装置の各製造方法
JPH11103042A (ja) * 1997-09-26 1999-04-13 Sony Corp 固体撮像装置用半導体基板と固体撮像装置の製造方法
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3144378B2 (ja) * 1998-04-01 2001-03-12 日本電気株式会社 固体撮像装置の製造方法
JP3279527B2 (ja) * 1998-08-24 2002-04-30 住友金属工業株式会社 半導体シリコン基板におけるｉｇ能の評価方法、及び半導体シリコン基板の製造方法
JP2002353434A (ja) * 2001-05-22 2002-12-06 Sony Corp 固体撮像装置の製造方法
JP3973083B2 (ja) * 2002-02-13 2007-09-05 シャープ株式会社 固体撮像装置、その画素不良変換方法および傷補正方法
JP2003318181A (ja) * 2002-04-25 2003-11-07 Sumitomo Mitsubishi Silicon Corp 半導体シリコン基板におけるｉｇ能の評価方法
WO2006003812A1 (ja) * 2004-06-30 2006-01-12 Sumitomo Mitsubishi Silicon Corporation シリコンウェーハの製造方法及びこの方法により製造されたシリコンウェーハ
JP4706199B2 (ja) * 2004-07-20 2011-06-22 株式会社Sumco Ｓｉｍｏｘ基板の製造方法
JP2006073580A (ja) * 2004-08-31 2006-03-16 Sumco Corp シリコンエピタキシャルウェーハ及びその製造方法
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
JP2006261632A (ja) * 2005-02-18 2006-09-28 Sumco Corp シリコンウェーハの熱処理方法
JP4604889B2 (ja) * 2005-05-25 2011-01-05 株式会社Sumco シリコンウェーハの製造方法、並びにシリコン単結晶育成方法
JP4770276B2 (ja) * 2005-06-01 2011-09-14 船井電機株式会社 固体撮像装置および固体撮像素子
JP2007273959A (ja) * 2006-03-06 2007-10-18 Matsushita Electric Ind Co Ltd 光検出素子及びその製造方法
JP2008054842A (ja) 2006-08-30 2008-03-13 J O Phama Co Ltd クリップ
TW200821417A (en) 2006-09-07 2008-05-16 Sumco Corp Semiconductor substrate for solid state imaging device, solid state imaging device, and method for manufacturing them
JP5568837B2 (ja) 2008-02-29 2014-08-13 株式会社Ｓｕｍｃｏ シリコン基板の製造方法

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