JP5383009B2 - 半導体装置の設計方法 - Google Patents

Description

この発明は、半導体装置およびその設計方法に関し、特に大電力を駆動するパワー半導体装置に関する。より特定的には、この発明は、トレンチゲート構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の飽和電流のばらつきを抑制するための構造に関する。

電力の変換または制御のために、パワートランジスタが広く用いられる。これらのパワートランジスタの１つに、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）がある。このＩＧＢＴは、一般に、第１導電型のエミッタ層と、第２導電型のベース層と、第１導電型のドリフト層（ベース層）と、第２導電型のコレクタ層と、ベース層およびドリフト層に絶縁膜を介して対向して形成されるゲート電極とを有する。このゲート電極の印加電圧により、ベース層にチャネルを形成する。コレクタ層からドリフト層へ少数キャリア（正孔）を注入し、ドリフト層に伝導度変調を生じさせて、その抵抗値を低減し、応じて、導通時のオン電圧を低減する。

このようなＩＧＢＴにおいて、ゲート電極をトレンチ形状に形成するトレンチＩＧＢＴが、オン電圧の低減およびチップ面積の低減のために利用される。このようなトレンチＩＧＢＴの構成の一例が、特許文献１（特開２００５−１５８８５０号公報）に示されている。この特許文献１は、従来技術として、トレンチ領域と直交するようにストライプ状に直線的にエミッタ領域が形成される構造を示し、このストライプ状にエミッタ領域を形成した場合、以下の効果が得られることを開示する。

すなわち、この特許文献１は、トレンチゲートＩＧＢＴの出発構造として、以下の構造を想定する。エミッタ領域が梯子型に形成される。この梯子型エミッタ構造は、トレンチ側壁に沿って連続的に延在するエミッタ領域と、隣接するトレンチの側壁に形成されるエミッタ領域との間に連続的に直線的に形成されるストライプ状のエミッタ領域とを有する。この梯子型エミッタ構造の場合、コレクタ−エミッタ間電流が流れる領域が広くなり、飽和電流が大きくなる。この飽和電流を低減するために、エミッタ領域を単に、ストライプ状にトレンチ領域に直交するように形成する。

特許文献１は、さらに、このストライプ状のエミッタ構造においては、オン電圧を低減するためには、エミッタ領域とチャネルＰ領域（エミッタ領域に隣接して配置されてエミッタ電極とコンタクトが取られるベース領域）の面積比を適切な値に設定する必要があることを見出し、この知見に基づいて、以下の議論を展開する。すなわち、エミッタ領域とチャネルＰ領域の面積比を適切に設定するためにエミッタ領域の表面積を優先的に決定した場合、トレンチ側壁に形成されるエミッタ領域の幅が、その表面積に応じて決定され、飽和電流を調整できない。逆に、飽和電流を低減するようにエミッタ領域の幅を優先的に決定した場合、エミッタ領域の表面積が、その幅に応じて決定され、エミッタ領域とチャネルＰ領域との面積比を調整することができない。このようなトレードオフの問題を解消するために、特許文献１は、エミッタ領域を、トレンチ領域に沿って分離するとともに、エミッタ領域の幅を、チャネルＰ領域（ベース層）上でのコンタクト領域の幅とトレンチ側壁における幅とを異ならせる。これにより、エミッタ領域の２つの幅のうち１つの幅を調整して、エミッタ領域の表面積の調整を図り、飽和電流の低減およびオン電圧の低減をともに実現することを図る。

また、トレンチＩＧＢＴの通電損失を低減することを図る構成が、特許文献２（特開２００１−１６８３３３号公報）に示されている。この特許文献２に示される構成においては、Ｐベース層とエミッタ電極とが接続される領域にダミートレンチを設ける。このダミートレンチにより、Ｐベース層からエミッタ電極へ排出される少数キャリア（正孔）の排出経路の面積を低減して排出抵抗を増加させて、通電損失を低減することを図る。すなわち、このダミートレンチにより、Ｎ型ドリフト層における電流の経路の面積を低減し、応じて正孔がＮ型ドリフト層（ベース層）からエミッタ電極へ排出される経路の抵抗を大きくする。これにより、ゲートとして機能する有効トレンチゲート直下のＮ型ベース層（ドリフト層）に正孔を蓄積する。エミッタ電極に排出される正孔に対する抵抗を増加させ、Ｎ型ドリフト層の正孔量を増大させ、応じて、エミッタ電極から注入される電子量を増大させ、電子の注入効率を増加させて、通電損失を低減することを図る。
特開２００５−１５８８５０号公報 特開２００１−１６８３３３号公報

特許文献１において示されるような梯子型エミッタ構造のように、トレンチ領域に沿ってエミッタ領域が形成される場合、飽和電流が単位セルごとにばらつく可能性がある。すなわち、トレンチ形成時、まず、エミッタ領域を不純物拡散により形成した後に、トレンチが形成される。したがって、このトレンチとエミッタ領域との間でマスク位置ずれが生じた場合、エミッタ層の長さが異なり、エミッタ層の面積がばらつき、応じて、コレクタ−エミッタ間電流を流れる領域の面積がばらつく。

一方、エミッタ領域を、トレンチと直交する方向に延在するストライプ形状に形成した場合、トレンチ領域のマスク位置合わせずれが生じても、この位置ずれは、各トレンチにおいて並行して生じるため、ストライプ状のエミッタ領域のばらつきは回避することが可能である。しかしながら、先の特許文献１において議論されているように、オン電圧と飽和電流の最適化についてのトレードオフの問題が生じる。また、エミッタ領域をストライプ形状に形成した場合、特許文献１においては議論されていないものの、以下の問題も加えて生じる。

すなわち、ＩＧＢＴのターンオフ時においては、コレクタ電流が遮断される。このとき、誘導性負荷（配線を含む）により電流変化率ｄｉ／ｄｔにより、ターンオフサージ電圧が発生する。このサージ電圧が、コレクタ−エミッタ間電圧に印加される。エミッタ領域の幅が狭い場合、大きな電圧が、エミッタ−ベース間の接合に印加され、その接合破壊が生じ、素子破壊に至り、ＲＢＳＯＡ（逆バイアス安全動作領域）が小さくなるという問題が生じる。逆に、エミッタ領域の幅が広過ぎる場合には、エミッタ領域直下のベース層の抵抗値が大きくなる。この場合、エミッタ／ベース／ドリフト層（エピタキシャル層）／コレクタ層で構成されるｎｐｎｐ寄生サイリスタにおいて、エミッタ／ベース間のｐｎ接合が導通し、寄生サイリスタが導通するラッチアップが発生し、素子破壊に至るという問題が生じる。

上述の特許文献１は、エミッタ領域の表面積とベース層の表面積の比の問題については検討しているものの、ストライプ形状のエミッタ領域が利用される場合のＲＢＳＯＡの問題については何ら検討していない。

また、特許文献２は、ダミートレンチを設け、正孔の排出面積を低減して、正孔の排出経路の抵抗を増加させて通電損失を低減することを図る。しかしながら、この特許文献２は、その図２においてストライプ状にトレンチが形成される構造を示しているものの、その構造においてエミッタ領域は、トレンチに沿って形成されている。トレンチと直交する方向に形成されるストライプ形状のエミッタ領域の構造については、特許文献２は何ら検討していない。

それゆえ、この発明の目的は、逆バイアス安全動作領域を十分に確保することのでき、安定に動作するトレンチゲート構造を有する半導体装置を提供することである。

この発明の他の目的は、ＲＢＳＯＡ耐量マージンを向上させかつ飽和電流のばらつきを十分に抑制することのできるトレンチＩＧＢＴを提供することである。

この発明に係る半導体装置は、第１導電型の第１の半導体層と、この第１の半導体層上に形成される第２導電型の第２の半導体層と、各々が第２の半導体層から第１の半導体層に延びるように形成され、かつ互いに離れて形成される複数のトレンチ領域とを含む。各トレンチ領域は、内壁にゲート絶縁膜を介してゲート電極に電気的に接続されるゲート電極層が形成される有効トレンチゲート領域と、このゲート電極と分離されるダミートレンチ領域とを含む。

この発明に係る半導体装置は、さらに、第２の半導体層表面に複数のトレンチ領域に直交するようにかつ互いに離れて形成されかつ第１電極層に電気的に接続される第１導電型の第３の半導体層を備える。この発明に係る半導体装置の設計方法は、第３の半導体層を設計するステップとして、この第３の半導体層の第１電極層に接触する部分のトレンチ領域の延在する方向に沿った幅Ｗを、次式を満たすように設定するステップを備える：
Ｗ≦（Ｋ／Ｒｓｐｂ）・Ｗｓｏ・Ｆ（ｍ）、
ここで、Ｋは、定数であり３５００であり、Ｒｓｐｂは、第２の半導体層のシート抵抗、Ｗｓｏは、トレンチ領域のピッチ、Ｆは、トレンチの間引き率ｍ、すなわち（有効トレンチゲート領域の数／複数のトレンチ領域の全数）、の関数であり、自然対数の底ｅの指数関数、ｅｘｐ（ｍ）である。

第３半導体層（実施の形態においてエミッタ層）のコンタクト領域直下の第２の半導体層の抵抗Ｒは、ほぼ次式に比例すると考えられる：
Ｗ・Ｒｓｐｂ・Ｆ（有効ゲートトレンチ領域の数／全トレンチ領域の数）／Ｗｓｏ。ここで、Ｆは、ある関数を示す。

第３半導体層（実施の形態においてエミッタ層）直下の第２の半導体層（実施の形態においてベース層）の抵抗Ｒが大き過ぎると、大きな電圧降下が第２の半導体領域（実施の形態においてベース領域）において生じ、ＲＢＳＯＡが低下する。この第３半導体層（実施の形態においてエミッタ層）直下の第２の半導体層の抵抗Ｒが小さいほど、その電圧降下が小さくなるものの、この第２の半導体層に少数キャリア（実施の形態において正孔）を蓄積することができず、多数キャリア（実施の形態において電子）の注入効率が低下する。したがって、半導体装置の安定動作および低オン電圧を保証するために、この第２の半導体層の抵抗値Ｒは、ある条件（範囲）を満たすことが要求される。

この抵抗値Ｒは、上述のようにエミッタ層の幅、長さおよび間引き率に比例する。定数Ｋは、シミュレーションおよび実験結果により求めることができ、たとえば３５００である。関数Ｆは、この半導体装置における少数キャリアが移動する領域の面積を反映する関数であればよい。ダミートレンチにおいてはチャネルが形成されないため、その領域における少数キャリアの電流は考慮から排除する。一般に、自然／物理現象のふるまいは、自然対数の底ｅの指数関数ｅｘｐ（ｘ）が比較的正確に記述するため、関数Ｆとして、自然対数の底ｅの指数関数ｅｘｐ（ｘ）を利用するのが好ましい。この抵抗値Ｒの上限値として、たとえばＲｍａｘを用いた場合、以下の関係式を満たす必要がある：
Ｒｍａｘ〜Ｗｍａｘ・Ｒｓｐｂ／Ｗｓｏ、
ここで、記号“〜”は、「ほぼ等しい」ことを示す。以下の式においても、記号“〜”は、同様に「ほぼ等しい」ことを示すものとして用いる。また、Ｗｍａｘは、第１の半導体領域のコンタクト領域のトレンチ延在方向に沿った幅の最大値である。上式から次式が導かれる：
Ｗｍａｘ〜（Ｒｍａｘ／Ｒｓｐｂ）・Ｗｓｏ．
この抵抗値Ｒの最大値Ｒｍａｘ以下にエミッタ領域直下の抵抗値Ｒを設定する様に、第１の半導体領域の幅Ｗを設定する。この場合、ダミートレンチ領域により少数キャリア（実施の形態において正孔）が遮断される領域が存在する。したがって、上述の関係式は、以下の式で近似される：
Ｗｍａｘ〜（Ｒｍａｘ／Ｒｓｐｂ）・Ｗｓｏ・Ｆ（ｍ）≧Ｗ．
この関係式を満たすことにより、第２の半導体領域の抵抗値を適切な領域の値に設定して、高速で少数キャリア（実施の形態において正孔）を排出することができ、また、寄生サイリスタが導通状態となるのを防止することができ、ＲＢＳＯＡを十分に確保することができる。また、第１の半導体領域（実施の形態においてエミッタ領域）をトレンチと直交する方向に延在するストライプ状に形成することにより、飽和電流のばらつきは抑制することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従うＩＧＢＴの表面レイアウトを概略的に示す図である。図１においては、図面の煩雑化を避けるために、エミッタ電極は示していない。

図１において、Ｙ方向に沿って直線的に延在しかつＸ方向において互いに間をおいてトレンチ領域１、２ａおよび２ｂが配設される。トレンチ領域１は、そのトレンチ領域内に、ゲート電極層３が形成され、一方、トレンチ領域２ａおよび２ｂの内壁には絶縁材料４ａおよび４ｂが充填される。これらのトレンチ領域２ａおよび２ｂは、ゲート電極として機能せず、少数キャリア（正孔）の排出経路を狭くして、少数キャリア（正孔、以下、単に正孔と称す）に対する排出抵抗を大きくして、正孔を蓄積するために設けられる。

トレンチ領域１におけるゲート電極層３が、そのゲート電極層３に印加される電圧にしたがってトレンチ領域１の側壁に沿ってチャネルを形成し、半導体装置の有効ゲートとして機能する。以下の説明において、個々にトレンチを参照する場合には、トレンチ領域１は、有効ゲートトレンチ領域と称し、トレンチ領域２ａおよび２ｂは、ダミートレンチ領域と称す。

これらのトレンチ領域１、２ａおよび２ｂの延在方向と直交するようにストライプ状に、エミッタ層（第３半導体層）６ａ、６ｂおよび６ｃが、所定の間隔（ピッチ）で形成される。これらのエミッタ層６ａ−６ｃの各々は、Ｙ方向に沿って幅Ｗを有し、トレンチ１、２ａおよび２ｂの間に連続的にＸ方向に延在するように形成され、また、トレンチ１、２ａおよび２ｂにより分離される。

これらのエミッタ層６ａ−６ｃおよびトレンチ１、２ａ、２ｂの間の領域には、Ｐベース層（第２半導体層）７が形成される。このＰベース層７表面のエミッタ層６ａ−６ｃを除く領域において、高濃度Ｐ型層８が設けられる。

この半導体装置の全面にわたって、図示しないエミッタ電極（第１電極層）が形成され、このエミッタ電極が、コンタクト領域１０ａ、１０ｂにおいて、Ｎ型エミッタ層６ｂおよび高濃度Ｐ型層８と電気的に接続される。

トレンチ１、２ａおよび２ｂは、図１においては、有効ゲートトレンチ領域１とダミートレンチ領域２ａおよび２ｂが交互に配置されるように示す。しかしながら、このダミートレンチ領域２ａおよび２ｂは、正孔排出阻止による電流経路間の耐圧を考慮して、適当な値、たとえば有効ゲートトレンチ領域１個当たりダミートレンチ領域２個の割合で設けられる（間引き率ｍが１／３）。

図１に示すように、ＩＧＢＴにおいて、ゲート電極をトレンチ構造に形成することにより、単位セル（有効ゲートトレンチ領域とエミッタ層とにより形成される領域）のレイアウト面積を低減する。また、ゲート電極が、後に詳細に説明するように、Ｐベース層７を超えて形成され、そのトレンチ側部のチャネルを超えてＮベース層（ドリフト層：第１半導体層）に電子が注入されるため、オン電圧をより低減することができる。

また、後に詳細に説明するように、安定動作のために、エミッタ層６（６ａ−６ｃ）の幅Ｗ、下層のＰベース層７のシート抵抗Ｒｓｐｂおよびトレンチ間隔Ｗｓｏは、所定の条件を満たすように設定される。

図２は、図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。図２において、Ｐベース層７表面に、高濃度Ｎ型不純物層のＮエミッタ層６ｂが形成される。このＮエミッタ層６ｂは、その拡散深さは、Ｄであり、高濃度にＮ型不純物が注入される。Ｎエミッタ層６ｂの幅と拡散層との関係については、後に説明するが、拡散深さＤは、エミッタ層６ｂの幅Ｗ以下の値に設定される。

このＰベース層７下部に、電荷蓄積層（ＣＳ層）１１、Ｎベース層（ドリフト層）１２、Ｎ型バッファ層１４、Ｐ型コレクタ層１６およびコレクタ型電極層１８が順次形成される。電荷蓄積層（ＣＳ層）１１は、Ｎ型層であり、Ｐベース層７と電荷蓄積層１１の間のＰＮ接合により、正孔がエミッタ領域へ通過するのを阻止し、電荷蓄積層１１に正孔を蓄積し、応じて、エミッタ層６（６ａ−６ｃ）からの電子の注入効率を改善し、てオン電圧を低下させる。また、トレンチゲート構造の場合、チャネル形成時における空乏層の広がりにより電流経路（ゲート電極下部のＮベース層領域）の面積が狭くなって電流経路が狭くなる現象は生じず、効率的に電流を供給することができ、オン電圧をさらに低下させることができる。

Ｎベース層（ドリフト層）１２は、低濃度のＮ型半導体層であり、オフ状態時においては、コレクタ−エミッタ間電圧の大部分がこのＮベース層１２に印加される。Ｎ型バッファ層１４は、ターンオフ時の正孔を高速で吸収するため、および、Ｎベース層１２の耐圧を高くするために設けられる。Ｐ型コレクタ層１６は、ターンオン時、コレクタ電極層１８から正孔を注入する。

Ｎバッファ層１４は、Ｐコレクタ層１６からＮベース層１２への正孔注入量の制限およびＮベース層１２の空乏層がコレクタ層１６に接触してパンチスルー状態となるのを抑制するために設けられる。

トレンチ領域１、２ａおよび２ｂは、Ｐベース層７および電荷蓄積層１１を貫通してＮベース層１２まで到達するように深く形成される。トレンチ領域１、２ａおよび２ｂ各々のトレンチ内壁には、ゲート絶縁膜２０が形成される。有効ゲートトレンチ領域１においては、このゲート絶縁膜２０内に導電性のゲート電極材（ゲート電極層）２１が充填され、ゲート電極Ｇに結合される。ダミートレンチ領域２ａおよび２ｂにおいては、対応のトレンチ絶縁膜２０内に、絶縁材２２が充填されて、ゲート電極Ｇと分離される。この場合、ダミートレンチ領域２ａおよび２ｂにおいて、トレンチ内部に導電性材料が絶縁材料２２に代えて充填され、単にゲート電極Ｇとの電気的接続が形成されず、このゲート電極とダミートレンチ領域２ａおよび２ｂ内の導電材料とが電気的に分離される構造が用いられてもよい。

これらのトレンチ領域１、２ａおよび２ｂ上に、絶縁膜２４が形成される。この絶縁膜２４は、図１に示すコンタクト領域１０ａ、および１０ｂを除く領域に、トレンチ領域１、２ａおよび２ｂに沿って形成される。半導体装置の表面に、エミッタ電極層２６が形成される。エミッタ電極層２６は、コンタクト領域１０ａおよび１０ｂにおいて、下層のＮエミッタ層６ｂと電気的に接続される。絶縁膜２４により、エミッタ電極層２６と有効トレンチ領域１のゲート電極層２１とは電気的に分離される。

図３は、図１に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。この図３に示す断面構造は、以下の点で、図２に示すＩＧＢＴの断面構造と、その構成が異なる。すなわち、Ｐベース層７表面にＮエミッタ層６ａ−６ｂではなく、高濃度Ｐ型層８が設けられる。このＰ型層８は、コンタクト領域１０ａおよび１０ｂそれぞれにおいて、エミッタ電極２６と電気的に接続される。図３に示すＩＧＢＴの他の断面構造は、図２に示す断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

Ｐ型層８およびＮエミッタ層６（６ａ−６ｃ）を同一電位に維持することにより、ターンオン時の正孔のエミッタ電極からの注入を抑制し、またターンオフ時の蓄積正孔の排出の高速化を図る。

図１から図３に示すＩＧＢＴの動作は、以下のとおりである。ゲート電極Ｇとエミッタ電極Ｅの間に十分な正の電圧を印加する。応じて、有効ゲートトレンチ領域１のトレンチ側壁に沿ってＰベース層７内にチャネルが形成され、Ｎエミッタ層６（６ａ−６ｃ）、Ｐベース層７、電荷蓄積層１１、Ｎベース層１２、および有効ゲートトレンチ領域１により形成されるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）がオン状態となり、Ｎベース層１２へ、Ｎエミッタ層６（６ａ−６ｃ）から電荷蓄積層１１を介して電子が注入される。このとき、また、Ｐコレクタ層１６とＮベース層１２が順方向にバイアスされ、コレクタ電極Ｃに接続されるコレクタ電極層１８を介して、Ｐコレクタ層１６からＮベース層１２へ正孔が注入される。このＮベース層１２に注入された正孔により電子がＮベース層１２に応じて注入され、このＮベース層１２の伝導度変調によりその抵抗がさらに低下し、ＩＧＢＴがオン状態となる。

このとき、電荷蓄積層１１においては、正孔のエミッタ層６への移動が、そのＰＮ接合により抑制され、電荷蓄積層１１に正孔が注入され、さらに、エミッタ層６から電荷蓄積層１１へ電子が注入され、オン電圧がより低くされる（電荷蓄積層１１の不純物濃度はＮベース層１２の不純物濃度よりも高い）。

ターンオフ時においては、ゲート電極Ｇをエミッタ電極Ｅの電圧以下に低下させる。応じて、有効ゲートトレンチ領域１のトレンチ側壁のチャネルが消失し、ＭＯＳＦＥＴがオフ状態となる。また、コレクタ層１６からの正孔の注入も停止する。Ｎベース層１２および電荷蓄積層１１に蓄積される正孔は、電子との再結合により消失するか、または、Ｐコレクタ層１６およびコレクタ電極層１８を介して排出され、また、Ｐベース層７、Ｐ型層８およびＮエミッタ層６（６ａ−６ｃ）を介してエミッタ電極Ｅへ放出される。この正孔の放出が完了すると、ＩＧＢＴがオフ状態となる。

このＮエミッタ層６をストライプ状に形成することにより、Ｎエミッタ層６の注入電子量を抑制し、飽和電流が大きくなるのを抑制する。また、ダミートレンチ領域２ａおよび２ｂを設けることにより、正孔の排出経路を制限することができ、正孔に対する排出時の抵抗を大きくして、通電損失を低減することができる。

図４は、図１から３に示すＩＧＢＴの電気的等価回路を示す図である。図４において、ＩＧＢＴは、Ｎエミッタ層６、Ｐベース層７、Ｎ型半導体層３０およびＰコレクタ層１６を含む。Ｎ型半導体層３０は、図２および図３に示す電荷蓄積層（ＣＳ層）１１、Ｎベース層１２およびＮバッファ層１４を含む。

このＩＧＢＴにおいて、Ｎエミッタ層６をソース、Ｐベース層７を基板領域（バックゲート領域）、およびＮ型半導体層３０をドレインするＮチャネルＭＯＳトランジスタＴＦが形成される。また、Ｎエミッタ層６、Ｐベース層７およびＮ型半導体層３０を、それぞれ、エミッタ、ベースおよびコレクタとするＮＰＮバイポーラトランジスタＴＲ１が形成される。また、Ｎベース層７、Ｎ型半導体層３０およびＰコレクタ層１６を、それぞれ、コレクタ、ベースおよびエミッタとするＰＮＰバイポーラトランジスタＴＲ２が形成される。バイポーラトランジスタＴＲ１のベースが、ベース抵抗ＲＢＥを介してエミッタ電極Ｅに結合される。

したがってこの図４に示すように、ＩＧＢＴのターンオン時においては、ＭＯＳトランジスタＴＦがオン状態となり、バイポーラトランジスタＴＲ２のベースへ、このＭＯＳトランジスタＴＦを介してＮエミッタ層６から電子が注入され、バイポーラトランジスタＴＲ２がオン状態となる。

ターンオフ時において、このＭＯＳトランジスタＴＦがオフ状態となり、バイポーラトランジスタＴＲ２のベースへの電子の注入が停止される。このターンオフ時において、ベース抵抗ＲＢＥが高い場合、正孔電流による電圧降下により、バイポーラトランジスタＴＲ１のベース−エミッタ間が順方向にバイアスされ、バイポーラトランジスタＴＲ１がターンオン状態となる。この場合、ＮＰＮＰ構造のサイリスタがオン状態となり、すなわちバイポーラトランジスタＴＲ１およびＴＲ２がともにオン状態となり、ラッチアップ現象が生じ、素子の破壊に至る。このベース−エミッタ間寄生抵抗ＲＢＥは、Ｐベース層７の抵抗値により決定され、このラッチアップ現象が生じないような値に設定される。通常、エミッタ層６（６ａ−６ｃ）がストライプ状に形成される場合、Ｐベース層７表面に形成される高濃度Ｐ型半導体層８により、正孔が排出されるため、このラッチアップ現象を抑制することが図られている。

しかしながら、本発明者らの検討によると、このストライプ形状のエミッタ層６を利用する場合、図５に示すように、このエミッタ層６の幅Ｗとターンオフ時の逆バイアス安全動作領域（ＲＢＳＯＡ）耐量との間に依存性が存在することが判明した。特に、このエミッタ層の幅Ｗが、ＲＢＳＯＡ耐量のマージンを左右する重要なファクタとなることが見出された。ここで、図５において、縦軸にＲＢＳＯＡ耐量を示し、横軸にエミッタ層幅Ｗを示す。この図５に示すように、エミッタ層の幅Ｗが増大するにつれて、ＲＢＳＯＡ耐量が低下する。以下、このＲＢＳＯＡ耐量を改善するためのエミッタ層の幅の条件について、具体的に説明する。

図６は、この発明の実施の形態１に従うＩＧＢＴのコンタクト領域１０に沿った平面レイアウトを概略的に示す図である。コンタクト領域１０の延在方向（Ｙ方向）に直交する方向（Ｘ方向）に、Ｎエミッタ層６が所定のピッチで配置される。Ｙ方向に沿ったＮエミッタ層６の間には、Ｐ型層８が設けられる。これらのＮエミッタ層６およびＰ型層８の下部に、Ｐベース層（７）が設けられる。

図６に示すように、ターンオフ時、トレンチ領域（図示せず）の間において、ベース層に蓄積された正孔ｈは、ほとんど、Ｐ型層８を介して排出される。すなわち、エミッタ層直下の蓄積正孔については、その上部のエミッタ層を介して排出されることはないので、エミッタ層下部を移動して、Ｐ型層８から排出されることになる。このエミッタ層６の下部においてＰベース層の抵抗Ｒが存在し、このエミッタ層６の直下部のＰベース層の正孔電流と抵抗Ｒとにより、電圧降下が生じる。

図７は、この図６に示す平面レイアウトのコンタクト領域１０の延在方向（Ｙ方向）に沿った断面構造を概略的に示す図である。図７において、Ｐ型層８およびＮエミッタ層６が、Ｐベース層７の表面に配置される。ターンオフ時、Ｐベース層７の蓄積正孔ｈが、Ｐ型（半導体）層８を介して図示しないエミッタ電極に排出される。よって、Ｎエミッタ層６直下の蓄積正孔ｈは、Ｐベース層７からＰ型層８の方向に抵抗Ｒを介して移動し、その後、図示しないエミッタ電極を介して排出される。このエミッタ層６直下のＰベース層７の抵抗Ｒを介して正孔ｈが移動すると、この抵抗Ｒに電圧降下が生じる。この電圧降下により、Ｎエミッタ層直下部のＰベース層７の電位が、Ｎエミッタ層６の電位よりも高くなる。この結果、ベース−エミッタ（ＴＲ１）間のＰＮ接合が導通し、ラッチアップ現象が生じ、ＲＢＳＯＡ耐量が劣化する。以下、この抵抗Ｒの条件について検討する。

エミッタ層６下部のＰベース層７の抵抗Ｒとして、コンタクト領域１０に沿った方向（Ｙ方向）の抵抗成分を考える。この場合、抵抗Ｒは、次式で表わされる。

Ｒ＝Ｒｓｐｂ・Ｗ／Ｗｓｏ．
ここで、Ｒｓｐｂは、Ｐベース層７のシート抵抗（Ω／□）を示し、Ｗは、エミッタ層６のコンタクト領域の延在方向（Ｙ方向）に沿った幅を示し、Ｗｓｏはトレンチ間の距離（トレンチ間隔）を示す。

エミッタ層６の幅Ｗが増大すると、抵抗Ｒも応じて増大する。抵抗Ｒのラッチアップを生じさせない抵抗値（上限抵抗値）をＲｍａｘとすると、そのとき、この最大抵抗値Ｒｍａｘに対応する幅Ｗｍａｘは、次式で表わされる：
Ｗｍａｘ＝Ｒｍａｘ・Ｗｓｏ／Ｒｓｐｂ．
正孔ｈが移動する領域の実効面積については、ダミートレンチ領域が設けられていることで、このダミートレンチにより正孔排出面積は低減されるため、ダミートレンチ領域と有効ゲートトレンチ領域（ゲート電極として機能するトレンチ領域）の数の関数で表わすことを考える。したがってこの場合、次式で近似される。

Ｗｍａｘ＝（Ｒｍａｘ／Ｒｓｐｂ）・Ｗｓｏ・Ｆ（ｍ）．
ここで、ｍは、トレンチの「間引き率」と称し、有効ゲートトレンチ領域の数Ｔｅｆと全トレンチ領域の数Ｔａｌｌとの比、Ｔｅｆ／Ｔａｌｌで表わされる。また、正孔電流としては、図６のＹ方向に流れる電流を考えるため、Ｐベース層の抵抗算出時に利用される式において、（シート抵抗Ｒｓｐｂ・長さ／幅）におけるの長さ成分が、エミッタ層６の幅に対応する。

関数Ｆ（）としては、自然対数の底（ネイピア数）ｅの指数関数ｅｘｐ（ｘ）を、以下の理由により用いる。すなわち、自然現象の振舞いの記述において最適近似式としてよく用いられ、また、特に、電荷の振舞いおよび不純物分布等において、自然対数の底ｅの指数関数ｅｘｐ（ｘ）を利用することにより、最適に近似されることが多く、この正孔電流の振舞いを効果的に近似することができると考えられる。また、間引き率ｍを利用することにより、ダミートレンチ領域による正孔の排出経路遮断による正孔電流への影響、すなわち、エミッタコンタクトあたりの正孔ｈの排出量を、効果的に近似することができると考えられる。

また、抵抗値Ｒｍａｘとして、実際に利用される半導体材料およびラッチアップ耐量を考慮すると、３５００の値で近似されることが、実験的に確かめられる。したがって、エミッタ層６の幅Ｗは、次の関係を満足することが要求される：
Ｗ≦（３５００／Ｒｓｐｂ）・Ｗｓｏ・ｅｘｐ（ｍ）〜Ｗｍａｘ．
上述の関係式を満たすように、エミッタ層６の幅Ｗの上限値を設定することにより、エミッタ層直下のＰベース層の抵抗値を、ラッチアップを生じさせる値以下に設定することができ、ＲＢＳＯＡ耐量のマージンを増加させることができる。

図８は、ＲＢＳＯＡのエミッタ幅Ｗに対する依存性を、試験により求めた結果を示した図である。用いられるＩＧＢＴは、電荷蓄積型トレンチＩＧＢＴ（図１から図３に示す断面構造を有するＩＧＢＴ）であり、耐圧１．７ＫＶ、定格コレクタ電流１５０Ａである。この場合、ＲＢＳＯＡは、コレクタ電流の保証値として、定格値の２倍の３００Ａが要求される。図８において、縦軸に、コレクタ電流Ｉ_Ｃ（単位Ａ）を示し、横軸に、コレクタ電圧Ｖ_ＣＥ（単位Ｖ）を示す。図８において、曲線Ｉは、エミッタ幅Ｗが３．４μｍであり、曲線ＩＩは、エミッタ幅Ｗが２．８μｍであり、曲線ＩＩＩは、エミッタ幅Ｗが、２．４μｍのＩＧＢＴの特性曲線である。

この図８に示すように、エミッタ幅Ｗが３．４μｍの場合、曲線Ｉに示されるように、ＲＢＳＯＡで示される領域よりも低いコレクタ電流Ｉ_Ｃしか供給することができない。一方、曲線ＩＩおよび曲線ＩＩＩに示すように、エミッタ幅Ｗが順次狭くなるにつれ、駆動可能なコレクタ電流Ｉ_Ｃが増大し、ＲＢＳＯＡ耐量が向上し、応じて、ＲＢＳＯＡ耐量マージンが向上することがわかる。

したがって、エミッタ幅Ｗについては、その上限値Ｗｍａｘが存在し、前述の関係式を満たすように、エミッタ幅Ｗを設定することにより、ＲＢＳＯＡ耐量のマージンを改善することができる。なお、この図８に示すエミッタ幅Ｗは、ＩＧＢＴの製造後の幅であり、横方向の拡散を含む幅である。次に、エミッタ層６の幅Ｗの下限値について検討する。

図９は、Ｎエミッタ層６の幅Ｗとその拡散深さＤの関係を模式的に示す図である。Ｎエミッタ層６の幅Ｗは、その拡散深さＤ以上（Ｗ≧Ｄ）に設定される。すなわち、Ｎエミッタ層６の形成時、不純物注入を行ない、深さ方向に不純物が拡散される。このとき、また不純物は、横方向にも拡散する。したがって、このエミッタ層６の幅の下限値を、エミッタ層の拡散深さＤ以上に設定することにより、拡散時の横方向の不純物拡散距離のばらつきの影響を抑制することができる。これにより、最小限のエミッタ幅を確保して、正孔排出時の長さを確保するとともに、安定にエミッタ層６を形成することができる。この結果、エミッタ層６において電子の注入領域および正孔排出領域を確保でき、また、ＲＢＳＯＡ耐量について安定な特性を得ることができる。

また、Ｎエミッタ層６間のトレンチ延在方向（Ｙ方向）に沿った間隔Ｗｐは、Ｗ＋２・Ｄ以上の値に設定する。これにより、図９において、Ｎエミッタ層６ｍおよび６ｎの間の距離が、たとえばエミッタ幅Ｗのとき、このＮエミッタ層６ｍおよび６ｎの横方向拡散により、短絡するのを防止する。また、トレンチに隣接するＮエミッタ層の面積が増大し、コレクタ電流が流れる面積が増大して飽和電流が増加するのを抑制する。また、エミッタ層間の高濃度Ｐ型層８に充分な面積を確保することができ、コンタクト領域１０（１０ａ、１０ｂ）におけるＰ型層８に対するエミッタ電極層との間のコンタクト抵抗を低減することができ、このＰ型層から排出される正孔に対する抵抗を低減することができ、ターンオフ時に高速で正孔を排出することができ、また、エミッタ層に対するＰＮ接合が導通してラッチアップが生じるのを防止することができ、ＲＢＳＯＡ耐量を確実に得ることができる。

図１０は、この発明の実施の形態１に従うＩＧＢＴのＲＢＳＯＡ耐量についての試験結果を一覧にして示す図である。図１０において、試験条件は、以下のとおりである。コレクタ電流Ｉ_Ｃ＝５００Ａ、コレクタ電圧Ｖ_ＣＥ＝１７００Ｖ、エミッタ層幅Ｗ＝２．８μｍ、トレンチ間隔Ｗｓｏ＝２．６μｍ、間引き率ｍ＝１／３、エミッタ層拡散深さ（Ｄ）＝０．５μｍ。この条件は、各試料について同じである。

試験試料として、以下の条件の試料が用いられる：エミッタ層間隔Ｗｐは、３．０μｍ、４．０μｍおよび５．０μｍ、Ｐベース層のシート抵抗Ｒｓｐｂは、４６００、４１００、および３４００Ω／□。

図１０において、Ｐベース層のシート抵抗Ｒｓｐｂが、４６００Ω／□の場合、いずれのエミッタ層間隔条件においても、破壊が生じる（×印で示す）。一方、Ｐベース層のシート抵抗Ｒｓｐｂが４１００Ω／□の試料については、エミッタ層間隔Ｗｐが３．０μｍの場合、素子破壊が生じるものの、エミッタ層間隔Ｗｐが４．０μｍおよび５．０μｍの場合、素子破壊は生じず、安定に動作する。

また、Ｐベース層のシート抵抗Ｒｓｐｂが３４００Ω／□の場合、エミッタ層間隔Ｗｐが３．０μｍの場合、未測定であるものの、このエミッタ層間隔Ｗｐが４．０μｍおよび５．０μｍの場合、安定に動作する。

この場合、前述のエミッタ幅Ｗについての関係式：
Ｗ（＝２．８）≦（３５００／Ｒｓｐｂ）・Ｗｓｏ・ｅｘｐ（ｍ）
は、次式で近似される：
Ｗ（＝２．８）≦１２６４９／Ｒｓｐｂ・・・（１）。

したがって、シート抵抗Ｒｓｐｂが４６００Ω／□の場合、上述の式（１）の右辺の値は、約２．５３となり、２．８μｍよりも小さく、エミッタ幅Ｗについての関係式は満たされていない。一方、シート抵抗Ｒｓｐｂが４１００Ω／□の場合、上述の式（１）の右辺の値は、約３．０９となり、エミッタ幅Ｗ（＝２．８μｍ）よりも大きく、エミッタ幅Ｗについての関係式が満たされている。同様、シート抵抗Ｒｓｐｂが３４００Ω／□の場合も、その値や約４．０８となり、エミッタ幅Ｗ（２．８μｍ）よりも大きく、エミッタ幅Ｗについての関係式（１）は満たされている。したがって、前述のエミッタ幅Ｗの上限値についての条件式を満たすことにより、ＲＢＳＯＡが保証されることが確認される。

次に、シート抵抗Ｒｓｐｂが４１００Ω／□のＩＧＢＴについて、エミッタ拡散深さＤとエミッタ層幅Ｗとエミッタ層間隔Ｗｐの関係について見ると、エミッタ層間隔Ｗｐの下限値は、２．８＋２・０．５＝３．８である。したがって、エミッタ層間隔Ｗｐが３．０μｍの素子においては、条件Ｗｐ≧Ｗ＋２・Ｄを満たしていないため、素子破壊が生じている。一方、エミッタ層間隔Ｗｐが、４．０μｍおよび５．０μｍの素子においては、エミッタ層間隔Ｗｐの下限値の条件を満たしており、安定に動作している。すなわち、エミッタ層間隔Ｗｐの下限値は、Ｗ＋２・Ｄであるという条件を、ＲＢＳＯＡ耐量を確保するために満たす必要があることが確認できる。

なお、シート抵抗Ｒｓｐｂが、３４００Ω／□の素子について、エミッタ層間隔Ｗｐが３．０μｍの場合については測定していない。この素子においても、エミッタ層間隔Ｗｐが３．０μｍの場合には、エミッタ層間隔の下限値についての条件は満たされていず、素子破壊が生じると推定されるためである。

なお、エミッタ層幅Ｗは、２．８μｍであり、その拡散深さＤ（＝０．５μｍ）よりも大きいという条件は、すべての素子について満たされている。

図１１は、この発明の実施の形態１に従うＩＧＢＴ素子（チップ）の全体の構成を概略的に示す図である。図１１において、ＩＧＢＴ４０は、複数の単位ブロック４２ａ−４２ｍを含む。これらの単位ブロック４２ａ−４２ｍ各々において、有効ゲートトレンチ領域１およびダミートレンチ領域２が所定の間隔Ｗｓｏで配置され、また、これらのトレンチ領域１および２と直交する方向に、エミッタ層６がストライプ状に形成される。このエミッタ層６の幅は、Ｗであり、エミッタ層６の間隔は、Ｗｐである。この単位ブロック４２ａ−４２ｍ上層に、エミッタ電極層４４が配置されて、共通にエミッタ電圧を供給する。また、これらの単位ブロック４２ａ−４２ｍに共通にゲート電極パッド４６が設けられ、単位ブロック４２ａ−４２ｍの有効ゲートトレンチ領域１のトレンチ内のゲート電極層が、ゲート電極配線４８を介して共通に結合される。

このＩＧＢＴ４０において、その定格電流量に応じて、単位ブロック４２ａ−４２ｍの数が定められる。耐圧は、ＩＧＢＴ４０のチップ周辺領域５０に設けられるガードリンクの配置およびＮベース層の膜厚（ウェハ膜厚）等を調整することにより対応される。単位ブロック４２ａ−４２ｍ各々における、エミッタ層についての前述の条件は、耐圧のクラス各々において共通に満たされる。

ダミートレンチ領域２の数は、ダミートレンチが設けられていない場合に比べて、その駆動電流が低下するものの、オン電圧および耐圧に応じて、適切な、たとえば１／３の間引き率に定められる。単位ブロック４２ａ−４２ｍ各々において共通のトレンチ領域の配置（間引き率）を取り、定格電流量に応じて単位ブロック４２ａ−４２ｍの数を調整することにより、必要とされる電流量に対応することができ、また、ＲＢＳＯＡ耐量を十分に確保することができる。

なお、上述の説明においては、ＩＧＢＴにおいては、電荷蓄積層（ＣＳ層）が利用されている。しかしながら、この電荷蓄積層は、特に設けられなくてもよい。また、Ｎバッファ層が、Ｎベース層とＰコレクタ層との間に設けられている。このＮバッファ層は、パンチスルー防止等のために設けられており、このＮバッファ層は、また設けられなくてもよい。

また、エミッタ層はストライプ状に直線的にトレンチ領域と直交する方向に同一幅Ｗで配置されている。しかしながら、このエミッタ層は、トレンチ領域に接する領域とエミッタ電極層に接触する領域の幅が異なっていてもよい。この場合、上述の関係式を満たすエミッタの幅Ｗは、エミッタ層とエミッタ電極との間でコンタクトが取られる領域（コンタクト領域）の幅により規定される。

また、上述のＩＧＢＴの構成においては、ダミートレンチが設けられている。しかしながら、ダミートレンチが設けられていない場合、間引き率ｍが１となるだけであり、前述のエミッタ層の幅の条件としては、関数ｅｘｐ（ｍ）を自然対数の底（ネイピア数）ｅとした条件が、満たされればよい。

以上のように、この発明に従えば、トレンチ領域と直交する方向にエミッタ層が直線的に形成されるＩＧＢＴにおいて、エミッタ層の幅を、Ｐベース層のシート抵抗およびトレンチ間隔に関する所定の関数関係を満たすように定めている。これにより、エミッタ層下部のベース層の抵抗値を素子破壊が生じない値に設定することができ、オン電圧が低く、ＲＢＳＯＡ耐量が十分に確保された、飽和電流のばらつきの少ないＩＧＢＴを実現することができる。

また、エミッタ層間の間隔を適切な値に設定することにより、この高濃度Ｐ型層に対するコンタクト領域を十分に確保することができ、このエミッタ電極と高濃度Ｐ型層との間のコンタクト抵抗を十分に低下させることができ、安定なＲＢＳＯＡ耐量を得ることができる。

また、エミッタ層の幅を拡散深さ以上とすることにより、エミッタ層の幅のバラツキを抑制して安定なＲＢＳＯＡ耐量を得ることができる。

この発明は、エミッタ層がストライプ状に形成されるトレンチＩＧＢＴに適用することにより、ＲＢＳＯＡ耐量を十分に確保することができ、飽和電流のばらつきが抑制された、安定に動作するＩＧＢＴを実現することができる。

この発明の実施の形態１に従うＩＧＢＴの平面レイアウトを概略的に示す図である。 図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。 図１に示す線Ｌ３−Ｌ３に沿った断面構造を概略的に示す図である。 図１から図３に示すＩＧＢＴの寄生トランジスタの電気的等価回路を示す図である。 エミッタ層幅とＲＢＳＯＡ耐量との関係を概略的に示す図である。 この発明の実施の形態１に従うＩＧＢＴのターンオフ時の正孔の排出経路を概略的に示す図である。 図６に示す配置のコンタクト領域に沿った断面構造を概略的に示す図である。 エミッタ層幅とＲＢＳＯＡとの関係を示す図である。 この発明の実施の形態１におけるエミッタ層の幅および間隔と拡散深さの関係を示す図である。 この発明の実施の形態１に従うＩＧＢＴのＲＢＳＯＡ耐量についての試験結果を示す図である。 この発明の実施の形態１に従うＩＧＢＴの全体の構成を概略的に示す図である。

符号の説明

１ 有効ゲートトレンチ領域、２，２ａ，２ｂ ダミートレンチ領域、６，６ａ−６ｃ エミッタ層、７ Ｐベース層、８ Ｐ型層、１０，１０ａ，１０ｂ コンタクト領域、１１ 電荷蓄積層（ＣＳ層）、１２ Ｎベース層、１４ Ｎバッファ層、１６ Ｐコレクタ層、１８ コレクタ電極層、２６ エミッタ電極層、６ｍ，６ｎ Ｎエミッタ層、４０ ＩＧＢＴ、４２ａ−４２ｍ 単位ブロック、４４ エミッタ電極層、４６ ゲート電極パッド、４８ ゲート電極配線、５０ 周辺領域。

Claims (4)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層の上に形成される第２導電型の第２の半導体層と、
   各々が前記第２の半導体層から前記第１の半導体層に延びるように形成され、かつ互いに離れて形成される複数のトレンチ領域を備え、前記トレンチ領域は、内壁にゲート絶縁膜を介してゲート電極に電気的に接続されるゲート電極層が形成される有効トレンチゲート領域と、前記ゲート電極と分離されるダミートレンチ領域とを含み、
   前記第２の半導体層表面に前記複数のトレンチ領域に直交するようにかつ互いに離れて形成されかつ第１電極層に電気的に接続される前記第１導電型の第３の半導体層を備える半導体装置の設計方法であって、
   前記第３の半導体層を設計するステップが、
   前記第３の半導体層の前記第１電極層に接触する部分の前記トレンチ領域の延在する方向に沿った幅Ｗを、次式、
   Ｗ≦（Ｋ／Ｒｓｐｂ）・Ｗｓｏ・Ｆ（ｍ）、
   ただし、Ｋは、定数の３５００、
   Ｒｓｐｂは、前記第２の半導体層のシート抵抗、
   Ｗｓｏは、前記トレンチ領域のピッチ、
   Ｆ（）は、自然対数の底ｅの指数関数、ｅｘｐ（）、
   ｍは間引き率であり、前記有効トレンチゲート領域の数／前記複数のトレンチ領域の全数、
   を満たすように設定するステップを備える、半導体装置の設計方法。
2. 前記第３の半導体層を設計するステップは、前記Ｗを、前記第３の半導体層の前記第２の半導体層に対する深さ以上の大きさを有するように規定するステップを含む、請求項１記載の半導体装置の設計方法。
3. 前記第３の半導体層を設計するステップは、隣接する第３の半導体層の間隔を、前記Ｗと前記第３の半導体層の前記第２の半導体層の深さの２倍との和以上に規定するステップを備える、請求項１記載の半導体装置の設計方法。
4. 前記第３の半導体層を設計するステップは、各前記第３の半導体層を、直線的に実質的に前記幅Ｗで形成されるストライプ形状を有するように規定するステップを備える、請求項１記載の半導体装置の設計方法。

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