JP7085975B2 - 半導体装置 - Google Patents

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Description

本願明細書に開示される技術は、半導体装置に関するものである。
従来から、たとえば、特許文献１に例が示されるようなトレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）では、飽和電流を抑制して短絡耐量を向上させるために、しきい値電圧を上昇させる手法をとることが一般的である。
特開２００１－２５０９４７号公報
上記のように、従来の技術では飽和電流を抑制して短絡耐量を向上させるための対策がなされていたが、未だ十分ではなかった。
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、半導体装置において飽和電流を抑制して短絡耐量を向上させるための技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、第１の導電型の第１の半導体層と、前記第１の半導体層の表層に形成される、第２の導電型の第２の半導体層と、前記第２の半導体層の表層に形成される、第１の導電型の第３の半導体層と、前記第１の半導体層の上面から、前記第２の半導体層および前記第３の半導体層を貫通して前記第１の半導体層の内部にまで達して形成される、少なくとも１つの第１のトレンチと、前記第１のトレンチの内壁に形成されるゲート絶縁膜と、前記第１のトレンチにおける前記ゲート絶縁膜の内側に形成されるゲート電極と、前記ゲート電極を覆って形成される層間絶縁膜と、前記層間絶縁膜から露出する前記第１の半導体層の上面から、前記第３の半導体層を貫通して前記第２の半導体層の内部にまで達して形成される、少なくとも１つの第２のトレンチと、前記第２のトレンチの底部に接触して形成される、第２の導電型の第４の半導体層と、前記層間絶縁膜および前記第２のトレンチを覆って形成される電極層とを備え、複数の前記第１のトレンチと、複数の前記第２のトレンチとを備え、前記第１のトレンチの数が、前記第２のトレンチの数よりも多く、２つの前記第１のトレンチに挟まれる領域であり、かつ、前記第２の半導体層と、前記第３の半導体層と、前記第４の半導体層と、前記第２のトレンチとが形成される領域を第１のセル領域とし、２つの前記第１のトレンチに挟まれる領域であり、前記第２の半導体層と、前記第３の半導体層とが形成され、かつ、前記第４の半導体層と、前記第２のトレンチとが形成されない領域を第２のセル領域とし、前記第１のセル領域と前記第２のセル領域とは、前記第１の半導体層の表層においてそれぞれ配列される。
本願明細書に開示される技術の第１の態様によれば、飽和電流を抑制して短絡耐量を向上させることができる。
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の構成の例を概略的に示す平面図である。 図１におけるＡ－Ａ’断面における断面図である。 発明者が知っている半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 図３に例が示された半導体装置と、図４に例が示された半導体装置と、図５に例が示された半導体装置とにおいて、コレクタ電流とゲート電圧との間の依存性を示す特性を比較する図である。 図３に例が示された半導体装置、図４に例が示された半導体装置、および、図５に例が示された半導体装置それぞれにおける、定格電流でのｎ＋型の半導体層の下面からのコンタクトトレンチの深さとターンオン損失比率との相関図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の他の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の他の構成の例を概略的に示す断面図である。 図５におけるＸラインおよびＹラインに沿う濃度プロファイルを示す図である。
以下、添付される図面を参照しながら実施の形態について説明する。そして、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態の説明の後でまとめて記述する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「…の上面」または「…の下面」と記載される場合、対象となる構成要素の上面自体に加えて、および、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置について説明する。
＜半導体装置の構成について＞
図１は、本実施の形態に関する、半導体装置の構成の例を概略的に示す平面図である。また、図２は、図１におけるＡ－Ａ’断面における断面図である。
図１に例が示されるように、半導体装置は、複数配列されたセル領域３０と、セル領域３０が配列された領域の周辺部に配置されたゲートパッド１８とを備えている。なお、セル領域３０の構成については、後述する。
図２に例が示されるように、半導体装置は、ｎ型の半導体基板２０を備える。ｎ型の半導体基板２０はＳｉからなり、かつ、互いに対向する第１の主面（図２における上面）と第２の主面（図２における下面）とを有する。
ｎ型の半導体基板２０の上面側の表層には、ｐ型の半導体層２４（ベース層）が形成されている。また、ｐ型の半導体層２４の表層には、ｎ＋型の半導体層２３（エミッタ層）が部分的に形成されている。ｎ＋型の半導体層２３の不純物濃度は、ｎ型の半導体基板２０の不純物濃度よりも高い。
また、ｎ型の半導体基板２０の上面から、ｎ＋型の半導体層２３とｐ型の半導体層２４とを貫通してｎ型の半導体基板２０の内部に達するトレンチ１３が複数形成されている。また、トレンチ１３の内壁には、ゲート絶縁膜１４が形成されている。さらに、ゲート絶縁膜１４によって囲まれるトレンチ１３内の領域に、ゲート電極１５が形成されている。
また、ゲート電極１５の上面を覆う層間絶縁膜１６が形成されている。そして、隣接する層間絶縁膜１６同士の間には、ｎ＋型の半導体層２３よりも深く、かつ、ｐ型の半導体層２４の内部に達するがトレンチ１３よりは浅いコンタクトトレンチ１７が複数形成されている。
また、コンタクトトレンチ１７の底部に接触して、ｐ＋型の半導体層２５（コンタクト層）が形成されている。ｐ＋型の半導体層２５の不純物濃度は、ｐ型の半導体層２４の不純物濃度よりも高い。ｐ＋型の半導体層２５（コンタクト層）の上面は、ｐ型の半導体層２４の内部に位置する。また、層間絶縁膜１６間には、エミッタ電極用コンタクトホール１９が形成されている。
また、コンタクトトレンチ１７の幅は、たとえば、５０ｎｍ以上である。また、コンタクトトレンチ１７の幅は、層間絶縁膜１６から露出するｎ型の半導体基板２０の上面とエミッタ電極１０とが接触するエミッタ電極用コンタクトホール１９の幅よりも狭い。
また、ｎ型の半導体基板２０の上面には、複数のセル領域３０が形成されている。それぞれのセル領域３０は、ｎ＋型の半導体層２３と、ｐ型の半導体層２４と、ゲート絶縁膜１４と、ゲート電極１５と、層間絶縁膜１６と、コンタクトトレンチ１７と、ｐ＋型の半導体層２５とを有する領域である。
また、複数のセル領域３０を覆って、エミッタ電極１０が形成されている。エミッタ電極１０は、ｎ＋型の半導体層２３、ｐ型の半導体層２４およびｐ＋型の半導体層２５に対し、コンタクトトレンチ１７を介する形で接続されている。ここで、ゲート電極１５は、層間絶縁膜１６によりエミッタ電極１０に対して絶縁されている。
また、ｎ型の半導体基板２０の下面には、ｎ＋型のバッファ層２１が形成されている。ｎ＋型のバッファ層２１の不純物濃度は、ｎ型の半導体基板２０の不純物濃度よりも高い。また、ｎ＋型のバッファ層２１の下面には、ｐ型のコレクタ層２２が形成されている。さらに、ｐ型のコレクタ層２２の下面には、コレクタ電極１１が形成されている。
次に、本実施の形態によって生じる効果について、比較例と比較しながら説明する。
図３は、発明者が知っている半導体装置の構成の例を概略的に示す断面図である。また、図４は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。また、図５は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。
図３に例が示されるように、図３における半導体装置は、ｎ型の半導体基板２０と、ｐ型の半導体層２４と、ｎ＋型の半導体層２３と、トレンチ１３と、ゲート絶縁膜１４と、ゲート電極１５と、層間絶縁膜１６と、ｐ型の半導体層２４の表層に部分的に形成されたｐ＋型の半導体層２５Ａと、エミッタ電極１０と、ｎ＋型のバッファ層２１と、ｐ型のコレクタ層２２と、コレクタ電極１１とを備えている。ｐ＋型の半導体層２５Ａの不純物濃度は、ｐ型の半導体層２４の不純物濃度よりも高い。
上記のように、図３における半導体装置には、コンタクトトレンチが形成されていない。
また、図４に例が示されるように、図４における半導体装置は、ｎ型の半導体基板２０と、ｐ型の半導体層２４と、ｎ＋型の半導体層２３と、トレンチ１３と、ゲート絶縁膜１４と、ゲート電極１５と、層間絶縁膜１６と、隣接する層間絶縁膜１６同士の間において、ｎ＋型の半導体層２３よりも深く、かつ、ｐ型の半導体層２４の内部に達するがトレンチ１３よりは浅く形成されたコンタクトトレンチ１７Ｂと、コンタクトトレンチ１７Ｂの底部に接触して形成された、ｐ＋型の半導体層２５Ｂと、層間絶縁膜１６およびコンタクトトレンチ１７Ｂを覆って形成されたエミッタ電極１０と、ｎ＋型のバッファ層２１と、ｐ型のコレクタ層２２と、コレクタ電極１１とを備えている。ｐ＋型の半導体層２５Ｂの上面は、ｐ型の半導体層２４の上面に位置する。また、ｐ＋型の半導体層２５Ｂの不純物濃度は、ｐ型の半導体層２４の不純物濃度よりも高い。
なお、コンタクトトレンチ１７Ｂは、コンタクトトレンチ１７よりも浅いものとする。
また、ｐ型の半導体層２４は、ｎ＋型の半導体層２３とｎ型の半導体基板２０とが繋がるｎチャネルが形成される領域である。
ｎ＋型の半導体層２３は、コンタクトトレンチ１７Ｂの有無およびコンタクトトレンチ１７Ｂの深さとは無関係に配置される。また、ｐ型の半導体層２４も、コンタクトトレンチ１７Ｂの有無およびコンタクトトレンチ１７Ｂの深さとは無関係に形成される。
また、図５に例が示されるように、図５における半導体装置は、ｎ型の半導体基板２０と、ｐ型の半導体層２４と、ｎ＋型の半導体層２３と、トレンチ１３と、ゲート絶縁膜１４と、ゲート電極１５と、層間絶縁膜１６と、コンタクトトレンチ１７と、ｐ＋型の半導体層２５と、エミッタ電極１０と、ｎ＋型のバッファ層２１と、ｐ型のコレクタ層２２と、コレクタ電極１１とを備えている。ｐ＋型の半導体層２５の上面は、ｐ型の半導体層２４の内部に位置する。
ここで、図１１は、図５におけるＸラインおよびＹラインに沿う濃度プロファイルを示す図である。図１１において、縦軸が不純物濃度［／ｃｍ３］を示し、横軸が深さ［μｍ］を示す。
図１１において実線で示されるように、Ｘラインに沿う濃度プロファイルでは、Ｘ１とＸ２とで、濃度勾配が異なっている。これは、Ｘ１の深さにｐ＋型の半導体層２５が形成され、Ｘ２の深さにｐ型の半導体層２４が形成されていることを示しており、ｐ＋型の半導体層２５とｐ型の半導体層２４との境界が濃度勾配の違いから明確となっている。
また、図１１において点線で示されるように、Ｙラインに沿う濃度プロファイルでは、Ｙ１とＹ２とで、濃度勾配が異なっている。これは、Ｙ１の深さにｎ＋型の半導体層２３が形成され、Ｙ２の深さにｐ型の半導体層２４が形成されていることを示しており、ｎ＋型の半導体層２３とｐ型の半導体層２４との境界が濃度勾配の違いから明確となっている。
図３、図４および図５を比較すると、ｐ＋型の半導体層２５（または、ｐ＋型の半導体層２５Ａ、ｐ＋型の半導体層２５Ｂ）がｎ＋型の半導体層２３に影響を与えていることがわかる。
具体的には、図３および図４に例が示されたように、ＩＧＢＴがラッチアップ動作に入ることを防ぐためのｐ＋型の半導体層２５Ａまたはｐ＋型の半導体層２５Ｂは、ｎ＋型の半導体層２３の下面の抵抗を下げる効果を担っている。その反面、ｐ＋型の半導体層２５Ａまたはｐ＋型の半導体層２５Ｂにおける不純物がｎ＋型の半導体層２３に干渉することから、ｎ＋型の半導体層２３の形成領域が安定しない。そうすると、チャネルの長さも安定しないことから、以下のような不具合を招くことがある。
ＩＧＢＴのオン状態においては、コレクタ電極１１に順バイアスが印加され、ゲート電極１５に順バイアスが印加されると、ゲート絶縁膜１４に接触しているｐ型の半導体層２４に反転層が生じてチャネルが形成される。そして、当該チャネルを介して、コレクタ電極１１からエミッタ電極１０へ通電が始まる。
チャネルの長さが安定しない場合は、ゲート電極１５へ低い順バイアスが印加された際の通電能力が悪化した状態、または、ゲート電極１５へ高い順バイアスが印加された際の通電能力が過多な状態に陥りやすい。そのため、オン電圧の悪化または短絡耐量の低下などを招く。
一方で、図５に例が示された半導体装置では、ｐ＋型の半導体層２５における不純物がｎ＋型の半導体層２３へ干渉することが抑制される。そのため、ゲート電極１５へ低い順バイアスが印加された際の通電能力が悪化した状態には陥りにくい。
また、後述のように、ゲート電極１５へ高い順バイアスが印加された際にも通電能力が抑えられることから、オン電圧を悪化させずに、短絡耐量の向上を図ることができる。
図６は、図３に例が示されたコンタクトトレンチが形成されていない半導体装置と、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置と、図５に例が示されたコンタクトトレンチ１７が形成された半導体装置とにおいて、コレクタ電流とゲート電圧との間の依存性を示す比較特性図である。図６において、縦軸はコレクタ電流（Ｉｃ）［Ａ］を示し、横軸はゲート電圧（ＶＧ）［Ｖ］を示す。
ここで、図３に例が示されたコンタクトトレンチが形成されていない半導体装置は、トレンチの深さを０μｍとし、図６においては太い実線で示す。
また、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置は、トレンチの深さを、ｎ＋型の半導体層２３の下面から０．５８μｍ、および、ｎ＋型の半導体層２３の下面から０．７μｍの２種類とし、図６においてはそれぞれ１点鎖線、２点鎖線で示す。
なお、ｎ＋型の半導体層２３の下面の深さは、ｎ＋型の半導体層２３のピーク濃度を示す深さとすることができる。
また、図５に例が示されたコンタクトトレンチ１７が形成された半導体装置は、トレンチの深さを、ｎ＋型の半導体層２３の下面から０．８０μｍ、および、ｎ＋型の半導体層２３の下面から０．９３μｍの２種類とし、図６においてはそれぞれ点線、細い実線で示す。
なお、図６は、図３、図４および図５のそれぞれの半導体装置（ＩＧＢＴ）において、定格電流１００［Ａ］相当のチップサイズとした場合の特性を比較する図である。また、接合部温度（ジャンクション温度、Ｔｊ）［ｄｅｇ］は、２５［ｄｅｇ］とする。
また、図６において、ゲート電圧（ＶＧ）は、ゲート電極１５への順バイアスを表し、コレクタ電流（Ｉｃ）は、コレクタ電極１１とエミッタ電極１０とにかけて通電するコレクタ電流を表す。
図６に例が示されるように、図３に例が示されたコンタクトトレンチが形成されていない半導体装置、および、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置と、図５に例が示されたコンタクトトレンチ１７が形成された半導体装置とを比較すると、ゲート電圧（ＶＧ）が１５［Ｖ］の場合のコレクタ電流（Ｉｃ）は、図３に例が示されたコンタクトトレンチが形成されていない半導体装置に比べて、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置、および、図５に例が示されたコンタクトトレンチ１７が形成された半導体装置でそれぞれ低くなっている。
すなわち、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置および図５に例が示されたコンタクトトレンチ１７が形成された半導体装置によれば、短絡時に発生する単位時間当たりの発熱量を減少させることができる。そのため、短絡時の非破壊時間（すなわち、破壊が生じるまでにかかる時間）を延ばすことができ、短絡耐量が増加する。
ここで、一般に、しきい値電圧を上昇させる方法によって飽和電流を抑制すると、スイッチング損失の増加を招く場合がある。
トレンチゲート構造を有するＩＧＢＴは、ｎ＋型のエミッタ層（ｎ＋型の半導体層２３）の直下に意図しない寄生抵抗が存在している。ＩＧＢＴが通電している場合に、電流はコレクタ電極からエミッタ電極へ流れているが、ｎ＋型のエミッタ層の直下を通じても電流が流れることになる。
その際に、寄生抵抗を介して電流が流れることで、ｎ＋型のエミッタ層の両端（たとえば、図５のｎ＋型の半導体層２３の下面における、トレンチ１３側およびコンタクトトレンチ１７側）に電位差が生じる。
この電位差が、ｎ＋型のエミッタ層（ｎ＋型の半導体層２３）とｐ型のベース層（ｐ型の半導体層２４）との間のビルトインポテンシャルを超えると、ＩＧＢＴがラッチアップ動作に入り、半導体装置の破壊に至る場合がある。
これを解決するために、従来は、ｐ型のベース層（ｐ型の半導体層２４）の不純物濃度を高めるなどによってしきい値電圧を上昇させる手法が用いられてきた。そうすることによって、ラッチアップ動作は抑制される。
しかしながら、当該手法によってしきい値電圧を上昇させると、スイッチング損失の増加を招く場合があった。
これに対して、図６におけるコレクタ電流（Ｉｃ）が定格電流の１００［Ａ］である場合を参照すると、図５に例が示されたコンタクトトレンチ１７が形成された半導体装置のゲート電圧（ＶＧ）が、図３に例が示されたコンタクトトレンチが形成されていない半導体装置のゲート電圧（ＶＧ）、および、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置のゲート電圧（ＶＧ）以下となっていることを確認することができる。
すなわち、図５に例が示された構成によれば、コレクタ電流（Ｉｃ）が定格電流の１００［Ａ］である場合に必要なゲート電圧（ＶＧ）は小さくなるため、半導体装置をオン状態としやすくなり、ターンオン損失（すなわち、スイッチング損失）を減少させることができる。
図７は、図３に例が示されたコンタクトトレンチが形成されていない半導体装置（ＩＧＢＴ）、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置（ＩＧＢＴ）、および、図５に例が示されたコンタクトトレンチ１７が形成された半導体装置（ＩＧＢＴ）それぞれにおける、定格電流でのｎ＋型の半導体層２３の下面からのコンタクトトレンチの深さとターンオン損失比率との相関図である。図７において、縦軸はターンオン損失比率を示し、横軸はトレンチ深さ［μｍ］を示す。
ここで、図３に例が示されたコンタクトトレンチが形成されていない半導体装置は、トレンチの深さを０μｍとし、図７においては黒塗りの丸印で示す。
また、図４に例が示された浅いコンタクトトレンチ１７Ｂが形成された半導体装置は、トレンチの深さを、ｎ＋型の半導体層２３の下面から０．５８μｍ、および、ｎ＋型の半導体層２３の下面から０．７μｍの２種類とし、図７においてはそれぞれ黒塗りの四角印、黒塗りの三角印で示す。
また、図５に例が示されたコンタクトトレンチ１７が形成された半導体装置は、トレンチの深さを、ｎ＋型の半導体層２３の下面から０．８０μｍ、および、ｎ＋型の半導体層２３の下面から０．９３μｍの２種類とし、図７においてはそれぞれ白抜きの丸印、白抜きの四角印で示す。

図７に例が示されるように、図３に例が示されたコンタクトトレンチが形成されていない半導体装置のターンオン損失（すなわち、スイッチング損失）を１とする場合、トレンチ深さが０．８μｍ以上である図５に例が示されたコンタクトトレンチ１７が形成された半導体装置では、ターンオン損失（すなわち、スイッチング損失）が減少する傾向があることを確認することができる。
すなわち、図６においても説明されたように、図５に例が示された構成によれば、飽和電流を抑制して短絡耐量を向上させつつ、ターンオン損失（すなわち、スイッチング損失）を減少させることができる。
＜第２の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図８は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図８は、図１におけるＡ－Ａ’断面における断面図に対応する。
図８に例が示されるように、図８における半導体装置は、ｎ型の半導体基板２０と、ｐ型の半導体層２４と、ｎ＋型の半導体層２３と、トレンチ１３と、ゲート絶縁膜１４と、ゲート電極１５と、層間絶縁膜１６と、コンタクトトレンチ１７と、ｐ＋型の半導体層２５と、エミッタ電極１０と、ｎ＋型のバッファ層２１と、ｐ型のコレクタ層２２と、コレクタ電極１１と、ｐ型の半導体層２４の下面に接触して形成されるｎ＋型の半導体層２６（キャリア蓄積層）とを備えている。ｎ＋型の半導体層２６の不純物濃度は、ｎ型の半導体基板２０の不純物濃度よりも高い。
図８に例が示された半導体装置によれば、通電時にｐ型のコレクタ層２２から供給されるホールがｎ＋型の半導体層２６（キャリア蓄積層）に蓄積される。そのため、伝導率を下げてオン抵抗を低減することができる。
図９は、本実施の形態に関する半導体装置の他の構成の例を概略的に示す断面図である。図９は、図１におけるＡ－Ａ’断面における断面図に対応する。
図９に例が示されるように、図９における半導体装置は、ｎ型の半導体基板２０の表層において、セル領域３０と、間引きセル領域３１とが、トレンチ１３を挟んで交互に形成されている。その他には、図９における半導体装置は、エミッタ電極１０と、ｎ＋型のバッファ層２１と、ｐ型のコレクタ層２２と、コレクタ電極１１とを備えている。
セル領域３０においては、ｎ＋型の半導体層２３と、ｐ型の半導体層２４と、ゲート絶縁膜１４と、ゲート電極１５と、層間絶縁膜１６と、コンタクトトレンチ１７と、ｐ＋型の半導体層２５とが形成されている。
一方で、間引きセル領域３１においては、ｎ型の半導体基板２０の表層においてｐ型の半導体層２７（キャリア蓄積層）が形成されている。なお、間引きセル領域３１においては、コンタクトトレンチ１７は形成されない。
図９に例が示された半導体装置では、トレンチ１３の数が、コンタクトトレンチ１７の数よりも多い。
図９に例が示された半導体装置によれば、通電時にｐ型のコレクタ層２２から供給されるホールがｐ型の半導体層２７（キャリア蓄積層）に蓄積される。そのため、伝導率を下げてオン抵抗を低減することができる。
図１０は、本実施の形態に関する半導体装置の他の構成の例を概略的に示す断面図である。図１０は、図１におけるＡ－Ａ’断面における断面図に対応する。
図１０に例が示されるように、図１０における半導体装置は、ｎ型の半導体基板２０の表層において、セル領域３０と、間引きセル領域３１Ａとが、トレンチ１３を挟んで交互に形成されている。ただし、図１０における間引きセル領域３１Ａは、トレンチ１３間の領域を２つ分に跨って形成されている。その他には、図１０における半導体装置は、エミッタ電極１０と、ｎ＋型のバッファ層２１と、ｐ型のコレクタ層２２と、コレクタ電極１１とを備えている。
セル領域３０においては、ｎ＋型の半導体層２３と、ｐ型の半導体層２４と、ゲート絶縁膜１４と、ゲート電極１５と、ゲート電極１５の上面を覆う層間絶縁膜１６Ａと、コンタクトトレンチ１７と、ｐ＋型の半導体層２５とが形成されている。
一方で、間引きセル領域３１Ａにおいては、ｎ＋型の半導体層２３と、ｐ型の半導体層２４と、ゲート電極１５の上面、ｎ＋型の半導体層２３の上面およびｐ型の半導体層２４の上面を覆う層間絶縁膜１６Ａとが形成されているが、ｐ＋型の半導体層２５およびコンタクトトレンチ１７は形成されない。
図１０に例が示された半導体装置では、トレンチ１３の数が、コンタクトトレンチ１７の数よりも多い。
図１０に例が示された半導体装置によれば、通電時にｐ型のコレクタ層２２から供給されるホールがエミッタ電極用コンタクトホール１９が設けられていない箇所、すなわち、間引きセル領域３１Ａに蓄積される。そのため、伝導率を下げてオン抵抗を低減することができる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、第１の導電型（ｎ型）の第１の半導体層と、第２の導電型（ｐ型）の第２の半導体層と、第１の導電型の第３の半導体層と、少なくとも１つの第１のトレンチと、ゲート絶縁膜１４と、ゲート電極１５と、層間絶縁膜１６（または層間絶縁膜１６Ａ）と、少なくとも１つの第２のトレンチと、第２の導電型の第４の半導体層と、電極層とを備える。ここで、第１の半導体層は、たとえば、ｎ型の半導体基板２０に対応するものである。また、第２の半導体層は、たとえば、ｐ型の半導体層２４に対応するものである。また、第３の半導体層は、たとえば、ｎ＋型の半導体層２３に対応するものである。また、第１のトレンチは、たとえば、トレンチ１３に対応するものである。また、第２のトレンチは、たとえば、コンタクトトレンチ１７およびコンタクトトレンチ１７Ｂのうちのいずれか１つに対応するものである。また、第４の半導体層は、たとえば、ｐ＋型の半導体層２５および半ｐ＋型の半導体層２５Ｂのうちのいずれかに対応するものである。また、電極層は、たとえば、エミッタ電極１０に対応するものである。ｐ型の半導体層２４は、ｎ型の半導体基板２０の表層に形成される。ｎ＋型の半導体層２３は、ｐ型の半導体層２４の表層に形成される。トレンチ１３は、ｎ型の半導体基板２０の上面から、ｐ型の半導体層２４およびｎ＋型の半導体層２３を貫通してｎ型の半導体基板２０の内部にまで達して形成される。ゲート絶縁膜１４は、トレンチ１３の内壁に形成される。ゲート電極１５は、トレンチ１３におけるゲート絶縁膜１４の内側に形成される。層間絶縁膜１６は、ゲート電極１５を覆って形成される。コンタクトトレンチ１７Ｂは、層間絶縁膜１６から露出するｎ型の半導体基板２０の上面から、ｎ＋型の半導体層２３を貫通してｐ型の半導体層２４の内部にまで達して形成される。ｐ＋型の半導体層２５Ｂは、コンタクトトレンチ１７Ｂの底部に接触して形成される。エミッタ電極１０は、層間絶縁膜１６およびコンタクトトレンチ１７Ｂを覆って形成される。
このような構成によれば、飽和電流の抑制、すなわち、短絡時に発生する単位時間当たりの発熱量を減少させることによって、短絡耐量を向上させることができる。具体的には、コンタクトトレンチ１７Ｂをｎ＋型の半導体層２３よりも深く形成することによって、ｎ＋型の半導体層２３の直下に流れる電流を抑制するとともに、ｎ＋型の半導体層２３とｐ型の半導体層２４との間のビルトインポテンシャルを抑制することができる。それによって、ラッチアップ耐量の向上を果たすことができる。また、ｐ＋型の半導体層２５Ｂをコンタクトトレンチ１７Ｂの底部に形成することによって、しきい値電圧の過度な上昇を抑えることができる。
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、ｐ＋型の半導体層２５の上面は、ｐ型の半導体層２４の内部に位置する。このような構成によれば、半導体装置をオン状態としやすくなり、ターンオン損失（すなわち、スイッチング損失）を減少させることができる。
また、以上に記載された実施の形態によれば、コンタクトトレンチ１７の底部が、ｎ＋型の半導体層２３の下面よりも０．８μｍ以上深く位置する。このような構成によれば、半導体装置をオン状態としやすくなり、ターンオン損失（すなわち、スイッチング損失）を減少させることができる。
また、以上に記載された実施の形態によれば、コンタクトトレンチ１７の幅が、層間絶縁膜１６から露出するｎ型の半導体基板２０の上面とエミッタ電極１０とが接触するコンタクトホールの幅よりも狭い。ここで、コンタクトホールは、たとえば、エミッタ電極用コンタクトホール１９に対応するものである。このような構成によれば、チャネルに与えるｐ＋型の半導体層２５またはｐ＋型の半導体層２５Ｂの影響を抑制することができるため、しきい値電圧の不要な上昇を抑えることができる。
また、以上に記載された実施の形態によれば、コンタクトトレンチ１７の幅は、５０ｎｍ以上である。このような構成によれば、ｐ＋型の半導体層２４の形成箇所を安定させることができるため、チャネルが形成される長さを安定させることができる。よって、確実に、ｎ＋型の半導体層２３とｐ型の半導体層２４との間のビルトインポテンシャルを抑制することができる。
また、以上に記載された実施の形態によれば、半導体装置は、ｐ型の半導体層２４の下面に接触して形成される、第１の導電型（ｎ型）の第５の半導体層を備える。ここで、第５の半導体層は、たとえば、ｎ＋型の半導体層２６に対応するものである。このような構成によれば、半導体装置の通電時にｐ型のコレクタ層２２から供給されるホールを、ｎ＋型の半導体層２６に蓄積することができるため、伝導率を下げてオン抵抗を低減することができる。
また、以上に記載された実施の形態によれば、半導体装置は、複数のトレンチ１３と、複数のコンタクトトレンチ１７とを備える。そして、トレンチ１３の数が、コンタクトトレンチ１７の数よりも多い。このような構成によれば、半導体装置の通電時にｐ型のコレクタ層２２から供給されるホールがエミッタ電極用コンタクトホール１９が設けられていない箇所に蓄積される。そのため、伝導率を下げてオン抵抗を低減することができる。
また、以上に記載された実施の形態によれば、２つのトレンチ１３に挟まれる領域であり、かつ、ｐ型の半導体層２４と、ｎ＋型の半導体層２３と、ｐ＋型の半導体層２５と、コンタクトトレンチ１７とが形成される領域を第１のセル領域とし、２つのトレンチ１３に挟まれる領域であり、かつ、ｎ型の半導体基板２０の表層に形成される第２の導電型（ｐ型）の第６の半導体層が形成される領域を第２のセル領域とする。ここで、第１のセル領域は、たとえば、セル領域３０に対応するものである。また、第６の半導体層は、たとえば、ｐ型の半導体層２７に対応するものである。また、第２のセル領域は、たとえば、間引きセル領域３１に対応するものである。そして、セル領域３０と間引きセル領域３１とは、ｎ型の半導体基板２０の表層においてそれぞれ配列される。このような構成によれば、半導体装置の通電時にｐ型のコレクタ層２２から供給されるホールをｐ型の半導体層２７に蓄積することによって、伝導率を下げてオン抵抗を低減することができる。
また、以上に記載された実施の形態によれば、セル領域３０と間引きセル領域３１とは、交互に配列される。このような構成によれば、半導体装置の通電時にｐ型のコレクタ層２２から供給されるホールをｐ型の半導体層２７に蓄積することによって、伝導率を下げてオン抵抗を低減することができる。
また、以上に記載された実施の形態によれば、２つのトレンチ１３に挟まれる領域であり、かつ、ｐ型の半導体層２４と、ｎ＋型の半導体層２３と、ｐ＋型の半導体層２５と、コンタクトトレンチ１７とが形成される領域をセル領域３０とし、２つのトレンチ１３に挟まれる領域であり、ｐ型の半導体層２４と、ｎ＋型の半導体層２３とが形成され、かつ、ｐ＋型の半導体層２５と、コンタクトトレンチ１７とが形成されない領域を第２のセル領域とする。ここで、第２のセル領域は、たとえば、間引きセル領域３１Ａに対応するものである。セル領域３０と間引きセル領域３１Ａとは、ｎ型の半導体基板２０の表層においてそれぞれ配列される。このような構成によれば、半導体装置の通電時にｐ型のコレクタ層２２から供給されるホールがエミッタ電極用コンタクトホール１９が設けられていない箇所、すなわち、間引きセル領域３１Ａに蓄積される。そのため、伝導率を下げてオン抵抗を低減することができる。
また、以上に記載された実施の形態によれば、セル領域３０は、間引きセル領域３１Ａに対して２つおきに配列される。このような構成によれば、半導体装置の通電時にｐ型のコレクタ層２２から供給されるホールがエミッタ電極用コンタクトホール１９が設けられていない箇所、すなわち、間引きセル領域３１Ａに蓄積される。そのため、伝導率を下げてオン抵抗を低減することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
また、以上に記載された実施の形態では、半導体装置の例としてＩＧＢＴが説明されたが、半導体装置の例が金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）である場合も想定することができるものとする。
１０ エミッタ電極、１１ コレクタ電極、１３ トレンチ、１４ ゲート絶縁膜、１５ ゲート電極、１６，１６Ａ 層間絶縁膜、１７，１７Ｂ コンタクトトレンチ、１８ ゲートパッド、１９ エミッタ電極用コンタクトホール、２０ ｎ型の半導体基板、２１ ｎ＋型のバッファ層、２２ ｐ型のコレクタ層、２３，２６ ｎ＋型の半導体層、２４，２７ ｐ型の半導体層、２５，２５Ａ，２５Ｂ ｐ＋型の半導体層、３０ セル領域、３１，３１Ａ 間引きセル領域。

Claims (7)

  1. 第１の導電型の第１の半導体層と、
    前記第１の半導体層の表層に形成される、第２の導電型の第２の半導体層と、
    前記第２の半導体層の表層に形成される、第１の導電型の第３の半導体層と、
    前記第１の半導体層の上面から、前記第２の半導体層および前記第３の半導体層を貫通して前記第１の半導体層の内部にまで達して形成される、少なくとも１つの第１のトレンチと、
    前記第１のトレンチの内壁に形成されるゲート絶縁膜と、
    前記第１のトレンチにおける前記ゲート絶縁膜の内側に形成されるゲート電極と、
    前記ゲート電極を覆って形成される層間絶縁膜と、
    前記層間絶縁膜から露出する前記第１の半導体層の上面から、前記第３の半導体層を貫通して前記第２の半導体層の内部にまで達して形成される、少なくとも１つの第２のトレンチと、
    前記第２のトレンチの底部に接触して形成される、第２の導電型の第４の半導体層と、
    前記層間絶縁膜および前記第２のトレンチを覆って形成される電極層とを備え、
    複数の前記第１のトレンチと、
    複数の前記第２のトレンチとを備え、
    前記第１のトレンチの数が、前記第２のトレンチの数よりも多く、
    ２つの前記第１のトレンチに挟まれる領域であり、かつ、前記第２の半導体層と、前記第３の半導体層と、前記第４の半導体層と、前記第２のトレンチとが形成される領域を第１のセル領域とし、
    ２つの前記第１のトレンチに挟まれる領域であり、前記第２の半導体層と、前記第３の半導体層とが形成され、かつ、前記第４の半導体層と、前記第２のトレンチとが形成されない領域を第２のセル領域とし、
    前記第１のセル領域と前記第２のセル領域とは、前記第１の半導体層の表層においてそれぞれ配列される、
    半導体装置。
  2. 前記第４の半導体層の上面は、前記第２の半導体層の内部に位置する、
    請求項１に記載の半導体装置。
  3. 前記第２のトレンチの底部が、前記第３の半導体層の下面よりも０．８μｍ以上深く位置する、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第２のトレンチの幅が、前記層間絶縁膜から露出する前記第１の半導体層の上面と前記電極層とが接触するコンタクトホールの幅よりも狭い、
    請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 前記第２のトレンチの幅は、５０ｎｍ以上である、
    請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 前記第２の半導体層の下面に接触して形成される、第１の導電型の第５の半導体層をさらに備える、
    請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
  7. 前記第１のセル領域は、前記第２のセル領域に対して２つおきに配列される、
    請求項１に記載の半導体装置。
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