JP6026802B2 - 半導体装置の作製方法 - Google Patents

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Description

本明細書で開示する発明は、半導体装置及び半導体装置の作製方法に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置のような電子デバイスに広く応用されている。また、トランジスタに適用可能な半導体薄膜として、酸化物半導体等のワイドギャップ半導体を用いる技術が注目されている。
例えば、特許文献１では、Ｉｎ―Ｇａ―Ｚｎ系酸化物で構成される酸化物半導体が、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている。
特開２００４−１０３９５７号公報
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
しかし、トランジスタを微細化すると、短チャネル効果の問題が生じる。短チャネル効果とは、トランジスタの微細化に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまで及ぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値）の増大、漏れ電流の増大等があげられる。
特に、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタのようにドーピングによるしきい値制御を適用することが難しいため、短チャネル効果が現れやすい傾向にある。
そこで、開示する発明は、微細化を実現し、安定した電気的特性を付与する半導体装置を提供することを目的の一とする。また、上記半導体装置を作製する方法を提供することを目的の一とする。
上記課題を解決するために、酸化物絶縁層にトレンチを形成し、該トレンチに接して酸化物半導体膜のチャネル形成領域を設けることで、チャネル形成領域を深さ方向（基板垂直方向）に延長させる。これによって、トランジスタの微細化を実現しつつ、実効的なチャネル長を延長させることができる。
上記酸化物半導体膜のチャネル長方向の断面形状はトレンチの断面形状に沿った形状となっている。そのため、トレンチの深さが深くなればなるほどトランジスタのチャネル長が長くなる構造である。したがって、ソース電極とドレイン電極との距離を狭くしても、トレンチの深さを適宜設定することによって酸化物半導体膜のチャネル長を延長することができ、短チャネル効果を抑制できる。
また、トレンチの下端コーナ部は曲面を含む構造とする。トレンチの下端コーナ部は酸化物半導体膜を成膜しにくく、下端コーナ部において酸化物半導体膜が段切れを起こす場合がある。したがって、トレンチの下端コーナ部に曲面を形成することで、酸化物半導体膜の段切れを抑制し、安定した電気的特性を付与することができる。
また、トレンチの側部は酸化物絶縁層上面と略垂直な側面を有する。したがって、トレンチに沿って形成される酸化物半導体膜のチャネル長を長くして、短チャネル効果を抑制するとともに、トランジスタを微細化することができる。
なお、本明細書中において、トレンチの側部とはトレンチにおいて酸化物絶縁層上面と略垂直で、対向する２つの側面を含む部分のことを指し、トレンチの側面の幅とはトレンチの側面の一方から対向する他方のトレンチの側面に向かって、酸化物絶縁層上面と平行な方向における最短の距離のことである。トレンチの底部とは、対向する２つの側部の間にあり、トレンチの深さが最も深い部分を含む箇所のことを指す。
トレンチの側部と底部が交わる領域をトレンチの下端コーナ部とし、トレンチの側部と酸化物絶縁層上面が交わる領域をトレンチの上端コーナ部とする。また、トレンチの上端の幅とは、チャネル長方向の断面において、酸化物絶縁層上面とトレンチの一方の側面が交わる点と、酸化物絶縁層上面とトレンチの対向する他方の側面が交わる点を結んだ長さ、または酸化物絶縁層上面とトレンチの側面の一方の延長線が交わる点と酸化物絶縁層上面とトレンチの対向する他方の側面の延長線が交わる点を結んだ長さのことを言う。
したがって、本発明の一態様は、トレンチが設けられた酸化物絶縁層と、酸化物絶縁層のトレンチの底部、下端コーナ部、及び側部に接する酸化物半導体膜と、酸化物半導体膜と電気的に接続するソース電極及びドレイン電極と、酸化物半導体膜上のゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、トレンチの側部は酸化物絶縁層上面と略垂直な側面を含み、上端の幅は側面の幅の１倍以上１．５倍以下であり、底部または底部と側部が交わる下端コーナ部は曲面を含む半導体装置である。
本発明の一態様の半導体装置は、酸化物半導体膜を酸化物絶縁層に設けられたトレンチに接して形成することで、酸化物半導体膜のチャネル長方向の断面形状がトレンチの断面形状に沿った形状となっており、トレンチの深さが深くなればなるほどトランジスタのチャネル長が長くなる構成である。したがって、ソース電極とドレイン電極の距離を狭くしても、酸化物半導体膜のチャネル長を確保することができ、短チャネル効果を抑制することができる。また、酸化物絶縁層に接して酸化物半導体膜が設けられるため、酸化物絶縁層から酸化物半導体膜に酸素を供給することができ、酸化物半導体膜中の酸素欠陥を低減することができる。
また、トレンチの側部が酸化物絶縁層上面に対して略垂直な側面を有するため、トレンチの上端の幅がトレンチの側面の幅に比べて広がらないため、微細なトランジスタを形成することができる。なお、ここで、略垂直とは８０度から１００度である。
また、トレンチの下端コーナ部に曲面を含むため、酸化物半導体膜がトレンチの下端コーナ部において段切れを起こすことがなく、安定した電気的特性を付与することができる。また、トレンチの上端の幅が、トレンチの側面の幅の１倍以上１．５倍以下となっているため、微細化を実現することができる。
また、上記トレンチの下端コーナ部が含む曲面は曲率半径が２０ｎｍ以上７０ｎｍ以下であることが好ましい。下端コーナ部が緩やかな傾斜であると、酸化物半導体膜が下端コーナ部において段切れを起こすことがなく、安定した電気的特性を得ることができる。また、トレンチの上端コーナ部にも曲面を有していてもよい。トレンチの上端コーナ部にも曲面を有することで、酸化物半導体膜の被覆性が向上し、電気的に安定した半導体装置を提供することができる。
さらに、上記トレンチの側面の幅を０．２μｍ以上０．３μｍ以下と微少な幅にすることによって、該トレンチを設けてもトランジスタの微細化を実現することが可能である。
また、本発明の一態様は、酸化物絶縁層を形成し、酸化物絶縁層に、バイアス電圧を印加する第１のプラズマエッチング処理を施すことで酸化物絶縁層上面に対して略垂直な側面を有する凹部を形成し、凹部に第１のプラズマエッチング処理よりも低いバイアス電圧を印加する第２のプラズマエッチング処理を施すことで下端コーナ部に曲面を有するトレンチを形成し、酸化物絶縁層のトレンチの底部、下端コーナ部、及び側部に接する酸化物半導体膜を形成し、酸化物半導体膜と電気的に接続するソース電極及びドレイン電極を形成し、酸化物半導体膜上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。
また、本発明の一態様は、酸化物絶縁層を形成し、酸化物絶縁層に、バイアス電圧を印加する第１のプラズマエッチング処理を施すことで酸化物絶縁層上面に対して略垂直な側面を有する凹部を形成し、凹部に第１のプラズマエッチング処理よりも低いバイアス電圧を印加する第２のプラズマエッチング処理と、希ガス雰囲気による第３のプラズマエッチング処理と、を施すことで下端及び上端コーナ部に曲面を有するトレンチを形成し、酸化物絶縁層のトレンチの底部、下端コーナ部、及び側部に接する酸化物半導体膜を形成し、酸化物半導体膜と電気的に接続するソース電極及びドレイン電極を形成し、酸化物半導体膜上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。
また、本発明の一態様の半導体装置の作製方法において、第２のプラズマエッチング処理において印加するバイアス電圧の電力密度は０Ｗ／ｃｍ２以上０．０３Ｗ／ｃｍ２以下とすることが好ましい。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
本発明の一態様を用いることによって、微細化を実現し、安定した電気特性を付与する半導体装置を提供できる。また、該半導体装置を容易に作製する方法を提供できる。
本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の作製方法を示す図。 本発明の一態様の半導体装置の作製方法を示す図。 本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置を示す断面図、平面図、及び回路図。 本発明の一態様の半導体装置を示す回路図及び斜視図。 本発明の一態様の半導体装置を示す断面図及び平面図。 本発明の一態様の半導体装置を示す回路図。 本発明の一態様の半導体装置の一例を示すブロック図。 本発明の一態様の半導体装置の一例を示すブロック図。 本発明の一態様の半導体装置の一例を示すブロック図。 実施例１に示す比較例試料の断面ＴＥＭ像を示す図。 実施例１に示す実施例試料の断面ＴＥＭ像を示す図。 実施例２に示す実施例試料の断面ＴＥＭ像を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
また、ソースやドレインの機能は異なる極性のトランジスタを採用する場合や、回路動作において、電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は入れ替えて用いることが出来るものとする。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の基本的な構成及び作製方法について図面を用いて説明する。図１に本発明の一態様の半導体装置を示す。図１（Ａ）は本発明の一態様の半導体装置の上面図を示しており、図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２における断面図である。
図１に示すトランジスタ１６２は、トレンチ１３１が設けられた酸化物絶縁層１３０と、酸化物半導体膜１４４、ゲート絶縁層１４６、ソース電極またはドレイン電極として機能する導電層１４２ａ、導電層１４２ｂ、ゲート電極１４８を有する。図示しないが、トランジスタ１６２は基板上に設けられている。
トレンチ１３１は、下端コーナ部に曲面を含む。さらに、トレンチ１３１の下端コーナ部が含む曲面の曲率半径は２０ｎｍ以上７０ｎｍ以下が好ましく、より好ましくは２０ｎｍ以上３０ｎｍ以下であるとよい。トレンチ１３１の下端コーナ部に曲面が形成されることで、酸化物絶縁層１３０上に設けられる酸化物半導体膜１４４がトレンチ１３１の下端コーナ部において段切れを起こすことがなく、トランジスタ１６２は安定した電気的特性を得ることができる。
また、トレンチ１３１の側部は酸化物絶縁層上面に対して略垂直な側面を有している。なお、本明細書中において、略垂直とは８０度以上１００度以下のことを指す。さらに、トレンチの上端の幅（図１（Ｂ）に示すＬ２）は、トレンチの側面の幅（図１（Ｂ）に示すＬ１）の１倍以上１．５倍以下であることが好ましい。トレンチの側面が酸化物絶縁層上面に対して略垂直であるため、トレンチの深さ（図１（Ｂ）に示すｄ）を深くしても、トレンチの側面とトレンチの上端の幅がほぼ等しく、トレンチの上端の幅がトレンチの側面の幅に対して広がりをもたない。トレンチの上端の幅がトレンチの側面に対して広がらないため、微細化を実現することができる。
図２及び図３にトランジスタ１６２の作製方法の一例を示す。
まず、基板上に酸化物絶縁層１３０を形成する。
使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板、また、これらの基板上に半導体素子が設けられたもの、例えば、ＭＯＳＦＥＴ構造のトランジスタを含む駆動回路が形成された半導体基板、容量が形成された半導体基板などを用いることができる。
酸化物絶縁層１３０は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。なお、酸化物絶縁層１３０を、スパッタリング法を用いて形成すると、水素等の不純物が十分に低減された酸化物絶縁層を形成することができる。
酸化物絶縁層１３０としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどを用いることが好ましい。また、これらの化合物を、単層構造または２層以上の積層構造で形成して用いることができる。積層構造とする際、例えば、基板と接する酸化物絶縁層にＣＶＤ法によって形成した酸化シリコン膜を用い、酸化物半導体膜１４４と接する酸化物絶縁層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物半導体膜１４４と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体膜１４４に水素の拡散を抑制する他に、酸化物半導体膜１４４の酸素欠陥に酸化物絶縁層１３０から酸素が供給されるため、トランジスタの電気特性が良好になる。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例として、少なくとも酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
酸化物絶縁層１３０は、酸化物半導体膜１４４と接するため、膜中（バルク中）に少なくとも化学量論的組成を越える量の酸素が存在することが好ましい。例えば、酸化物絶縁層１３０として、酸化シリコン膜を用いる場合には、ＳｉＯ（２＋α）（ただし、α＞０）とする。
そして酸化物絶縁層に複数のトレンチ１３１（溝とも呼ぶ）を形成し、トレンチ１３１を有する酸化物絶縁層１３０を形成する。トレンチ１３１はフォトリソグラフィ法を用いたドライエッチング法を用いて作製することができる。
例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチングを用いることができる。また、エッチングガスとしては、三フッ化メタン、（ＣＨＦ３）、四フッ化炭素（ＣＦ４）、水素、ヘリウム、またはアルゴンなどの希ガスを適宜混合して用いることができる。
本実施の形態では、ＩＣＰエッチング装置を用いて絶縁層に凹部を形成する第１のプラズマエッチング処理と、該凹部に曲面を形成して下端コーナ部に曲面を有するトレンチ１３１を形成する第２のプラズマエッチング処理との２回のプラズマエッチング処理を行うことで、図１（Ｂ）に示すような、下端コーナ部に曲面を有するトレンチを形成する。
まず、酸化物絶縁層１３０の上面に選択的にレジストマスク１５１を形成し、該レジストマスクを用いて酸化物絶縁層１３０に第１のプラズマエッチング処理を施し、凹部を形成する（図２（Ａ）参照）。
第１のプラズマエッチング処理は、ＩＣＰエッチング装置内にエッチングガスを封入し、装置内に高周波電圧とバイアス電圧を印加することで行う。第１のプラズマエッチング処理において印加する電圧としては、例えば、電源電力４７５Ｗ、バイアス電力３００Ｗとする。
また、第１のプラズマエッチング処理に用いるエッチングガスとしては、例えば塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、またはこれらのガスを適宜混合したガスなどを用いることができる。
エッチングガスに高電圧をかけることでプラズマが発生し、このプラズマの中で得られるイオン、ラジカルといった化学的に活性な励起種が酸化物絶縁層１３０と反応する。該反応によって、酸化物絶縁層が削られて凹部を形成する。また、第１のプラズマエッチング処理においては、帯電しているイオンがバイアス電圧によって基板側に引き寄せられることで、方向性を有する異方性のエッチング処理を行うことができる。
続いて、第１のプラズマエッチング処理によって形成された凹部に第２のプラズマエッチング処理を行うことで、凹部の下端コーナ部に曲面を形成する（図２（Ｂ）参照）。第２のプラズマエッチング処理では、第１のプラズマエッチング処理よりも低いバイアス電圧を印加する。第１のプラズマエッチング処理よりも低いバイアス電圧を印加することで、エッチング装置内に発生したイオンとラジカルが基板側に強く引き寄せられることがなく、等方性のエッチング処理を行うことができる。したがって、第１のプラズマエッチング処理によって形成された凹部の下端コーナ部が、等方的に削られることによって曲面を形成することができる。
第２のプラズマエッチング処理において印加するバイアス電圧は、酸化物絶縁層にかかる電力密度が０．０３Ｗ／ｃｍ２以下、さらに好ましくは、０．００９Ｗ／ｃｍ２以下とすることがよい。または、第２のプラズマエッチング処理においてはバイアス電圧を印加しなくてもよい。第２のプラズマエッチング処理において、高いバイアス電圧、例えば、電力密度が０．８Ｗ／ｃｍ２となる電圧を印加すると、第１のプラズマエッチング処理と同様に、異方性のエッチングとなるため、第１のプラズマエッチング処理後と同様に下端コーナ部に曲面を含まない形状となる。したがって、下端コーナ部において、後に形成する酸化物半導体膜が段切れを起こす場合がある。
上記の方法を用いて形成したトレンチ１３１は、側部に酸化物絶縁層上面に対して略垂直な側面を有する。そのため、トレンチの側面の幅に対してトレンチの上端の幅が広がりにくく、トランジスタの微細化を実現できる。トレンチの上端の幅は、トレンチの側面の幅に対して１倍以上１．５倍以下となることが好ましい。
本実施の形態では、バイアス電圧を印加する第１のプラズマエッチング処理と、第１のプラズマエッチング処理よりも低いバイアス電圧を印加するか、またはバイアス電圧を印加しない第２のプラズマエッチング処理とを組み合わせることで、下端コーナ部に曲面を有するトレンチを形成する。
ここで作製したトレンチ１３１は、下端コーナ部に曲面を含み、該曲面の曲率半径は２０ｎｍ以上７０ｎｍ以下（好ましくは２０ｎｍ以上３０ｎｍ以下）である。また、トレンチ１３１の側部は酸化物絶縁層１３０の上面に対し、略垂直な側面を有し、トレンチ１３１の上端の幅はトレンチ１３１の側面の幅の１倍以上１．５倍以下である。したがって、短チャネル効果を抑制しつつ、微細化を実現するトランジスタを作製することができる。
次に、Ｏ２アッシング等によってレジストマスク１５１を除去した後、トレンチ１３１を覆うように酸化物半導体膜１４４を形成する（図２（Ｃ）参照）。
酸化物半導体膜１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、ジルコニウム（Ｚｒ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ―Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
なお、酸化物半導体膜１４４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜１４４は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜１４４は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜することができる。
酸化物半導体膜１４４は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜１４４の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜１４４の不純物濃度は低くなる。また、酸化物半導体膜１４４中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣが形成されやすくなる。
さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）、酸素の純度を８Ｎ（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）とすることが好ましい。なお、酸化物半導体膜１４４は薄いほどトランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
ここで、指定面とは粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。なお、指定面とは、全測定データの示す面であり、三つのパラメータ（ｘ，ｙ，Ｚ）から成り立っており、Ｚ＝ｆ（ｘ，ｙ）によって表記される。
また、基準面は、指定面の平均の高さにおける、ｘｙ平面と平行な面である。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
このように、酸化物半導体膜が形成される酸化物絶縁層の平均面粗さを０．３ｎｍ以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半導体膜の形成前に行えばよい。
例えば、平坦化処理として、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好ましい。
また、酸化物絶縁層を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
本実施の形態では、酸化物絶縁層にトレンチを形成するプラズマエッチング処理において、酸化物絶縁層を平坦化することも可能である。プラズマ処理によって、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。特に、希ガスを用いるプラズマ処理は酸化物絶縁層を平坦化するのに好ましい。
なお、酸化物絶縁層を平坦化するためには、前記処理のいずれを用いてもよい。例えば逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である酸化物絶縁層に水などを混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。
なお、金属酸化物には化学量論的組成に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
なお、一例として、酸化物半導体膜１４４をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの原子数比を、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
また、酸化物半導体膜１４４としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜１４４を成膜することで、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
また、酸化物半導体膜１４４としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜１４４を成膜することで、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
なお、ここで、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体膜を緻密なものとすることができる。
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
なお、酸化物半導体膜のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
なお、酸化物半導体膜に加熱処理を行うことで、不純物濃度を低減することができる。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜１４４中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜１４４は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移動度近くまで高めることが可能となる。
なお、酸化物絶縁層１３０上に酸化物半導体膜１４４が設けられた状態で加熱することによって、酸化物半導体膜１４４に酸素を供給することができ、酸化物半導体膜１４４の酸素欠陥を低減し、半導体特性を良好にすることができる。酸化物半導体膜１４４及び酸化物絶縁層１３０を少なくとも一部が接した状態で加熱工程を行うことによって、酸化物半導体膜１４４への酸素の供給を行ってもよい。
また、酸化物半導体膜１４４に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。酸素の導入は、露出された酸化物半導体膜１４４に直接行ってもよいし、ゲート絶縁層１４６などを通過させて行ってもよい。
酸化物半導体膜１４４は島状に加工してもよいし、形状を加工せず、膜状のままで設けてもよい。また、酸化物半導体膜を素子毎に分離する絶縁層からなる素子分離領域を設けてもよい。素子分離領域にもトレンチ構造を用いることができる。
なお、酸化物半導体膜１４４を島状に加工する場合、酸化物半導体膜１４４のエッチングはドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜１４４のウェットエッチングに用いるエッチング溶液としては、リン酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
続いて、酸化物半導体膜１４４上に、ソース電極及びドレイン電極となる導電膜を形成する。該導電膜は後の加熱処理に耐えうる材料を用いる。ソース電極及びドレイン電極に用いる導電材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属、または上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。また、Ａｌ、Ｃｕ、などの金属の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属またはそれらの金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）を積層させた構成としてもよい。また、ソース電極及びドレイン電極に用いる導電膜を、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物に酸化シリコンを含ませたものを用いることができる。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極またはドレイン電極として機能する導電層１４２ａ、導電層１４２ｂを形成した後、レジストマスクを除去する。
本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体膜１４４にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を用いたので、エッチング液としてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、本実施の形態では、酸化物半導体膜１４４を形成した後に、ソース電極及びドレイン電極となる導電層１４２ａ、導電層１４２ｂを設け、酸化物半導体膜１４４の上面において導電層１４２ａ及び導電層１４２ｂが接する構成としたが、本発明の一態様の半導体装置はこれに限らず、酸化物半導体膜１４４を形成するよりも前に、導電層１４２ａ及び導電層１４２ｂを設け、酸化物半導体膜の下面で接する構成としてもよい。なお、この場合、酸化物半導体膜の被覆性を向上させるため、導電層１４２ａ及び導電層１４２ｂにテーパを設けることが好ましい。
次いで、酸化物半導体膜１４４の一部、並びにソース電極またはドレイン電極として機能する導電層１４２ａ及び導電層１４２ｂを覆うゲート絶縁層１４６を形成する。また、チャネル幅方向のトレンチの側部及び底部にもゲート絶縁層１４６を形成する（図３（Ａ）参照）。
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層１４６は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、ハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ランタン、などのＨｉｇｈ―ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としてもよいし、積層構造としてもよい。
そして、ゲート絶縁層１４６上に、ゲート電極１４８となる導電層がトレンチ内に充填されるように形成し、ゲート電極１４８をゲート絶縁層１４６上に形成する（図３（Ｂ）参照）。ゲート電極１４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極１４８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極１４８は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極１４８の材料は、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層１４６と接するゲート電極１４８の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性の閾値電圧をプラスにすることができ、いわゆるノーマリオフのスイッチング素子を実現できる。
以上の工程により、トランジスタ１６２が形成される。
なお、トランジスタ１６２は図４に示すように、下端及び上端コーナ部に曲面を有するトレンチ２３１を有していてもよい。ここで、下端及び上端コーナ部に曲面を有するトレンチ２３１の作製方法について説明する。
トレンチ２３１の作製方法は、まず、酸化物絶縁層１３０に下端コーナ部に曲面を有するトレンチ１３１を形成するまでは上記のトレンチ１３１の作製方法と同様の方法を用いることができる。その後、該トレンチに対して、希ガスを用いたプラズマエッチング処理（第３のプラズマエッチング処理）を施すことによって、トレンチ１３１の上端コーナ部にも曲面を形成し、下端及び上端コーナ部に曲面を有するトレンチ２３１を形成することができる。
第３のプラズマエッチング処理は、トレンチ１３１が設けられた酸化物絶縁層１３０に希ガス元素、好ましくはアルゴン、クリプトン、またはキセノンなどの質量の大きい希ガス元素を用いて行う。第３のプラズマエッチング処理の条件は、少なくとも上端コーナ部において曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面が形成されるように、酸化物絶縁層１３０の材料及びトレンチ１３１の形状などにより適宜設定すればよい。
例えば、酸化シリコン膜からなる絶縁層に行う第３のプラズマエッチング処理の条件の一例として、ＩＣＰ装置により、ガスとしてアルゴン（Ａｒ＝１００ｓｃｃｍ）を用い、電源電力５００Ｗ、バイアス電力１００Ｗ、圧力１．３５Ｐａ、基板温度−１０℃、１８０秒間行うことによって第３のプラズマエッチング処理を行うことができる。
第３のプラズマエッチング処理を行うことで、下端及び上端コーナ部に曲面を有するトレンチを形成することができるため、酸化物絶縁層１３０上に設けられる酸化物半導体膜１４４の被覆性が向上し、電気的特性が安定したトランジスタを提供することができる。
また、図示しないが、トランジスタ１６２上に絶縁層を設けてもよい。絶縁層としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、又は窒化酸化アルミニウム膜などの無機絶縁膜の単層又は積層を用いることができる。
絶縁層上にさらに絶縁層を積層してもよい。特に絶縁層として酸化物絶縁層を用いた場合、水分や水素などの不純物が酸化物半導体膜１４４に再混入しないように、これらが外部から侵入することを防ぐ保護絶縁層を設けることが好ましい。保護絶縁層としては、無機絶縁層を用い、窒化シリコン、酸化アルミニウム、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの無機絶縁物を用いればよい。例えば、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い酸化アルミニウム膜を用いることができる。
絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱工程を行ってもよい。この加熱工程は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
また、トランジスタ１６２起因の表面凹凸を低減するために、平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
本実施の形態で示した半導体装置は、トレンチ構造を設けその中にトランジスタを形成することで、深さ方向にチャネル長をとることができるので、微細化を達成しつつ、短チャネル効果が抑制された半導体装置を提供することができる。また、該トレンチの上端コーナ部及び下端コーナ部に曲面を形成することで、酸化物半導体膜の被覆性を向上し、電気的に安定した半導体装置を提供することができる。
また、該トレンチの上端の幅はトレンチの側面の幅の１倍以上１．５倍以下であるため、トレンチを有するトランジスタの微細化を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限がない半導体装置の一例を、図面を用いて説明する。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図５は、半導体装置の構成の一例である。図５（Ａ）に半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は図５（Ｂ）のＣ１―Ｃ２、及びＤ１―Ｄ２における断面に相当する。
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示した構成と同一であるため、図５（Ａ）、図５（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅をもつ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体材料以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で酸化物半導体を用いたトランジスタはその特性により、長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す物に限定する必要はない。
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
図５には図示しないが、トランジスタ１６０の金属間化合物領域１２４の一部には電極が接続されている。ここで、電極は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、酸化物絶縁層１３０が設けられている。なお、高集積化を実現するためには、図５（Ａ）に示すように、トランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
トランジスタ１６０上には、トランジスタ１６２が設けられている。なお、トランジスタ１６２は、先の実施の形態に示したトランジスタと同様の構成を有するため、詳細な説明は省略する。
トランジスタ１６２は酸化物半導体膜１４４を有するトレンチ構造のトランジスタである。トレンチ構造を有するトランジスタを用いることによって、短チャネル効果を抑制することが可能である。さらに、本発明の一態様のトランジスタはトレンチの側部に酸化物絶縁層上面に対して略垂直な側面を有し、トレンチ上端の幅がトレンチの側面の幅の１倍以上１．５倍以下であるため、該トレンチの上端の幅を狭くする微細なトランジスタを作製することができ、半導体装置を高集積化することができる。
トランジスタ１６２上には、絶縁層１５０が単層または積層で設けられている。また、ゲート絶縁層１４６及び絶縁層１５０を介して、トランジスタ１６２の導電層１４２ａと重畳する領域には、導電層１４８ｂが設けられており、導電層１４２ａと、ゲート絶縁層１４６と、絶縁層１５０と、導電層１４８ｂによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の導電層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、導電層１４８ｂを設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。例えば、トレンチ型のキャパシタやスタック型の容量素子を別途、トランジスタ１６２の上方、あるいは、トランジスタ１６０の下方に形成し、３次元的に積み重ねることで、より高集積化を図ってもよい。
トランジスタ１６２及び容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁層１５０及び絶縁層１５２などに形成された開口に形成された電極を介して導電層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２の酸化物半導体膜１４４の一部と重畳するように設けられることが好ましい。
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられていることが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、金属間化合物領域１２４、導電層１４２ｂ及び配線１５６の電気的接続は、直接接触させて行ってもよいし、間の絶縁層に電極を設けて該電極を介して行ってもよい。また、間に介する電極は複数でもよい。
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下ローレベル電荷、ハイレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にハイレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にローレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ハイレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ローレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、本実施の形態に示す半導体装置ではトレンチ構造を採用することで、平面面積を縮小できるため、高集積化が可能である。また、本実施の形態に示す半導体装置はトレンチに沿って酸化物半導体膜が形成されるため、トランジスタを高集積化しても、チャネル長を確保することができ、短チャネル効果が抑制された半導体装置を提供することができる。さらに、該トレンチの側部は酸化物絶縁層上面に対して略垂直な側面を有し、トレンチの上端の幅はトレンチの側面の幅に対して１倍以上１．５倍以下であるため、該トレンチの幅を狭くする微細なトランジスタを作製することができ、半導体装置のさらなる高集積化が可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限がない半導体装置について、実施の形態２に示した構成と異なる構成について、図６及び図７を用いて説明する。
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。
図６（Ａ）に示す半導体装置において、ビット線ＢＬと、トランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位をトランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子に電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図６（Ｂ）に示す構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため、半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２と異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などをもちいてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としてもよい。
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の断面図を、図７（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１に示した構成と同一であるため、図１と同じ箇所は、同じ符号を用いて説明し、その詳細は省略する。
トランジスタ１６２上には、絶縁層２５６が単層または積層で設けられている。また、絶縁層２５６を介して、トランジスタ１６２の導電層１４２ａと重畳する領域には、導電層２６２が設けられており、導電層１４２ａと、絶縁層２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の導電層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
トランジスタ１６２及び容量素子２５４の上には絶縁層２５８が設けられている。そして、絶縁層２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。図示しないが、配線２６０は、絶縁層２５６及び絶縁層２５８などに形成された開口を介してトランジスタ１６２の導電層１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０と導電層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図６（Ａ）の回路図におけるビット線ＢＬに相当する。
図７（Ａ）及び図７（Ｂ）において、トランジスタ１６２の導電層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（言い換えると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が低減されたトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
また、本実施の形態に示す半導体装置ではトレンチ構造を採用することで、平面面積を縮小できるため、高集積化が可能である。また、本実施の形態に示す半導体装置はトレンチに沿って酸化物半導体膜が形成されるため、トランジスタを高集積化しても、チャネル長を確保することができ、短チャネル効果が抑制された半導体装置を提供することができる。さらに、該トレンチの側部は酸化物絶縁層上面に対して略垂直な側面を有し、トレンチの上端の幅はトレンチの側面の幅に対して１倍以上１．５倍以下であるため、該トレンチの側面の幅を狭くする微細なトランジスタを作製することができ、半導体装置のさらなる高集積化が可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセルの面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１つのトランジスタに対し、１つの容量を有する構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、かつ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、かつ消費電力を低減することができる。
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力を十分に低減することができる。
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線からの画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。また、本発明の一態様のトランジスタはトレンチ構造を採用することで、平面面積を縮小できるため、高集積化が可能である。また、本発明の一態様のトランジスタはトレンチに沿って酸化物半導体膜が形成されるため、トランジスタを高集積化しても、チャネル長を確保することができ、短チャネル効果が抑制される。さらに、該トレンチの側部は酸化物絶縁層上面に対して略垂直な側面を有し、トレンチの上端の幅はトレンチの側面の幅に対して１倍以上１．５倍以下であるため、該トレンチの側面の幅を狭くする微細なトランジスタを作製することができ、半導体装置のさらなる高集積化が可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では試料として、本発明の一態様のトランジスタに用いることができる、トレンチを含む酸化物絶縁層を作製した。これを実施例試料１とする。また、比較例として実施例試料１とは異なる作製方法でトレンチを含む酸化物絶縁層を作製した。比較例試料及び実施例試料１の作製方法について説明する。
まず、実施例試料１、比較例試料ともに、酸化物絶縁層としてシリコン基板上にスパッタリング法による酸化シリコン膜を膜厚４００ｎｍで形成した。
酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、シリコン基板とターゲット間との距離を６０ｍｍ、圧力０．４Ｐａ、電源２ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
実施例試料１は、酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工程としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘリウム、（Ｈｅ）、及びメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力３．５Ｐａ、基板温度７０℃で、６０秒間、エッチング（第１のプラズマエッチング）を行った。
その後、異なる条件によるエッチング（第２のプラズマエッチング処理）を施した。第２のプラズマエッチング処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして六フッ化硫黄（ＳＦ６）（ＳＦ６＝１００ｓｃｃｍ）を用い、電源電力３０００Ｗ、バイアス電力０Ｗ、圧力０．６７Ｐａ、基板温度４０℃で、８０秒間行った。
一方、比較例試料としては、酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工程としては、実施例試料１の第１のプラズマエッチングと同様の条件を用いた。
実施例試料１、比較例試料ともに、エッチング工程の後に、酸素によるアッシング（電源電力２００Ｗ、圧力６６．５Ｐａ（０．５Ｔｏｒｒ）、１２０秒間）を行った。また、トレンチの断面における深さ（図１（Ｂ）におけるｄ）は約２５０ｎｍ、側面の幅（図１（Ｂ）におけるＬ１）は約３００ｎｍとした。
次いで、酸化シリコン膜から剥離液を用いてレジストマスクを除去した後、アルゴン雰囲気で平坦化処理を行った。平坦化処理としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとしてアルゴン（Ａｒ）（Ａｒ＝１００ｓｃｃｍ）を用い、電源電力５００Ｗ、バイアス電力１００Ｗ、圧力１．３５Ｐａで、１８０秒間行った。
以上の工程で得られた実施例試料１の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ（透過型電子顕微鏡））写真を図１２に、比較例試料の断面ＴＥＭ写真を図１３に示す。
図１２に示すように、実施例試料１は酸化物絶縁層６３０ａにトレンチ構造が形成されている。トレンチの下端コーナ部６３１ａは曲面を有する。下端コーナ部６３１ａが有する曲面の曲率半径は２５ｎｍ〜６５ｎｍである。したがって、実施例試料１では曲率半径が２０ｎｍ以上７０ｎｍ以下の下端コーナ部を作製することができた。一方、図１３に示す比較例試料では、酸化物絶縁層６３０ｂにトレンチが形成され、トレンチの下端コーナ部６３１ｂは角状となっている。
また、実施例試料１の側部は酸化物絶縁層上面と略垂直な側面を有し、トレンチの上端の幅がトレンチの側部に対して広がっていない。
以上より、本実施例で作製した実施例試料１は、下端コーナ部に曲面を有し、側部に酸化物絶縁層上面と略垂直な側面を有し、トレンチの上端の幅がトレンチの側面の幅の１倍以上１．５倍以下であることが示された。
本実施例で示したような酸化物絶縁層に設けたトレンチにトランジスタを作製することで、短チャネル効果が抑制され、電気的特性の安定したトランジスタを提供することができる。また、本実施例で示したような酸化物絶縁層に設けたトレンチを用いることによって、トランジスタの微細化を実現することができる。
本実施例では、トレンチを含む酸化物絶縁層を形成し、該トレンチ上に酸化物半導体膜を形成した試料を作製し、酸化物半導体膜の被覆性を調べた。
本実施例で用いた試料の作製方法を以下に示す。なお、本実施例で作製した試料を実施例試料２とする。
まず、酸化物絶縁層としてシリコン基板上にスパッタリング法による酸化シリコン膜を膜厚４００ｎｍで形成した。
酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、シリコン基板とターゲット間との距離を６０ｍｍ、圧力０．４Ｐａ、電源２ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
次いで、酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工程としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘリウム、（Ｈｅ）、及びメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力３．５Ｐａ、基板温度７０℃で、６０秒間で行う第１のプラズマエッチング処理と、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘリウム、（Ｈｅ）、及びメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力３０００Ｗ、バイアス電力０Ｗ、圧力３．５Ｐａ、基板温度７０℃で、６０秒間で行う第２のプラズマエッチング処理を行った。
エッチング工程の後に、酸素によるアッシング（電源電力２００Ｗ、圧力６６．５Ｐａ、（０．５Ｔｏｒｒ）、１２０秒間）を行った。トレンチの断面における側面の長さ（図１（Ｂ）におけるトレンチの深さｄ）は約２５０ｎｍ、側面の幅（図１（Ｂ）におけるＬ１）は約３００ｎｍとした。
酸化シリコン膜上から剥離液を用いてレジストマスクを除去し、トレンチの側部、トレンチの底部、及び絶縁層の上面に接する酸化物半導体膜として、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。
本実施例においては、基板を４００℃に加熱しながら酸化物半導体膜の成膜を行った。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］の酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下とした。酸化物半導体膜の膜厚は２０ｎｍを狙って成膜した。
以上の工程で得られた実施例試料２の断面ＴＥＭ写真を図１４に示す。なお、図１４（Ｂ）は図１４（Ａ）に示す断面ＴＥＭ写真の拡大図である。
図１４（Ａ）に示す実施例試料２は、トレンチが設けられた酸化物絶縁層７３０と、該トレンチに沿って形成された酸化物半導体膜７４４と、を有する。トレンチの下端コーナ部７３１には曲面が形成されている。図１４（Ｂ）に示すように、該トレンチに沿って形成された酸化物半導体膜７４４はトレンチのコーナ部においても、膜厚が薄くなることがなく、良好な被覆性を示している。
以上のように、下端コーナ部に曲面を有するトレンチに沿って形成される酸化物半導体膜は被覆性よく成膜されることが示された。したがって、本実施例に示す作製方法を用いて形成したトレンチを有するトランジスタは安定した電気的特性を得ることができる。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 酸化物絶縁層
１３１ トレンチ
１４２ａ 導電層
１４２ｂ 導電層
１４４ 酸化物半導体膜
１４６ ゲート絶縁層
１４８ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５１ レジストマスク
１５２ 絶縁層
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２３１ トレンチ
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２５６ 絶縁層
２５８ 絶縁層
２６０ 配線
２６２ 導電層
６３０ａ 酸化物絶縁層
６３０ｂ 酸化物絶縁層
６３１ａ 下端コーナ部
６３１ｂ 下端コーナ部
７３０ 酸化物絶縁層
７３１ 下端コーナ部
７４４ 酸化物半導体膜
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (3)

  1. 酸化物絶縁層を形成し、
    前記酸化物絶縁層に、バイアス電圧を印加する第１のプラズマエッチング処理を行って酸化物絶縁層上面に対して略垂直な側面を有する凹部を形成し、
    前記凹部に、前記第１のプラズマエッチング処理よりも低いバイアス電圧を印加する第２のプラズマエッチング処理を行って下端コーナ部に曲面を有するトレンチを形成し、
    前記トレンチの底部、前記下端コーナ部、及び側部に接する酸化物半導体膜を形成し、
    前記酸化物半導体膜と電気的に接続するソース電極及びドレイン電極を形成し、
    前記酸化物半導体膜上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法。
  2. 酸化物絶縁層を形成し、
    前記酸化物絶縁層に、バイアス電圧を印加する第１のプラズマエッチング処理を行って酸化物絶縁層上面に対して略垂直な側面を有する凹部を形成し、
    前記凹部に、前記第１のプラズマエッチング処理よりも低いバイアス電圧を印加する第２のプラズマエッチング処理と、希ガス雰囲気による第３のプラズマエッチング処理と、を行って下端コーナ部及び上端コーナ部に曲面を有するトレンチを形成し、
    前記トレンチの底部、前記下端コーナ部、及び側部に接する酸化物半導体膜を形成し、
    前記酸化物半導体膜と電気的に接続するソース電極及びドレイン電極を形成し、
    前記酸化物半導体膜上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法。
  3. 請求項１または請求項２において、
    前記第２のプラズマエッチング処理において印加するバイアス電圧の電力密度は０Ｗ／ｃｍ２以上０．０３Ｗ／ｃｍ２以下とする半導体装置の作製方法。
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