JP6065721B2 - 駆動回路、半導体集積回路、及び駆動回路の制御方法 - Google Patents

Description

開示する技術は、駆動回路、半導体集積回路、及び駆動回路の制御方法に関する。

化合物半導体には、窒化ガリウム（ＧａＮ）などIII−Ｖ族化合物半導体、及び炭化珪素（ＳｉＣ）などIＶ−IＶ族化合物半導体等がある。化合物半導体を用いたスイッチング素子には、負のゲート電圧が印加されていない場合にドレイン電流が流れ、負のゲート電圧が印加されることでドレイン電流が遮断されるノーマリーオン形がある。

しきい値電圧が負のＦＥＴ（Field Effect Transistor）を用いた反転増幅器には、しきい値電圧が負のＦＥＴとしきい値電圧が正のＦＥＴとにより直列回路を形成した反転増幅回路がある。この反転増幅回路では、しきい値電圧が負のＦＥＴの低圧側にしきい値電圧が正のＦＥＴを接続し、各々のＦＥＴのゲートの入力電圧を上昇させることで、各々のＦＥＴをオンする。また、入力電圧を０ｖとすることで、しきい値が正のＦＥＴがオフする。これにより、均圧用抵抗によりしきい値電圧が負のＦＥＴのソース電位が上昇し、しきい値電圧が負のＦＥＴがオフするようにしている。

ノーマリーオン形スイッチング素子とノーマリーオフ形スイッチング素子をカスコード接続した複合型半導体装置がある。この複合型半導体装置では、ノーマリーオン形スイッチング素子のゲートをノーマリーオフ形スイッチング素子のソースに接続し、ノーマリーオフ形スイッチング素子のゲート信号により、ノーマリーオフ動作させる。

ところで、高電圧電源のスイッチングに用いる所謂パワートランジスタ等のスイッチング素子は、所定のパッケージ内に形成され、パッケージに形成したリードが基板等に接続される。リードなどの配線には、少なからず寄生インダクタンスがある。このため、ノーマリーオン形スイッチング素子の駆動回路では、ノーマリーオフ形スイッチング素子をオフしたとき、ノーマリーオフ形スイッチング素子のドレイン−ソース間に過電圧が生じることがある。

ここから、複合型半導体装置では、ノーマリーオフ形スイッチング素子のドレイン−ゲート間、又はドレイン−ソース間に、ツェナーダイオード或いはコンデンサを用いた電圧クランプ手段を設けている。

特開平１０−２７６０７６号公報 特開２００６−３２４８３９号公報

しかしながら、電圧クランプ手段として用いるツェナーダイオード等は、過電圧分の電力を消費することで、過電圧を抑制している。

開示の技術は、一つの側面として、大容量のスイッチング素子を駆動する際に生じる過電圧の効率的な抑制を図るものである。

開示の技術は、 第１のスイッチング素子のソースに直列に接続される第２のスイッチング素子を含む。第２のスイッチング素子は、前記第１のスイッチング素子がオンされるときにオンされ、前記第１のスイッチング素子がオフされるときにオフされる。

通電素子は、前記第２のスイッチング素子のドレインと電源ラインとの間に設けられ、前記第２のスイッチング素子をオフさせる信号に応じて、前記第２のスイッチング素子のドレインを前記電源ラインに接続する。

開示の技術は、一つの側面として、第２のスイッチング素子のドレインに生じる過電圧の電力を電源ラインに回生することで、電力の使用効率の向上を図る、という効果を有する。

第１の実施形態に係る駆動回路の一例を示す回路図である。 パワートランジスタのパッケージの一例を示す要部斜視図である。 第１の実施形態に係るコントロール回路の一例を示す機能ブロック図である。 第１の実施形態に係る駆動回路の動作の一例を示すタイミングチャートである。 第２の実施形態に係る駆動回路の一例を示す回路図である。 第２の実施形態に係る駆動回路の動作の一例を示すタイミングチャートである。 第３の実施形態に係る駆動回路の一例を示す回路図である。 第３の実施形態に係るコントロール回路の一例を示す機能ブロック図である。 第３の実施形態に係る駆動回路の動作の一例を示すタイミングチャートである。 駆動回路の他の一例を示す回路図である。

以下、図面を参照して開示する技術の実施の形態の一例を詳細に説明する。
〔第１の実施形態〕

図１には、第１の実施形態に係る駆動回路１０を示している。駆動回路１０は、集積回路（integrated circuit)１２に形成される。駆動回路１０は、パワートランジスタＰＴｒの駆動に用いられる。駆動回路１０は、第１の実施形態において駆動回路として機能し、集積回路１２は、第１の実施形態において半導体集積回路の一例として機能する。また、パワートトランジスタＰＴｒは、第１の実施形態において第１のスイッチング素子の一例として機能する。

集積回路１２は、例えば、基板１４に取り付けられる。基板１４には、所定電圧（例えば５ｖ、以下、電圧ＶＣＣとする）の直流電力を出力する直流電源部１６が設けられる。また、基板１４には、電圧ＶＣＣの電力により動作する各種の機能回路（以下、周辺回路とする）１８が設けられている。周辺回路１８は、電源配線（以下、電源ラインとする）２０を介して直流電源部１６に接続され、直流電源部１６から電圧ＶＣＣの電力が供給されて動作する。

なお、集積回路１２は、複数の駆動回路１０を含んでも良い。また、集積回路１２は、直流電源部１６を含み、外部から供給される所定電圧の直流電力を、直流電源１６により駆動回路１０の動作電圧（電圧ＶＣＣ）に変換しても良い。更に、集積回路１２は、複数の周辺回路１８を含んでも良い。

直流電源部１６は、所定の静電容量Ｃのコンデンサ２２を含む一般的機構の電源回路が適用される。コンデンサ２２は、一端が電源ライン２０に接続され、他端が接地され、直流電源部１６から電源ライン２０へ出力する電圧ＶＣＣの平滑化を図る機能を備える。

集積回路１２に設けられる駆動回路１０は、電源端子２４Ａ、及び接地端子２４Ｂを備える。駆動回路１０は、電源端子２４Ａが電源ライン２０に接続され、接地端子２４Ｂが接地（ＧＮＤ）されている。

また、駆動回路１０は、入力端子２６Ａ、出力端子２６Ｂ、及び出力端子２６Ｃを備える。なお、電源端子２４Ａ、接地端子２４Ｂ、入力端子２６Ａ、及び出力端子２６Ｂ、２６Ｃは、集積回路１２の端子としても機能する。

第１の実施形態では、一例としてＮ型のパワートランジスタＰＴｒを用いている。また、第１の実施形態では、パワートランジスタＰＴｒをノーマリーオン形（normally on type）としている。駆動回路１０には、パワートランジスタＰＴｒが接続される。パワートランジスタＰＴｒは、ゲートＧが駆動回路１０の出力端子２６Ｂに接続され、低圧側電極であるソースＳが駆動回路１０の出力端子２６Ｃに接続されている。また、駆動回路１０には、パワートランジスタＰＴｒをスイッチング駆動するための駆動信号Ｃinが入力端子２６Ａに入力される。

パワートランジスタＰＴｒは、高圧側電極であるドレインＤに負荷２８が接続されている。負荷２８は、電圧ＶＣＣと比較して高い所定電圧（例えば百数十ｖから数百ｖの予め設定された電圧、以下、電圧ＶＩＮとする）の電源ライン３０に接続されている。駆動回路１０は、パワートランジスタＰＴｒをスイッチング動作することで、負荷２８への電力供給を断続する。

負荷２８としては、例えば変圧器が用いられる。パワートランジスタＰＴｒがオンすることにより負荷２８にはドレイン電流ＩＤが流れ（オン）、パワートランジスタＰＴｒがオフすることでドレイン電流ＩＤが止まる（オフ）。負荷２８は、ドレイン電流ＩＤがオン・オフされることで、一次側に供給される電圧ＶＩＮ及び巻線比に応じた電圧を二次側から出力する。従って、負荷２８として変圧器を用いた場合、駆動回路１０及びパワートランジスタＰＴｒは、高電圧電源回路の一部として機能する。

なお、パワートランジスタＰＴｒは、任意の機能の負荷２８を適用することができる。駆動回路１０及びパワートランジスタＰＴｒは、負荷２８に応じて例えば高電圧用のインバータ回路、及び大出力信号用の増幅回路等の一部として機能し得る。また、パワートランジスタＰＴｒは、電源ＶＩＮの電圧に応じた耐電圧となっている。

ノーマリーオン形のパワートランジスタＰＴｒとしては、各種の化合物半導体を用いたトランジスタが適用される。例えば、パワートランジスタＰＴｒとしては、ＩＩＩ−Ｖ族化合物半導体である窒化ガリウム（ＧａＮ）を用いた窒化ガリウム高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ：ＧａＮ High Electron Mobility Transistor ）が適用される。また、パワートランジスタＰＴｒは、ＩＶ−ＩＶ族化合物半導体である炭化珪素（ＳｉＣ）を用いた炭化珪素接合電界効果トランジスタ（ＳｉＣ ＪＦＥＴ：ＳｉＣ Junction field effect transistor）等が適用される。なお、パワートランジスタＰＴｒは、化合物半導体に限るものではなく、ＢＪＴ（Bipolar junction transistor）であっても良い。また、パワートランジスタＰＴｒは、ＭＯＳＦＥＴ（metal oxide silicon field effect transistor）であっても良く、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。

図２には、パワートランジスタＰＴｒの一例を示す。パワートランジスタＰＴｒは、例えば、ＴＯ-３Ｐなどの所定のパッケージ３２内に形成されている。パッケージ３２には、ドレインＤ、ソースＳ、及びゲートＧの各々に対応する複数のリード３４が形成されている。パワートランジスタＰＴｒは、パッケージ３２を基板１４等に固定することで取り付けられ、各リード３４が基板１４上の配線パターンや集積回路１２の端子にワイヤボンディング等により接続される。リード３４は、第１の実施形態において配線の一部として機能する。なお、パワートランジスタＰＴｒは、ＴＯ−３Ｐのパッケージ３２に限らず、任意のパッケージに形成されたものが適用される。

図１に示すように、駆動回路１０は、コントロール回路３６を備える。コントロール回路３６は、電源端子３８Ａ、及び接地端子３８Ｂを備えている。コントロール回路３６は、電源端子３８Ａが駆動回路１０の電源端子２４Ａに接続され、接地端子３８Ｂが、駆動回路１０の接地端子２４Ｂに接続され、電源端子２４Ａに入力される電圧ＶＣＣにより動作する。

コントロール回路３６は、入力端子３８Ｃ、及び出力端子３８Ｄ、３８Ｅを備える。コントロール回路３６は、入力端子３８Ｃが駆動回路１０の入力端子２６Ａに接続されている。また、コントロール回路３６は、出力端子３８Ｄが駆動回路１０の出力端子２６Ｂに接続されている。

コントロール回路３６は、入力端子３８Ｃから入力される駆動信号Ｃinに応じた電圧（以下、制御電圧Ｖｃとする）を出力端子２６Ｂから出力することで、パワートランジスタＰＴｒのゲートＧの電位（以下、ゲート電圧ＶＧとする）を制御する。

駆動回路１０には、トランジスタＭａが設けられている。トランジスタＭａは、第１の実施形態において第２のスイッチング素子として機能する。トランジスタＭａは、Ｎ形ＭＯＳＦＥＴで、かつ、ノーマリーオフ（normally off type）形となっている。

トランジスタＭａは、ソースＳが駆動回路１０に設けている接地端子２４Ｂに接続されている。また、トランジスタＭａは、ドレインＤがノード４０に接続され、このノード４０が駆動回路１０の出力端子２６Ｃに接続されている。駆動回路１０は、ノーマリーオン形のパワートランジスタＰＴｒの低圧側にノーマリーオフ形のトランジスタＭａが所謂カスコード接続されている。

また、トランジスタＭａは、ゲートＧがコントロール回路３６の出力端子３８Ｅに接続されている。コントロール回路３６は、トランジスタＭａをオン・オフ駆動する制御信号Ｃｓを出力端子３８Ｅから出力する。駆動回路１０は、コントロール回路３６から出力する制御信号ＣｓによりトランジスタＭａを駆動して、パワートランジスタＰＴｒのソースＳの電位（以下、ソース電圧ＶＳとする）を制御する。

ノーマリーオン形のパワートランジスタＰＴｒは、ゲートＧのしきい値電圧Ｖthが負となっている。以下、負のしきい値電圧を、−Ｖthと表記する（−Ｖth＜０v、例えば、−Ｖth＝−１．０ｖ）。ノーマリーオン形のパワートランジスタＰＴｒは、例えば、ソースＳの電圧ＶＳが０ｖの場合、ゲートＧの電圧ＶＧが０ｖ以上ではオン状態となる。また、ノーマリーオン形のパワートランジスタＰＴｒは、ゲート電圧ＶＧがしきい値電圧−Ｖthより低くなる（ＶＧ＜−Ｖth＜０v）ことでオフする。

すなわち、ノーマリーオン形のパワートランジスタＰＴｒは、ソースＳに対するゲートＧの電位（以下、対ソース電圧ＶＧＳとする）がしきい値電圧−Ｖth以下（ＶＧＳ≦−Ｖth＜０）となることでオフする。駆動回路１０は、パワートランジスタＰＴｒのゲート電圧ＶＧ及びソース電圧ＶＳを制御することで、パワートランジスタＰＴｒの対ソース電圧ＶＧＳを制御し、パワートランジスタＰＴｒをオン・オフ駆動する。

ところで、駆動回路１０には、トランジスタＭｂが設けられている。トランジスタＭｂは、トランジスタＭａと同様に集積回路１２に形成される。トランジスタＭｂは、第１の実施形態において通電素子の一例として機能する。また、トランジスタＭｂは、第１の実施形態において第３のスイッチング素子として機能する。

トランジスタＭｂは、ノーマリーオフ形で、かつ、トランジスタＭａと相補となるＰ型ＭＯＳＦＥＴが用いられる。トランジスタＭｂは、低圧側電極であるドレインＤがノード４０に接続され、高圧側電極であるソースＳが、電源端子２４Ａに接続されている。

また、トランジスタＭｂは、ゲートＧがコントロール回路３６の出力端子３８Ｅに接続されている。駆動回路１０は、相補のトランジスタＭａ、Ｍｂの各々の各ゲートＧがコントロール回路３６の出力端子３８Ｅに接続される。駆動回路１０は、制御信号ＣｓによりトランジスタＭａ、Ｍｂの一方がオンしたときに、トランジスタＭａ、Ｍｂの他方がオフするように動作する。

トランジスタＭｂは、オン状態となることで、電源ライン２０とトランジスタＭａのドレインＤとを導通状態とする。駆動回路１０は、トランジスタＭｂがオンすることで、パワートランジスタＰＴｒのソースＳが接続されたノード４０の電圧ＶＮが電圧ＶＣＣに保持（クランプ）される。ノード４０の電圧ＶＮは、パワートランジスタＰＴｒのソース電圧ＶＣに対応している。従って、駆動回路１０は、トランジスタＭｂをオンさせることにより、パワートランジスタＰＴｒのソース電圧ＶＳを電圧ＶＣＣにクランプする。

図３には、コントロール回路３６の一例を示す。コントロール回路３６は、ゲート電圧制御部４２、ゲート電圧検出部４４、及び制御信号出力部４６を備える。ゲート電圧制御部４２は、駆動信号Ｃinが入力されることで、駆動信号Ｃinに応じた制御電圧Ｖｃを出力する。例えば、駆動信号ＣinがパワートランジスタＰＴｒをオンするようにＨレベルとなることで、ゲート電圧制御部４２は、制御電圧Ｖｃを電圧ＶＨ（例えば、ＶＨ＝ＶＣＣ）に上昇させる。制御電圧Ｖｃが電圧ＶＨ（Ｖｃ＝ＶＨ）となることで、パワートランジスタＰＴｒのゲート電圧ＶＧが電圧ＶＨまで上昇する（ＶＧ＝ＶＨ）。

また、ゲート電圧制御部４２は、駆動信号ＣinがパワートランジスタＰＴｒをオフするようにＬレベルとなることで、制御電圧Ｖｃを電圧ＶＬ（例えば、ＶＬ＝０ｖ）まで下げる（Ｖｃ＝ＶＬ）。制御電圧Ｖｃが電圧ＶＬに下がることでゲートＧから電荷が放出され、パワートランジスタＰＴｒのゲート電圧ＶＧが電圧ＶＬとなるように低下する（ＶＧ＝ＶＬ）。なお、以下では、一例として電圧ＶＨ＝ＶＣＣ、電圧ＶＬ＝０ｖとして説明する。

ゲート電圧検出部４４は、制御電圧Ｖｃに応じて変化するゲート電圧ＶＧを検出する。制御信号出力部４６は、ゲート電圧検出部４４で検出されるゲート電圧ＶＧに基づいて、制御信号Ｃｓを出力端子３８Ｅから出力する。例えば、制御信号出力部４６は、ゲート電圧検出部４４により検出されるゲート電圧ＶＧが電圧ＶＬ（０ｖ）に低下することで、トランジスタＭａをオフし、トランジスタＭｂをオンするように制御信号Ｃｓを出力（Ｈレベル）する。また、制御信号出力部４６は、ゲート電圧検出部４４により検出されるゲート電圧ＶＧが電圧ＶＨに上昇することで、トランジスタＭａをオンし、トランジスタＭｂをオフするように制御信号Ｃｓを出力（Ｌレベル）する。

駆動回路１０は、パワートランジスタＰＴｒのゲート電圧ＶＧを上昇させたときにパワートランジスタＰＴｒのソース電圧ＶＳを低下させることで、ゲートＧの対ソース電圧ＶＧＳを高くし、パワートランジスタＰＴｒをオンさせる。また、駆動回路１０は、パワートランジスタＰＴｒのゲート電圧ＶＧを下げたときに、パワートランジスタＰＴｒのソース電圧ＶＳを上昇させることで、ゲートＧの対ソース電圧ＶＧＳをしきい値電圧−Ｖthより低くする。パワートランジスタＰＴｒは、ゲートＧの対ソース電圧ＶＧＳが、しきい値電圧−Ｖthより低くなることでオフする。

以下に、第１の実施形態の作用として、図４を参照しながら駆動回路１０の動作を説明する。なお、図４では、特に時間軸を拡大して示している。また、図４では、駆動信号Ｃinに基づいて出力する制御電圧Ｖｃ、及びノード４０の電圧ＶＮに対応するソース電圧ＶＳを括弧書きにより付記している。

駆動回路１０に設けているコントロール回路３６は、駆動信号ＣinがＨレベルになることにより制御電圧Ｖｃを電圧ＶＣＣに上昇させる。制御電圧Ｖｃに応じてパワートランジスタＰＴｒのゲート電圧ＶＧが電圧ＶＣＣに上昇する。制御信号出力部４６は、ゲート電圧ＶＧが０ｖ以上（例えば、ＶＧ＝ＶＣＣ）となることで制御信号ＣｓをＨレベルとする。駆動回路１０は、制御信号ＣｓがＨレベルとなることで、トランジスタＭａがオンし、トランジスタＭｂがオフする。トランジスタＭａがオンすることによりパワートランジスタＰＴｒのソースＳが接地され、ゲートＧの対ソース電圧ＶＧＳが電圧ＶＣＣとなってパワートランジスタＰＴｒのオン状態が継続される。

一方、駆動回路１０のコントロール回路３６は、駆動信号ＣinがＬレベルになることにより、パワートランジスタＰＴｒのゲートＧへ出力する制御電圧Ｖｃを０ｖとする。図４に示すように、制御電圧Ｖｃが０ｖとなることで、パワートランジスタＰＴｒのゲート電圧ＶＧが０ｖとなるように下降する。コントロール回路３６は、ゲート電圧検出部４４により検出するゲート電圧ＶＧが０ｖまで低下する（ＶＧ＝０ｖ）と、制御信号出力部４６が制御信号ＣｓをＬレベルにする。

駆動回路１０は、制御信号ＣｓがＬレベルになることで、トランジスタＭａがオフし、トランジスタＭｂがオンする。駆動回路１０は、トランジスタＭｂがオンすることによりトランジスタＭｂを介して、電源ライン２０からパワートランジスタＰＴｒのソースＳに電流が流れる。電源ライン２０からソースＳに電流が流れることでパワートランジスタＰＴｒのソース電圧ＶＳが上昇し、更に、パワートランジスタＰＴｒのソース電圧ＶＳが電圧ＶＣＣにクランプされる。

パワートランジスタＰＴｒのゲート電圧ＶＧが低下し０ｖ（ＶＧ＝０ｖ）となっている状態でソース電圧ＶＳが上昇することで、パワートランジスタＰＴｒのゲートＧの対ソース電圧ＶＧＳが負となる。また、パワートランジスタＰＴｒは、対ソース電圧ＶＧＳがしきい値電圧−Ｖthより下がる（ＶＧＳ≦−Ｖth＜０）ことでオフする。すなわち、ノーマリーオン形のパワートランジスタＰＴｒは、ゲート電圧ＶＧが０ｖの状態でソース電圧ＶＳがしきい値電圧−Ｖthの絶対値Ｖthを超えることでオフする。

駆動回路１０は、パワートランジスタＰＴｒのゲート電圧ＶＧ及びソース電圧ＶＳを逆相で制御することにより、ゲートＧの対ソース電圧ＶＧＳをＶＣＣから−ＶＣＣの範囲で制御する（−ＶＣＣ≦ＶＧＳ≦ＶＣＣ）。パワートランジスタＰＴｒは、ゲートＧの対ソース電圧ＶＧＳが電圧ＶＣＣから電圧−ＶＣＣの範囲で制御されることで的確にオン・オフ駆動する。

電圧ＶＣＣは、しきい値電圧−Ｖthの絶対値Ｖthに対して十分高い電圧となっている。駆動回路１０は、パワートランジスタＰＴｒのゲート電圧ＶＧを下げて、ソース電圧ＶＳを高くすることで、対ソース電圧ＶＧＳをしきい値電圧Ｖthより低くする。従って、駆動回路１０は、負電圧の電源を用いることなく、ノーマリーオン形のパワートランジスタＰＴｒを的確にオフすることができる。

更に、駆動回路１０は、パワートランジスタＰＴｒをオフする際に、トランジスタＭｂをオンし、パワートランジスタＰＴｒのソースＳに電圧ＶＣＣを供給することで、ソース電圧ＶＳを上昇させる。従って、駆動回路１０は、パワートランジスタＰＴｒを迅速にオフすることができる。

一方、図１に示すように、パワートランジスタＰＴｒのリード３４及びワイヤボンディングに用いる配線には、少なからず寄生インダクタンスＬｐが存在する。図４に示すように、パワートランジスタＰＴｒを例えば数ｐsec〜数ｎsecの立下り信号高速駆動すると、寄生インダクタンスＬｐは、駆動回路１０の出力端子２８Ｃに過電圧（図４において二点鎖線で示す）を生じさせる。なお、以下では、過電圧をスパイク電圧Ｓｖとする。また、図４では、駆動回路１０の出力端子２８Ｃの電圧を、ノード４０の電圧ＶＮとして示している。

スパイク電圧Ｓｖは、特に、パワートランジスタＰＴｒが接続される電源ライン３０の電圧ＶＩＮが高電圧（例えば、百数十ｖ〜数百ｖ）であると、寄生インダクタンスＬｐに流れる電流が増大し、より大きな電圧となる。

トランジスタＭａをオフしたとき、パワートランジスタＰＴｒがオンしていることにより生じるスパイク電圧Ｓｖは、トランジスタＭａのドレインＤが接続されるノード４０に印加される。トランジスタＭａは、ノード４０の電圧ＶＮがスパイク電圧ＳｖによりトランジスタＭａの耐電圧を超えると破損等が生じる。

駆動回路１０は、トランジスタＭａのドレインＤが接続されるノード４０と電源ライン２０との間にトランジスタＭｂを設け、トランジスタＭａをオフする際にトランジスタＭｂをオンする。駆動回路１０は、トランジスタＭｂがオンすることにより、電源ライン２０とトランジスタＭａのドレインＤ（ノード４０）との間を導通状態とする。駆動回路１０は、スパイク電圧Ｓｖによりノード４０の電圧ＶＮが電圧ＶＣＣを超える（ＶＣＣ≦Ｓｖ）と、スパイク電圧Ｓｖに応じた電流Ｉｏ（図１参照）がノード４０からトランジスタＭｂを経て電源ライン２０に流れる。従って、駆動回路１０は、スパイク電圧Ｓｖが発生しても、ノード４０に接続されているトランジスタＭａのドレインＤを電圧ＶＣＣにクランプする。

また、電源ライン２０には、直流電源部１６のコンデンサ２２が接続されているので、スパイク電圧Ｓｖが発生しても、電圧ＶＣＣの上昇が抑えられる。従って、駆動回路１０は、電圧ＶＣＣに基づいて設定した耐電圧のトランジスタＭａを用いることができる。

駆動回路１０は、スパイク電圧Ｓｖによる電力（エネルギー）を、電源ライン２０に回生する。スパイク電圧Ｓｖによる電力は、電源ライン２０に回生されることで、周辺回路１８等により消費される。従って、駆動回路１０は、寄生インダクタンスＬｐ等に基因して生じるスパイク電圧Ｓｖに応じた電力を無駄に消費することなく、有効に利用することができる。

更に、駆動回路１０は、スパイク電圧Ｓｖの抑制に、ショットキーバリアダイオード（Schottky barrier diode：ＳＢＤ）やツェナーダイオード（Zenner diode）ではなく、トランジスタＭｂを用いる。従って、駆動回路１０は、トランジスタＭｂを用いることで、特別なプロセスを用いることなく集積回路１２に形成することができる。

また、駆動回路は、Ｎ型ＭＯＳＦＥＴのトランジスタＭａに対して、Ｐ型ＭＯＳＦＥＴのトランジスタＭｂを用いている。従って、駆動回路１０は、一つの制御信号ＣｓをトランジスタＭａのゲートＧ、及びトランジスタＭｂのゲートＧに入力することで、トランジスタＭａのオフ及びトランジスタＭｂのオフを的確に行うことができる。

〔第２の実施形態〕
次に、開示の技術における第２の実施形態を説明する。第２の実施形態の基本的構成は、第１の実施形態と同様であり、第２の実施形態において第１の実施形態と同様の機能部品については、第１の実施形態と同様の符号を付与してその説明を省略する。

図５には、第２の実施形態に係る駆動回路５０を示している。駆動回路５０は、各機能部品が第１の実施形態の駆動回路１０と同じであるが、パワートランジスタＰＴｓが接続される点で相違する。パワートランジスタＰＴｓは、第１の実施形態のパワートランジスタＰＴｒに替えて用いる。パワートランジスタＰＴｓは、第２の実施形態において第１のスイッチング素子の一例として機能する。

パワートランジスタＰＴｓは、ノーマリーオフ形のトランジスタが適用されている。ノーマリーオフ形のパワートランジスタＰＴｓは、しきい値電圧Ｖthが正の電圧（０ｖ＜Ｖth＜ＶＣＣ）となっている。従って、パワートランジスタＰＴｓは、ゲート電圧Ｇが０ｖの状態でオフしている。

ノーマリーオフ形のパワートランジスタＰＴｓを駆動する駆動回路５０の動作を説明する。なお、以下に示す図６では、駆動信号Ｃinに基づいて出力する制御電圧Ｖｃ、及びノード４０の電圧ＶＮに対応するソース電圧ＶＳを括弧書きにより付記している。

駆動回路５０は、駆動信号ＣinがＨレベルになることによりコントロール回路３６から出力する制御電圧Ｖｃが電圧ＶＣＣに上昇し、パワートランジスタＰＴｓのゲート電圧ＶＧを電圧ＶＣＣに上昇させる。制御信号出力部４６は、ゲート電圧ＶＧが０ｖ以上（例えば、ＶＧ＝ＶＣＣ）となることで制御信号ＣｓをＨレベルにし、トランジスタＭｂをオフさせ、トランジスタＭａをオンさせる。パワートランジスタＰＴｓは、ゲートＧの対ソース電圧ＶＧＳが、しきい値電圧Ｖthを超えることでオンする。

一方、駆動回路５０は、駆動信号ＣinがＬレベルになることにより、コントロール回路３６からパワートランジスタＰＴｓのゲートＧへ出力する制御電圧Ｖｃを０ｖとする。図６に示すように、制御電圧Ｖｃが０ｖとなることで、パワートランジスタＰＴｓのゲート電圧ＶＧが０ｖとなるように下降する。コントロール回路３６は、ゲート電圧検出部４４により検出するゲート電圧ＶＧが０ｖまで低下する（ＶＧ≦０ｖ）と、制御信号出力部４６が制御信号ＣｓをＬレベルとする。

ここで、ソース電圧ＶＳが０ｖであると、パワートランジスタＰＴｓのしきい値電圧Ｖthが正（０ｖ＜Ｖth＜ＶＣＣ）となっていることで、パワートランジスタＰＴｓは、ゲート電圧ＶＧが０ｖに達する前にオフする。駆動回路５０は、ゲート電圧ＶＧが０ｖとなると、トランジスタＭａがオフし、トランジスタＭｂがオンする。

ここで、パワートランジスタＰＴｓがオフし、トランジスタＭａがオフすることでスパイク電圧Ｓｖ（図６において二点鎖線で示す）が発生することがある。駆動回路５０は、ノード４０（トランジスタＭａのドレインＤ）の電圧ＶＮが電圧ＶＣＣを超えると、トランジスタＭｂを介して、電源ライン２０に電流Ｉｏが流れる。駆動回路５０は、電流Ｉｏが流れることにより、トランジスタＭａのドレインＤの電圧（電圧ＶＮ）が電圧ＶＣＣより高くなるのが抑えられる。

従って、駆動回路５０は、ノーマリーオフ形のパワートランジスタＰＴｓをオン・オフ駆動する場合でも、スパイク電圧ＳｖからトランジスタＭａ等を保護し、更に、スパイク電圧Ｓｖの電力を電源ライン２０に回生する。

以上説明した第１及び第２の実施形態では、単一の制御信号ＣｓによりトランジスタＭａ及びトランジスタＭｂをオン・オフしたが、トランジスタＭａとトランジスタＭｂのオン・オフは、異なるタイミングであっても良い。

〔第３の実施形態〕
次に開示の技術に係る第３の実施形態を説明する。なお、第３の実施形態の基本的構成は、第１の実施形態と同様であり、第３の実施形態において第１の実施形態と同様の機能部品については、第１の実施形態と同様の符号を付与してその説明を省略する。

図７には、第３の実施形態に係る駆動回路６０を示す。駆動回路６０は、集積回路６２に形成される。駆動回路６０は、第３の実施形態において駆動回路の一例として機能し、集積回路６２は、第３の実施形態において半導体集積回路の一例として機能する。

駆動回路６０は、コントロール回路６４を備える。コントロール回路６４は、第１の実施形態のコントロール回路３６に替えて用いる。コントロール回路６４は、入力端子３８Ｃ、出力端子３８Ｄ、３８Ｅに加え、入力端子３８Ｆ及び出力端子３８Ｇを備える。コントロール回路６４は、入力端子３８Ｆが、駆動回路６０のノード４０（ノード４０と出力端子２６Ｃとの間）に接続されている。コントロール回路６４は、入力端子３８Ｆにノード４０の電圧ＶＮが入力される。駆動回路６０では、通常、ノード４０の電圧ＶＮがパワートランジスタＰＴｒのソース電圧ＶＳとなっている。

コントロール回路６４は、出力端子３８Ｅが、トランジスタＭａのゲートＧに接続され、出力端子３８ＧがトランジスタＭｂのゲートＧに接続されている。コントロール回路６４は、パワートランジスタＰＴｒのゲート電圧ＶＧに基づいて、トランジスタＭａをオン・オフ制御する制御信号Ｃｓａを出力端子３８ＥからトランジスタＭａへ出力する。また、コントロール回路６４は、パワートランジスタＰＴｒのソース電圧ＶＳとなるノード４０の電圧ＶＮに基づいて、トランジスタＭｂをオン・オフ制御する制御信号Ｃｓｂを出力端子３８ＧからトランジスタＭｂへ出力する。

図８には、コントロール回路６４の一例を示す。コントロール回路６４は、ソース電圧検出部６６及び制御信号出力部６８を含む。ソース電圧検出部６６は、入力端子３８Ｆに接続されており、入力端子３８Ｆから入力されるパワートランジスタＰＴｒのソース電圧ＶＳを検出する。制御信号出力部６８は、パワートランジスタＰＴｒのソース電圧ＶＳに応じて制御信号Ｃｓｂを出力端子３８ＧからトランジスタＭｂのゲートＧへ出力する。

駆動回路６０では、トランジスタＭａ、Ｍｂがオフすることで、パワートランジスタＰＴｒのソース電圧ＶＳが上昇する。コントロール回路６４の制御信号出力部６８は、例えば、パワートランジスタＰＴｒのソース電圧ＶＳが電圧ＶＣＣに達するまでに、トランジスタＭｂをオンさせる制御信号Ｃｓｂを出力する。

駆動回路６０は、駆動信号ＣinがＨレベルになることによりコントロール回路６４から出力する制御電圧Ｖｃを電圧ＶＣＣに上昇させる。また、駆動回路６０は、トランジスタＭｂをオフし、かつトランジスタＭａをオンすることでパワートランジスタＰＴｒのソース電圧ＶＳを下げる。

パワートランジスタＰＴｒは、ゲート電圧ＶＧの上昇及びソース電圧ＶＳの下降により、ゲートＧの対ソース電圧ＶＧＳが上昇することでオンする。

一方、駆動回路６０は、駆動信号ＣinがＬレベルになることにより、コントロール回路３６からパワートランジスタＰＴｒのゲートＧへ出力する制御信号Ｖｃを０ｖとする。図９に示すように、制御電圧Ｖｃが０ｖとなることで、パワートランジスタＰＴｒのゲート電圧ＶＧが０ｖとなるように下降する。コントロール回路３６は、ゲート電圧検出部４４により検出するゲート電圧ＶＧが０ｖまで低下する（ＶＧ≦０ｖ）と、制御信号出力部４６が制御信号ＣｓａをＬレベルにする。なお、図９では、駆動信号Ｃinに基づいて出力する制御電圧Ｖｃ、及びノード４０の電圧ＶＮに対応するソース電圧ＶＳを括弧書きにより付記している。

ここで、パワートランジスタＰＴｒのしきい値電圧Ｖthが負（−Ｖth、−ＶＣＣ＜−Ｖth＜０ｖ）となっていることで、パワートランジスタＰＴｒは、ゲートＧの対ソース電圧ＶＧＳが、しきい値電圧−Ｖthより下がるとオフする。

また、駆動回路６０のコントロール回路６４は、パワートランジスタＰＴｒのソース電圧ＶＳが、電圧ＶＣＣに達するまでにトランジスタＭｂがオンするように制御信号ＣｓｂをトランジスタＭｂのゲートＧへ出力する。

ここで、パワートランジスタＰＴｒがオフし、トランジスタＭａがオフすることでスパイク電圧Ｓｖが発生することがある。駆動回路６０は、ソース電圧ＶＳに応じたノード４０の電圧ＶＮが電圧ＶＣＣに達すると、トランジスタＭｂがオンされる。駆動回路６０は、トランジスタＭｂがオンすることで、電源ライン２０とノード４０との間が導通状態となる。

駆動回路６０は、ノード４０の電圧ＶＮが電圧ＶＣＣを超えると、トランジスタＭｂを介して、電源ライン２０に電流Ｉｏが流れる。駆動回路６０は、電流Ｉｏが流れることにより、トランジスタＭａのドレインＤの電圧（電圧ＶＮ）が電圧ＶＣＣより高くなるのが抑えられる。

駆動回路６０は、トランジスタＭａをオフした後、ノード４０の電圧ＶＮが電圧ＶＣＣに達するまでにオンすることで、スパイク電圧ＳｖからトランジスタＭａ等を保護することができる。また、駆動回路６０は、ノード４０の電圧ＶＮが電圧ＶＣＣに達するまでにトランジスタＭｂをオンしていることで、スパイク電圧Ｓｖの電力を電源ライン２０に回生する。

なお、駆動回路６０は、ノーマリーオフ形のパワートランジスタＰＴｓに対する駆動にも適用することができる。

以上説明した第１から第３の実施形態では、ゲート電圧ＶＧがＬレベル（０ｖ）となったタイミングでトランジスタＭａをオフしたが、トランジスタＭａをオフするタイミングは、これに限るものではない。例えば、トランジスタＭａは、制御電圧Ｖｃを０ｖとするのに同期してオンされても良い。ゲート電圧ＶＧが降下してからゲート電圧ＶＧが０ｖに達するまでの間でオンされても良い。

また、トランジスタＭｂは、トランジスタＭａのオフに合わせてオンされ、トランジスタＭａのオンに合わせてオフされることが好ましいがこれに限るものではない。トランジスタＭｂは、トランジスタＭａがオンしているときにオンされなければ良く、かつ、トランジスタＭａがオフしているときに、トランジスタＭａのドレインＤの電圧が電圧ＶＣＣに達するまでにオンされれば良い。

また、トランジスタＭａ、Ｍｂのオン・オフのタイミングは、駆動信号Ｃinに基づいて設定しても良い。駆動信号Ｃinに基づいてトランジスタＭａ、Ｍｂをオン・オフする場合、制御電圧Ｖｃに同期させてトランジスタＭａ、Ｍｂをオン・オフしても良い。

また、駆動信号Ｃinに基づいてトランジスタＭａ、Ｍｂをオン・オフする場合、制御電圧Ｖｃのオフに対して所定時間だけ遅延させてトランジスタＭａのオフ及びトランジスタＭｂのオンを行っても良い。なお、制御電圧Ｖｃをオンする際は、トランジスタＭａのオン及びトランジスタＭｂのオフに対して遅延させて制御電圧Ｖｃをオンする。

開示の技術においては、通電素子は、一方の電位が他方の電位より高くなった際に通電を許容する機能を備える素子、機能部品を適用することを含む。第１から第３の実施形態では、通電素子の一例としてトランジスタＭｂを用いたが、通電素子は、これに限るものではなく、例えば、シリコンダイオードを用いても良い。

図１０には、駆動回路７０を示す。駆動回路７０は、集積回路７２に形成される。駆動回路７０は、第１の実施形態の駆動回路１０についてトランジスタＭｂに替えてシリコンダイオード（以下、ダイオード７４とする）を用いる。

ダイオード７４は、カソードＫが電源端子２４Ａに接続され、アノードＡがノード４０に接続されている。駆動回路７０は、ノード４０の電圧ＶＮが電圧ＶＣＣにより低い状態ではダイオード７４により電流の流れが阻止される。

また、駆動回路７０は、ノード４０の電圧ＶＮが電圧ＶＣＣを超える場合において導通状態となり、ノード４０から電源ライン２０へ向けた電流Ｉｏの流れが許容される。従って、ダイオード７４を用いた駆動回路７０は、スパイク電圧Ｓｖを抑制し、かつ、スパイク電圧Ｓｖの電力を電源ライン２０へ回生する。

開示の技術は、上記実施の形態に記載に限らず、各部分が目的とする機能を含む形態であれば良い。また、本明細書に記載された全ての特許出願及び特許出願に開示される技術文献は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に、参照により取り込まれる。

開示の技術は以下の付記を含む。

（付記１）
第１のスイッチング素子のソースに直列に接続され、前記第１のスイッチング素子がオンされるときにオンされ、前記第１のスイッチング素子がオフされるときにオフされる第２のスイッチング素子と、
前記第２のスイッチング素子のドレインと電源ラインとの間に設けられ、前記第２のスイッチング素子をオフさせる信号に応じて、前記第２のスイッチング素子のドレインを前記電源ラインに接続する通電素子と、
を含む駆動回路。

（付記２）
前記通電素子は第３のスイッチング素子を有し、
前記第１のスイッチング素子の駆動信号に応じ、前記第１のスイッチング素子、前記第２のスイッチング素子、及び前記第３のスイッチング素子のオン・オフの制御を行う制御部を含む付記１記載の駆動回路。

（付記３）
第１のスイッチング素子のソースに直列に接続された第２のスイッチング素子と、
前記第２のスイッチング素子のドレインと電源ラインとの間に接続された第３のスイッチング素子と、
前記第１のスイッチング素子の駆動信号に応じ、前記第１のスイッチング素子のゲートへ出力する電圧を制御し、前記第１のスイッチング素子をオンさせるときに、前記第２のスイッチング素子をオンさせ、かつ前記第３のスイッチング素子をオフさせ、前記第１のスイッチング素子をオフするときに、前記第２のスイッチング素子をオフさせ、かつ前記第３のスイッチング素子をオンさせる制御部と、
を含む駆動回路。

（付記４）
前記制御部は、前記第２のスイッチング素子をオフさせる前記制御信号に応じて前記第３のスイッチング素子をオンさせる、付記２又は付記３記載の駆動回路。

（付記５）
前記制御部は、前記第２のスイッチング素子をオフさせた後、前記第３のスイッチング素子をオンさせる、付記２又は付記３記載の駆動回路。

（付記６）
前記制御部は、前記第１のスイッチング素子のゲート電圧が所定値に低下することで前記第２のスイッチング素子をオフさせ、前記第３のスイッチング素子をオンさせる、付記４又は付記５記載の駆動回路。

（付記７）
前記第１のスイッチング素子が、ノーマリーオン形のスイッチング素子である、付記１から付記６のいずれかに記載の駆動回路。

（付記８）
第１のスイッチング素子のソースに直列に接続され、前記第１のスイッチング素子がオンされるときにオンされ、前記第１のスイッチング素子がオフされるときにオフされる第２のスイッチング素子と、
前記第２のスイッチング素子のドレインと電源ラインとの間に設けられ、前記第２のスイッチング素子をオフさせる制御信号に応じて、前記第２のスイッチング素子のドレインを前記電源ラインに接続する通電素子と、
を備える駆動回路を含む半導体集積回路

（付記９）
前記通電素子は第３のスイッチング素子を有し、
前記第１のスイッチング素子の駆動信号に応じ、第１のスイッチング素子、前記第２のスイッチング素子、及び前記第３のスイッチング素子のオン・オフの制御を行う制御部と、
を含む付記８記載の半導体集積回路。

（付記１０）
第１のスイッチング素子のソースに直列に接続された第２のスイッチング素子と、
前記第２のスイッチング素子のドレインと電源ラインとの間に接続された第３のスイッチング素子と、
前記第１のスイッチング素子の駆動信号に応じ、第１のスイッチング素子のゲートへ出力する電圧を制御し、前記第１のスイッチング素子をオンさせるときに、前記第２のスイッチング素子をオンさせ、かつ前記第３のスイッチング素子をオフさせ、前記第１のスイッチング素子をオフするときに、前記第２のスイッチング素子をオフさせ、かつ前記第３のスイッチング素子をオンさせる制御部と、
を備える駆動回路を含む半導体集積回路。

（付記１１）
前記制御部は、前記第２のスイッチング素子をオフさせる前記制御信号に応じて前記第３のスイッチング素子をオンさせる、付記９又は付記１０記載の半導体集積回路。

（付記１２）
前記制御部は、前記第２のスイッチング素子をオフさせた後、前記第３のスイッチング素子をオンさせる、付記９又は付記１０記載の半導体集積回路。

（付記１３）
前記制御部は、前記第１のスイッチング素子のゲート電圧が所定値に低下することで前記第２のスイッチング素子をオフさせ、前記第３のスイッチング素子をオンさせる、付記１１又は付記１２記載の半導体集積回路。

（付記１４）
前記第１のスイッチング素子が、ノーマリーオン形のスイッチング素子である、付記８から付記１３のいずれかに記載の半導体集積回路。

（付記１５）
第１のスイッチング素子をオンする際に、前記第１のスイッチング素子のソースに直列に接続された第２のスイッチング素子をオンし、
前記第１のスイッチング素子をオフする際に、前記第２のスイッチング素子をオフし、 前記第２のスイッチング素子のドレインと電源ラインとの間に設けた通電素子により前記第２のスイッチング素子のドレインを前記電源ラインに接続する、
ことを含む駆動回路の制御方法。

（付記１６）
前記通電素子は第３のスイッチング素子を有し、前記第３のスイッチング素子をオンすることで、前記第２のスイッチング素子のドレインを前記電源ラインに接続する、
ことを含む付記１５記載の駆動回路の制御方法。

１０、５０、６０、７０ 駆動回路
１２、５２、６２、７２ 集積回路
１４ 基板
１６ 直流電源部
１８ 周辺回路
２０ 電源ライン
２２ コンデンサ
２８ 負荷
３０ 電源ライン
３２ パッケージ
３４ リード
３６、７４ コントロール回路
４０ ノード
４２ ゲート電圧制御部
４４ ゲート電圧検出部
４６、６８ 制御信号出力部
６６ ソース電圧検出部
７４ ダイオード
ＰＴｒ パワートランジスタ
ＰＴｓ パワートランジスタ
Ｍａ トランジスタ
Ｍｂ トランジスタ

Claims (5)

1. 第１のスイッチング素子のソースに直列に接続され、前記第１のスイッチング素子がオンされるときにオンされ、前記第１のスイッチング素子がオフされるときにオフされる第２のスイッチング素子と、
   前記第２のスイッチング素子のドレインと電源ラインとの間に設けられ、前記第２のスイッチング素子をオフさせる信号に応じて、前記第２のスイッチング素子のドレインを前記電源ラインに接続する第３のスイッチング素子と、
   前記第１のスイッチング素子の駆動信号に応じ、前記第１のスイッチング素子、前記第２のスイッチング素子、及び前記第３のスイッチング素子のオン・オフの制御を行う制御部と、
   を含む駆動回路。
2. 前記制御部は、前記第２のスイッチング素子をオフさせる前記駆動信号に応じて前記第３のスイッチング素子をオンさせる、請求項１記載の駆動回路。
3. 第１のスイッチング素子のソースに直列に接続され、前記第１のスイッチング素子がオンされるときにオンされ、前記第１のスイッチング素子がオフされるときにオフされる第２のスイッチング素子と、
   前記第２のスイッチング素子のドレインと電源ラインとの間に設けられ、前記第２のスイッチング素子をオフさせる制御信号に応じて、前記第２のスイッチング素子のドレインを前記電源ラインに接続する第３のスイッチング素子と、
   前記第１のスイッチング素子の駆動信号に応じ、第１のスイッチング素子、前記第２のスイッチング素子、及び前記第３のスイッチング素子のオン・オフ制御を行う制御部と、
   を備えた駆動回路を含む半導体集積回路。
4. 前記制御部は、前記第２のスイッチング素子をオフさせる前記駆動信号に応じて前記第３のスイッチング素子をオンさせる、請求項３記載の半導体集積回路。
5. 制御部が、第１のスイッチング素子をオンする際に、前記第１のスイッチング素子のソースに直列に接続された第２のスイッチング素子をオンし、前記第２のスイッチング素子のドレインと電源ラインとの間に設けた第３のスイッチング素子をオフし、
   前記制御部が、前記第１のスイッチング素子をオフする際に、前記第２のスイッチング素子をオフし、前記第３のスイッチング素子をオンすることにより前記第２のスイッチング素子のドレインを前記電源ラインに接続し、
   前記制御部は、前記第１のスイッチング素子の駆動信号に応じ、前記第１のスイッチング素子、前記第２のスイッチング素子、及び前記第３のスイッチング素子のオン・オフの制御を行う、
   ことを含む駆動回路の制御方法。

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