JPH10276076A - 半導体回路 - Google Patents
半導体回路Info
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- JPH10276076A JPH10276076A JP9079708A JP7970897A JPH10276076A JP H10276076 A JPH10276076 A JP H10276076A JP 9079708 A JP9079708 A JP 9079708A JP 7970897 A JP7970897 A JP 7970897A JP H10276076 A JPH10276076 A JP H10276076A
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Abstract
(57)【要約】
【課題】 単体ＦＥＴの耐圧以上の電圧をスイッチする
回路を実現する。 【解決手段】 入力電圧Ｖｉを０Ｖにすると、ＦＥＴ１
３−１，１３−２がオン状態となり、さらに、均圧用抵
抗１４−１，１４−２の抵抗値が負荷抵抗１５の抵抗値
に比較して十分大きいため、出力電圧Ｖｏは電源電圧Ｖ
ｄｄにプルアップされる。このとき、均圧用抵抗１４−
１，１４−２によってＦＥＴ１３−１，１３−２にほぼ
均等な電圧が加わる。入力電圧Ｖｉを徐々に上げ、０．
１Ｖを越えると、ＦＥＴ１３−１がオン状態になり、さ
らに、ＦＥＴ１３−２のソース電位がＦＥＴ１３−１の
ソース・ドレイン間電圧分高くなっているが、逆に閾値
電圧も低く設定されているので、ＦＥＴ１３−２もほぼ
同様にオン状態となっていく。
回路を実現する。 【解決手段】 入力電圧Ｖｉを０Ｖにすると、ＦＥＴ１
３−１，１３−２がオン状態となり、さらに、均圧用抵
抗１４−１，１４−２の抵抗値が負荷抵抗１５の抵抗値
に比較して十分大きいため、出力電圧Ｖｏは電源電圧Ｖ
ｄｄにプルアップされる。このとき、均圧用抵抗１４−
１，１４−２によってＦＥＴ１３−１，１３−２にほぼ
均等な電圧が加わる。入力電圧Ｖｉを徐々に上げ、０．
１Ｖを越えると、ＦＥＴ１３−１がオン状態になり、さ
らに、ＦＥＴ１３−２のソース電位がＦＥＴ１３−１の
ソース・ドレイン間電圧分高くなっているが、逆に閾値
電圧も低く設定されているので、ＦＥＴ１３−２もほぼ
同様にオン状態となっていく。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（以下、「ＦＥＴ」という）としてＧａＡｓＭＥＳ
ＦＥＴやＭＯＳＦＥＴ等を用いた半導体回路、特に単体
ＦＥＴの耐圧以上の電圧をスイッチする半導体回路に関
するものである。
スタ（以下、「ＦＥＴ」という）としてＧａＡｓＭＥＳ
ＦＥＴやＭＯＳＦＥＴ等を用いた半導体回路、特に単体
ＦＥＴの耐圧以上の電圧をスイッチする半導体回路に関
するものである。
【０００２】
【従来の技術】従来、ＦＥＴを用いた半導体回路（例え
ば、反転増幅器）に関する技術として、次のような文献
に記載されるものがあった。 文献名：McGraw-Hill,Inc,1983,D.A.Hodges et al."ANA
LYSIS AND DESIGN OFDIGITAL INTEGRATED CIRCUITS",P.
68-69 図２は、前記文献に記載された従来の反転増幅器の回路
図である。この反転増幅器は、入力電圧を入力する入力
端子１、及び出力電圧を出力する出力端子２を有し、該
入力端子１にｎチャネル形ＦＥＴ３のゲート電極が接続
されている。ＦＥＴ３のソース電極はグランド（ＧＮ
Ｄ）に接続され、このドレイン電極が出力端子２に接続
されている。出力端子２と電源電圧Ｖｄｄとの間には、
負荷抵抗４が接続されている。このような反転増幅器に
おいて、入力端子１に入力される入力電圧がＦＥＴ３の
閾値電圧以下の状態では、該ＦＥＴ３がオフ状態とな
り、出力端子２は負荷抵抗４によって電源電圧Ｖｄｄに
プルアップされ、該出力端子２から電源電圧Ｖｄｄが出
力される。この状態から入力電圧を上げてゆくと、ＦＥ
Ｔ３がオン状態となり、該ＦＥＴ３のオン抵抗が徐々に
下がり、出力端子２はＧＮＤ電位にプルダウンされるこ
とになり、出力電圧が下がる。このように、入力電圧を
上げてゆくと出力電圧が下がり、反転増幅動作をする。
ば、反転増幅器）に関する技術として、次のような文献
に記載されるものがあった。 文献名：McGraw-Hill,Inc,1983,D.A.Hodges et al."ANA
LYSIS AND DESIGN OFDIGITAL INTEGRATED CIRCUITS",P.
68-69 図２は、前記文献に記載された従来の反転増幅器の回路
図である。この反転増幅器は、入力電圧を入力する入力
端子１、及び出力電圧を出力する出力端子２を有し、該
入力端子１にｎチャネル形ＦＥＴ３のゲート電極が接続
されている。ＦＥＴ３のソース電極はグランド（ＧＮ
Ｄ）に接続され、このドレイン電極が出力端子２に接続
されている。出力端子２と電源電圧Ｖｄｄとの間には、
負荷抵抗４が接続されている。このような反転増幅器に
おいて、入力端子１に入力される入力電圧がＦＥＴ３の
閾値電圧以下の状態では、該ＦＥＴ３がオフ状態とな
り、出力端子２は負荷抵抗４によって電源電圧Ｖｄｄに
プルアップされ、該出力端子２から電源電圧Ｖｄｄが出
力される。この状態から入力電圧を上げてゆくと、ＦＥ
Ｔ３がオン状態となり、該ＦＥＴ３のオン抵抗が徐々に
下がり、出力端子２はＧＮＤ電位にプルダウンされるこ
とになり、出力電圧が下がる。このように、入力電圧を
上げてゆくと出力電圧が下がり、反転増幅動作をする。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
反転増幅器のような半導体回路では、ＦＥＴ３がオフ状
態のときは該ＦＥＴ３のドレイン電極・ソース電極間に
電源電圧Ｖｄｄがすべて印加されることになり、該ＦＥ
Ｔ３のドレイン・ソース間耐圧を越える電源電圧Ｖｄｄ
の回路には使用できないという課題があった。本発明
は、前記従来技術が持っていた課題を解決し、単体ＦＥ
Ｔの耐圧以上の電圧をスイッチする半導体回路を提供す
ることを目的とする。
反転増幅器のような半導体回路では、ＦＥＴ３がオフ状
態のときは該ＦＥＴ３のドレイン電極・ソース電極間に
電源電圧Ｖｄｄがすべて印加されることになり、該ＦＥ
Ｔ３のドレイン・ソース間耐圧を越える電源電圧Ｖｄｄ
の回路には使用できないという課題があった。本発明
は、前記従来技術が持っていた課題を解決し、単体ＦＥ
Ｔの耐圧以上の電圧をスイッチする半導体回路を提供す
ることを目的とする。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明は、反転増幅器等の
半導体回路において、電圧スイッチ手段と均圧化手段と
を備えている。電圧スイッチ手段は、ｋ個（但し、ｋは
２以上の正の整数）のｎチャネル形ＦＥＴを有し、該第
１のＦＥＴのソース電極が低電圧ノードに、該第ｋのＦ
ＥＴのドレイン電極が高電圧ノードにそれぞれ接続さ
れ、該第ｉ（但し、１≦ｉ≦ｋ−１）のＦＥＴのドレイ
ン電極と該第ｉ＋１のＦＥＴのソース電極が接続され、
該第１から第ｋまでのすべてのＦＥＴのゲート電極が入
力端子に接続され、かつ該第ｉ＋１のＦＥＴの閾値電圧
が該第ｉのＦＥＴの閾値電圧よりも低く設定されてい
る。均圧化手段は、前記高電圧ノードと前記低電圧ノー
ドとの間に接続され、前記入力端子から入力される入力
電圧のゲート制御によって前記第１から第ｋまでのすべ
てのＦＥＴがオフのとき、これらの各ＦＥＴに対して均
一なソース・ドレイン間電圧をそれぞれ印加するもので
ある。そして、前記入力端子と前記第１のＦＥＴのソー
ス電極との間の電圧により、前記第ｋのＦＥＴのドレイ
ン電極から前記第１のＦＥＴのソース電極へ流れる電流
を制御する構成にしている。
に、本発明のうちの請求項１の発明は、反転増幅器等の
半導体回路において、電圧スイッチ手段と均圧化手段と
を備えている。電圧スイッチ手段は、ｋ個（但し、ｋは
２以上の正の整数）のｎチャネル形ＦＥＴを有し、該第
１のＦＥＴのソース電極が低電圧ノードに、該第ｋのＦ
ＥＴのドレイン電極が高電圧ノードにそれぞれ接続さ
れ、該第ｉ（但し、１≦ｉ≦ｋ−１）のＦＥＴのドレイ
ン電極と該第ｉ＋１のＦＥＴのソース電極が接続され、
該第１から第ｋまでのすべてのＦＥＴのゲート電極が入
力端子に接続され、かつ該第ｉ＋１のＦＥＴの閾値電圧
が該第ｉのＦＥＴの閾値電圧よりも低く設定されてい
る。均圧化手段は、前記高電圧ノードと前記低電圧ノー
ドとの間に接続され、前記入力端子から入力される入力
電圧のゲート制御によって前記第１から第ｋまでのすべ
てのＦＥＴがオフのとき、これらの各ＦＥＴに対して均
一なソース・ドレイン間電圧をそれぞれ印加するもので
ある。そして、前記入力端子と前記第１のＦＥＴのソー
ス電極との間の電圧により、前記第ｋのＦＥＴのドレイ
ン電極から前記第１のＦＥＴのソース電極へ流れる電流
を制御する構成にしている。
【０００５】請求項２の発明では、請求項１のｎチャネ
ル形ＦＥＴをｐチャネル形ＦＥＴに置き換え、さらに、
ｋ個のＦＥＴの閾値電圧の関係を逆にしている。即ち、
請求項２の半導体回路では、電圧スイッチ手段と、請求
項１と同様の均圧化手段とを備えている。電圧スイッチ
手段は、ｋ個（但し、ｋは２以上の正の整数）のｐチャ
ネル形ＦＥＴを有し、該第１のＦＥＴのソース電極が高
電圧ノードに、該第ｋのＦＥＴのドレイン電極が低電圧
ノードにそれぞれ接続され、該第ｉ（但し、１≦ｉ≦ｋ
−１）のＦＥＴのドレイン電極と該第ｉ＋１のＦＥＴの
ソース電極が接続され、該第１から第ｋまでのすべての
ＦＥＴのゲート電極が入力端子に接続され、かつ該第ｉ
＋１のＦＥＴの閾値電圧が該第ｉのＦＥＴの閾値電圧よ
りも高く設定されている。そして、前記入力端子と前記
第１のＦＥＴのソース電極との間の電圧により、前記第
１のＦＥＴのソース電極から前記第ｋのＦＥＴのドレイ
ン電極へ流れる電流を制御する構成にしている。
ル形ＦＥＴをｐチャネル形ＦＥＴに置き換え、さらに、
ｋ個のＦＥＴの閾値電圧の関係を逆にしている。即ち、
請求項２の半導体回路では、電圧スイッチ手段と、請求
項１と同様の均圧化手段とを備えている。電圧スイッチ
手段は、ｋ個（但し、ｋは２以上の正の整数）のｐチャ
ネル形ＦＥＴを有し、該第１のＦＥＴのソース電極が高
電圧ノードに、該第ｋのＦＥＴのドレイン電極が低電圧
ノードにそれぞれ接続され、該第ｉ（但し、１≦ｉ≦ｋ
−１）のＦＥＴのドレイン電極と該第ｉ＋１のＦＥＴの
ソース電極が接続され、該第１から第ｋまでのすべての
ＦＥＴのゲート電極が入力端子に接続され、かつ該第ｉ
＋１のＦＥＴの閾値電圧が該第ｉのＦＥＴの閾値電圧よ
りも高く設定されている。そして、前記入力端子と前記
第１のＦＥＴのソース電極との間の電圧により、前記第
１のＦＥＴのソース電極から前記第ｋのＦＥＴのドレイ
ン電極へ流れる電流を制御する構成にしている。
【０００６】請求項１の発明によれば、以上のように半
導体回路を構成したので、例えば、低電圧ノードと同一
の入力電圧を入力端子に入力すると、ｋ個のＦＥＴがオ
フ状態となる。このとき、均圧化手段により、高電圧ノ
ードの電圧よりも低い電圧が各ＦＥＴのソース電極・ド
レイン電極間に均等に加わる。入力端子の入力電圧を徐
々に上げ、第１のＦＥＴの閾値電圧を越えると、該第１
のＦＥＴがオン状態になり、第ｉ＋１のＦＥＴの閾値電
圧が第ｉのＦＥＴの閾値電圧よりも低く設定されている
ので、第２〜第ｋのＦＥＴもほぼ同様にオン状態となっ
てゆく。請求項２の発明によれば、ｋ個のＦＥＴを流れ
る電流の方向が請求項１の発明とは逆になるだけで、前
記とほぼ同様の作用となる。
導体回路を構成したので、例えば、低電圧ノードと同一
の入力電圧を入力端子に入力すると、ｋ個のＦＥＴがオ
フ状態となる。このとき、均圧化手段により、高電圧ノ
ードの電圧よりも低い電圧が各ＦＥＴのソース電極・ド
レイン電極間に均等に加わる。入力端子の入力電圧を徐
々に上げ、第１のＦＥＴの閾値電圧を越えると、該第１
のＦＥＴがオン状態になり、第ｉ＋１のＦＥＴの閾値電
圧が第ｉのＦＥＴの閾値電圧よりも低く設定されている
ので、第２〜第ｋのＦＥＴもほぼ同様にオン状態となっ
てゆく。請求項２の発明によれば、ｋ個のＦＥＴを流れ
る電流の方向が請求項１の発明とは逆になるだけで、前
記とほぼ同様の作用となる。
【０００７】
【発明の実施の形態】図１は、本発明の半導体回路の実
施形態を示す反転増幅器の回路図である。この反転増幅
器は、入力電圧Ｖｉを入力する入力端子１１と、出力電
圧Ｖｏを出力する出力端子１２とを有している。出力端
子１２に接続された高電圧ノードＮｈとＧＮＤに接続さ
れた低電圧ノードＮｌとの間には、入力電圧Ｖｉによっ
てゲート制御される電圧スイッチ手段が接続されてい
る。電圧スイッチ手段は、ｋ個（例えば、２個）の第１
のｎチャネル形ＦＥＴ１３−１と第２のｎチャネル形Ｆ
ＥＴ１３−２との直列回路で構成され、該第１のＦＥＴ
１３−１の閾値電圧Ｖｔに比べて第２のＦＥＴ１３−２
の閾値電圧Ｖｔが低く設定されている。第１及び第２の
ＦＥＴ１３−１，１３−２のゲート電極は入力端子１１
に接続され、該第１のＦＥＴ１３−１のソース電極が低
電圧ノードＮｌに接続され、該第１のＦＥＴ１３−１の
ドレイン電極と第２のＦＥＴ１３−２のソース電極とが
接続されている。第２のＦＥＴ１３−２のドレイン電極
は、高電圧ノードＮｈに接続されている。
施形態を示す反転増幅器の回路図である。この反転増幅
器は、入力電圧Ｖｉを入力する入力端子１１と、出力電
圧Ｖｏを出力する出力端子１２とを有している。出力端
子１２に接続された高電圧ノードＮｈとＧＮＤに接続さ
れた低電圧ノードＮｌとの間には、入力電圧Ｖｉによっ
てゲート制御される電圧スイッチ手段が接続されてい
る。電圧スイッチ手段は、ｋ個（例えば、２個）の第１
のｎチャネル形ＦＥＴ１３−１と第２のｎチャネル形Ｆ
ＥＴ１３−２との直列回路で構成され、該第１のＦＥＴ
１３−１の閾値電圧Ｖｔに比べて第２のＦＥＴ１３−２
の閾値電圧Ｖｔが低く設定されている。第１及び第２の
ＦＥＴ１３−１，１３−２のゲート電極は入力端子１１
に接続され、該第１のＦＥＴ１３−１のソース電極が低
電圧ノードＮｌに接続され、該第１のＦＥＴ１３−１の
ドレイン電極と第２のＦＥＴ１３−２のソース電極とが
接続されている。第２のＦＥＴ１３−２のドレイン電極
は、高電圧ノードＮｈに接続されている。
【０００８】また、高電圧ノードＮｈと低電圧ノードＮ
ｌとの間には、均圧化手段が接続されている。均圧化手
段は、ＦＥＴ１３−１，１３−２がオフのとき、これら
の各ＦＥＴ１３−１，１３−２に対して均一なソース・
ドレイン間電圧Ｖｓｄをそれぞれ印加するものであり、
線形抵抗である均圧用抵抗１４−１，１４−２の直列回
路で構成され、この抵抗１４−１と１４−２の接続点が
ＦＥＴ１３−１のドレイン電極及びＦＥＴ１３−２のソ
ース電極に接続されている。高電圧ノードＮｈと電源電
圧Ｖｄｄとの間には、負荷抵抗１５が接続され、入力電
圧Ｖｉを反転した出力電圧Ｖｏを出力端子１２から出力
するようになっている。ここで、第１及び第２のｎチャ
ネル形ＦＥＴ１３−１，１３−２は、ゲート長が０．５
μｍ、ゲート幅が３０μｍの耐熱性Ｗ−ＡｌゲートのＧ
ａＡｓＭＥＳＦＥＴを用いており、第１のＦＥＴ１３−
１の閾値電圧Ｖｔが０．１Ｖ、第２のＦＥＴ１３−２の
閾値電圧Ｖｔが−１．５Ｖに設定されている。第１のＦ
ＥＴ１３−１のＫ値は１０ｍＳ／Ｖ、第２のＦＥＴ１３
−２のＫ値は１０ｍＳ／Ｖである。均圧用抵抗１４−
１，１４−２の抵抗値は１０ＫΩ、負荷抵抗１５の抵抗
値は１ＫΩ、及び電源電圧Ｖｄｄは３．３Ｖにしてい
る。
ｌとの間には、均圧化手段が接続されている。均圧化手
段は、ＦＥＴ１３−１，１３−２がオフのとき、これら
の各ＦＥＴ１３−１，１３−２に対して均一なソース・
ドレイン間電圧Ｖｓｄをそれぞれ印加するものであり、
線形抵抗である均圧用抵抗１４−１，１４−２の直列回
路で構成され、この抵抗１４−１と１４−２の接続点が
ＦＥＴ１３−１のドレイン電極及びＦＥＴ１３−２のソ
ース電極に接続されている。高電圧ノードＮｈと電源電
圧Ｖｄｄとの間には、負荷抵抗１５が接続され、入力電
圧Ｖｉを反転した出力電圧Ｖｏを出力端子１２から出力
するようになっている。ここで、第１及び第２のｎチャ
ネル形ＦＥＴ１３−１，１３−２は、ゲート長が０．５
μｍ、ゲート幅が３０μｍの耐熱性Ｗ−ＡｌゲートのＧ
ａＡｓＭＥＳＦＥＴを用いており、第１のＦＥＴ１３−
１の閾値電圧Ｖｔが０．１Ｖ、第２のＦＥＴ１３−２の
閾値電圧Ｖｔが−１．５Ｖに設定されている。第１のＦ
ＥＴ１３−１のＫ値は１０ｍＳ／Ｖ、第２のＦＥＴ１３
−２のＫ値は１０ｍＳ／Ｖである。均圧用抵抗１４−
１，１４−２の抵抗値は１０ＫΩ、負荷抵抗１５の抵抗
値は１ＫΩ、及び電源電圧Ｖｄｄは３．３Ｖにしてい
る。
【０００９】次に、図１の反転増幅器の動作を説明す
る。入力端子１１の入力電圧Ｖｉを０Ｖにすると、ＦＥ
Ｔ１３−１，１３−２はオフ状態となる。抵抗１４−
１，１４−２の抵抗値は合計で２０ＫΩであり、負荷抵
抗１５に比較して十分大きいため、出力端子１２の出力
電圧Ｖｏはほぼ電源電圧Ｖｄｄにプルアップされる。こ
のとき、抵抗１４−１，１４−２により、ＦＥＴ１３−
１，１３−２にほぼ均等な電圧約１．６Ｖが加わる。入
力電圧Ｖｉを徐々に上げ、０．１Ｖを越えると、ＦＥＴ
１３−１がオン状態になる。ＦＥＴ１３−２のソース電
位は、ＦＥＴ１３−１のソース・ドレイン間電圧Ｖｓｄ
１分だけ高くなっているが、逆にこのＦＥＴ１３−２の
閾値電圧ＶｔがＦＥＴ１３−１の閾値電圧Ｖｔよりも低
く設定されているので、該ＦＥＴ１３−２もほぼ同様に
オン状態となっていく。この様子が図３に示されてい
る。図３は、入力電圧Ｖｉを０Ｖから１Ｖまで変化させ
たときのＦＥＴ１３−１，１３−２のソース・ドレイン
間電圧Ｖｓｄ１，Ｖｓｄ２の変化と出力電圧Ｖｏの変化
を回路シミュレータでシミュレーションした結果を示す
もので、図１の入力電圧変化に対する要部の電圧変化特
性図である。この図３から明らかなように、ＦＥＴ１３
−１，１３−２にほぼ均一に電圧がかかっており、しか
も、その最大値が１．６Ｖを越えていない。
る。入力端子１１の入力電圧Ｖｉを０Ｖにすると、ＦＥ
Ｔ１３−１，１３−２はオフ状態となる。抵抗１４−
１，１４−２の抵抗値は合計で２０ＫΩであり、負荷抵
抗１５に比較して十分大きいため、出力端子１２の出力
電圧Ｖｏはほぼ電源電圧Ｖｄｄにプルアップされる。こ
のとき、抵抗１４−１，１４−２により、ＦＥＴ１３−
１，１３−２にほぼ均等な電圧約１．６Ｖが加わる。入
力電圧Ｖｉを徐々に上げ、０．１Ｖを越えると、ＦＥＴ
１３−１がオン状態になる。ＦＥＴ１３−２のソース電
位は、ＦＥＴ１３−１のソース・ドレイン間電圧Ｖｓｄ
１分だけ高くなっているが、逆にこのＦＥＴ１３−２の
閾値電圧ＶｔがＦＥＴ１３−１の閾値電圧Ｖｔよりも低
く設定されているので、該ＦＥＴ１３−２もほぼ同様に
オン状態となっていく。この様子が図３に示されてい
る。図３は、入力電圧Ｖｉを０Ｖから１Ｖまで変化させ
たときのＦＥＴ１３−１，１３−２のソース・ドレイン
間電圧Ｖｓｄ１，Ｖｓｄ２の変化と出力電圧Ｖｏの変化
を回路シミュレータでシミュレーションした結果を示す
もので、図１の入力電圧変化に対する要部の電圧変化特
性図である。この図３から明らかなように、ＦＥＴ１３
−１，１３−２にほぼ均一に電圧がかかっており、しか
も、その最大値が１．６Ｖを越えていない。
【００１０】以上のように、本実施形態では次のような
効果がある。２個のＦＥＴ１３−１，１３−２のソース
電極・ドレイン電極を縦続接続したとき、これらの各Ｆ
ＥＴ１３−１，１３−２のソース・ドレイン間電圧Ｖｓ
ｄ１，Ｖｓｄ２は、流れるドレイン電流が共に等しい条
件でバランスした点で決まる。また、ＦＥＴ１３−１，
１３−２のオフ時のソース・ドレイン間電流特性は、サ
ブスレシュホールド領域と呼ばれる。ソース・ドレイン
間電流は、ソース・ドレイン間電圧Ｖｓｄ１，Ｖｓｄ２
の指数関数的に変化するので、ＦＥＴ１３−１，１３−
２の素子のばらつき等が少しでも生ずると、全体の電圧
が２個のＦＥＴ１３−１，１３−２のソース電極・ドレ
イン電極のどちらかにほとんど印加される状態となるこ
とは想像に難くない。ここで、本実施形態のように、抵
抗１４−１，１４−２を設けたことにより、ＦＥＴ１３
−１，１３−２がオフ時には、抵抗１４−１，１４−２
の分圧により、２個のＦＥＴ１３−１，１３−２に均等
な電圧が印加されることになる。この結果、原理上、最
大のスイッチ可能な電圧として、ＦＥＴ１３−１，１３
−２のソース・ドレイン間耐圧のほぼ２倍となる。抵抗
１４−１，１４−２として、例えば、半導体で製作した
線形抵抗を使用した場合、素子ばらつきによる分圧比の
変動は、ＦＥＴ１３−１，１３−２のサブスレシュホー
ルド特性に基づく変動に比べて極めて小さいといえ、安
定した特性が得られる。
効果がある。２個のＦＥＴ１３−１，１３−２のソース
電極・ドレイン電極を縦続接続したとき、これらの各Ｆ
ＥＴ１３−１，１３−２のソース・ドレイン間電圧Ｖｓ
ｄ１，Ｖｓｄ２は、流れるドレイン電流が共に等しい条
件でバランスした点で決まる。また、ＦＥＴ１３−１，
１３−２のオフ時のソース・ドレイン間電流特性は、サ
ブスレシュホールド領域と呼ばれる。ソース・ドレイン
間電流は、ソース・ドレイン間電圧Ｖｓｄ１，Ｖｓｄ２
の指数関数的に変化するので、ＦＥＴ１３−１，１３−
２の素子のばらつき等が少しでも生ずると、全体の電圧
が２個のＦＥＴ１３−１，１３−２のソース電極・ドレ
イン電極のどちらかにほとんど印加される状態となるこ
とは想像に難くない。ここで、本実施形態のように、抵
抗１４−１，１４−２を設けたことにより、ＦＥＴ１３
−１，１３−２がオフ時には、抵抗１４−１，１４−２
の分圧により、２個のＦＥＴ１３−１，１３−２に均等
な電圧が印加されることになる。この結果、原理上、最
大のスイッチ可能な電圧として、ＦＥＴ１３−１，１３
−２のソース・ドレイン間耐圧のほぼ２倍となる。抵抗
１４−１，１４−２として、例えば、半導体で製作した
線形抵抗を使用した場合、素子ばらつきによる分圧比の
変動は、ＦＥＴ１３−１，１３−２のサブスレシュホー
ルド特性に基づく変動に比べて極めて小さいといえ、安
定した特性が得られる。
【００１１】一方、入力電圧Ｖｉを上げてゆき、ＦＥＴ
１３−１，１３−２をオンさせる場合、例えば、先にＦ
ＥＴ１３−１がオンとなり、ＦＥＴ１３−２がオフのま
まの状態が続くと、該ＦＥＴ１３−２のソース電極・ド
レイン電極間に電源電圧Ｖｄｄがほとんど印加されるこ
とになり、耐圧が要求されてしまう。そこで、本実施形
態では、ＦＥＴ１３−２の閾値電圧ＶｔをＦＥＴ１３−
１の閾値電圧Ｖｔに比べて低く設定したので、オフ時に
は該ＦＥＴ１３−２のソース電位がＧＮＤ電位より高く
なっているが、等価的にその電位を下げる効果となり、
ＦＥＴ１３−１と１３−２がほぼ同様なオン特性とな
る。そのため、一方のＦＥＴ（１３−１または１３−
２）のソース電極・ドレイン電極に極端に電圧が印加さ
れることがなく、ほぼ均等にかかる。
１３−１，１３−２をオンさせる場合、例えば、先にＦ
ＥＴ１３−１がオンとなり、ＦＥＴ１３−２がオフのま
まの状態が続くと、該ＦＥＴ１３−２のソース電極・ド
レイン電極間に電源電圧Ｖｄｄがほとんど印加されるこ
とになり、耐圧が要求されてしまう。そこで、本実施形
態では、ＦＥＴ１３−２の閾値電圧ＶｔをＦＥＴ１３−
１の閾値電圧Ｖｔに比べて低く設定したので、オフ時に
は該ＦＥＴ１３−２のソース電位がＧＮＤ電位より高く
なっているが、等価的にその電位を下げる効果となり、
ＦＥＴ１３−１と１３−２がほぼ同様なオン特性とな
る。そのため、一方のＦＥＴ（１３−１または１３−
２）のソース電極・ドレイン電極に極端に電圧が印加さ
れることがなく、ほぼ均等にかかる。
【００１２】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 上記実施形態の均圧化手段は、線形抵抗からな
る抵抗１４−１，１４−２を用いて構成しているが、均
圧化できれば素子は何でもよい。例えば、非線形抵抗や
ダイオード、さらにこれらを組み合わせた回路ネットワ
ークや演算増幅器等の能動的な回路でも良い。 （ｂ） 上記実施形態の電圧スイッチ手段は、２個のｎ
チャネル形ＦＥＴ１３−１，１３−２によって構成して
いるが、３個以上のｎチャネル形ＦＥＴを用い、これら
のＦＥＴの閾値電圧Ｖｔを低電圧ノードＮｌ側のＦＥＴ
から高電圧ノードＮｈ側のＦＥＴへ順に下がるように設
定し、均圧用抵抗１４−１，１４−２の数もそれに見合
った分だけ設ければ、上記実施形態と同様の作用、効果
が得られる。 （ｃ） 上記実施形態のｎチャネル形ＦＥＴ１３−１，
１３−２は、ｐチャネル形ＦＥＴに置き換えても良い。
この場合、電源電圧Ｖｄｄを負電圧にし（即ち、図１の
低電圧ノードＮｌが高電圧ノードに、高電圧ノードＮｈ
が低電圧ノードになる）、閾値電圧Ｖｔの関係を逆にす
れば良い（即ち、ＦＥＴの閾値電圧ＶｔをＧＮＤ側のＦ
ＥＴから順に上がるように設定する）。このような構成
にしても、上記実施形態と同様の効果が得られる。ま
た、前記（ｂ）と同様に、電圧スイッチ手段を構成する
ｐチャネル形ＦＥＴの数は、３個以上でも良い。 （ｄ） 上記実施形態及び前記（ａ）〜（ｃ）の変形例
では、電圧スイッチ手段を構成するＦＥＴとしてＧａＡ
ｓＭＥＳＦＥＴを用いた例を説明したが、ＭＯＳＦＥＴ
等の他のＦＥＴで構成しても、ほぼ同様の作用、効果が
得られる。 （ｅ） 上記実施形態及び前記（ａ）〜（ｄ）では、半
導体回路の例として反転増幅器について説明したが、図
１の負荷抵抗１５を他の回路に代える、つまり電圧スイ
ッチ手段及び均圧化手段を他の回路に組込むことによ
り、種々の半導体回路を構成することが可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 上記実施形態の均圧化手段は、線形抵抗からな
る抵抗１４−１，１４−２を用いて構成しているが、均
圧化できれば素子は何でもよい。例えば、非線形抵抗や
ダイオード、さらにこれらを組み合わせた回路ネットワ
ークや演算増幅器等の能動的な回路でも良い。 （ｂ） 上記実施形態の電圧スイッチ手段は、２個のｎ
チャネル形ＦＥＴ１３−１，１３−２によって構成して
いるが、３個以上のｎチャネル形ＦＥＴを用い、これら
のＦＥＴの閾値電圧Ｖｔを低電圧ノードＮｌ側のＦＥＴ
から高電圧ノードＮｈ側のＦＥＴへ順に下がるように設
定し、均圧用抵抗１４−１，１４−２の数もそれに見合
った分だけ設ければ、上記実施形態と同様の作用、効果
が得られる。 （ｃ） 上記実施形態のｎチャネル形ＦＥＴ１３−１，
１３−２は、ｐチャネル形ＦＥＴに置き換えても良い。
この場合、電源電圧Ｖｄｄを負電圧にし（即ち、図１の
低電圧ノードＮｌが高電圧ノードに、高電圧ノードＮｈ
が低電圧ノードになる）、閾値電圧Ｖｔの関係を逆にす
れば良い（即ち、ＦＥＴの閾値電圧ＶｔをＧＮＤ側のＦ
ＥＴから順に上がるように設定する）。このような構成
にしても、上記実施形態と同様の効果が得られる。ま
た、前記（ｂ）と同様に、電圧スイッチ手段を構成する
ｐチャネル形ＦＥＴの数は、３個以上でも良い。 （ｄ） 上記実施形態及び前記（ａ）〜（ｃ）の変形例
では、電圧スイッチ手段を構成するＦＥＴとしてＧａＡ
ｓＭＥＳＦＥＴを用いた例を説明したが、ＭＯＳＦＥＴ
等の他のＦＥＴで構成しても、ほぼ同様の作用、効果が
得られる。 （ｅ） 上記実施形態及び前記（ａ）〜（ｄ）では、半
導体回路の例として反転増幅器について説明したが、図
１の負荷抵抗１５を他の回路に代える、つまり電圧スイ
ッチ手段及び均圧化手段を他の回路に組込むことによ
り、種々の半導体回路を構成することが可能である。
【００１３】
【発明の効果】以上詳細に説明したように、本発明で
は、電圧スイッチ手段と均圧化手段とを備え、入力端子
と第１のＦＥＴのソース電極との間の電圧により、第ｋ
のＦＥＴ（または第１のＦＥＴ）のドレイン電極（また
はソース電極）から第１のＦＥＴ（または第ｋのＦＥ
Ｔ）のソース電極（またはドレイン電極）へ流れる電流
を制御する構成にしたので、ＦＥＴがオフ状態のときに
は、均圧化手段によってそれらの各ＦＥＴに均等な電圧
が印加されることになり、最大のスイッチ可能な電圧を
従来のものよりも高くできる。さらに、分圧化手段の素
子ばらつきによる分圧比の変動は、ＦＥＴのサブスレシ
ュホールド特性に基づく変動に比べて極めて小さいの
で、安定した特性が得られる。その上、入力電圧を上げ
てゆき、電圧スイッチ手段を構成するＦＥＴをオンさせ
る場合、各ＦＥＴの閾値電圧を所定の関係に設定したの
で、各ＦＥＴがほぼ同様なオン特性となり、あるＦＥＴ
のソース電極・ドレイン電極に極端に電圧が印加される
ことがなく、各ＦＥＴにほぼ均等に電圧がかかる。従っ
て、単体ＦＥＴの耐圧以上の電圧をスイッチする半導体
回路を実現できる。
は、電圧スイッチ手段と均圧化手段とを備え、入力端子
と第１のＦＥＴのソース電極との間の電圧により、第ｋ
のＦＥＴ（または第１のＦＥＴ）のドレイン電極（また
はソース電極）から第１のＦＥＴ（または第ｋのＦＥ
Ｔ）のソース電極（またはドレイン電極）へ流れる電流
を制御する構成にしたので、ＦＥＴがオフ状態のときに
は、均圧化手段によってそれらの各ＦＥＴに均等な電圧
が印加されることになり、最大のスイッチ可能な電圧を
従来のものよりも高くできる。さらに、分圧化手段の素
子ばらつきによる分圧比の変動は、ＦＥＴのサブスレシ
ュホールド特性に基づく変動に比べて極めて小さいの
で、安定した特性が得られる。その上、入力電圧を上げ
てゆき、電圧スイッチ手段を構成するＦＥＴをオンさせ
る場合、各ＦＥＴの閾値電圧を所定の関係に設定したの
で、各ＦＥＴがほぼ同様なオン特性となり、あるＦＥＴ
のソース電極・ドレイン電極に極端に電圧が印加される
ことがなく、各ＦＥＴにほぼ均等に電圧がかかる。従っ
て、単体ＦＥＴの耐圧以上の電圧をスイッチする半導体
回路を実現できる。
【図１】本発明の実施形態を示す反転増幅器の回路図で
ある。
ある。
【図２】従来の反転増幅器の回路図である。
【図３】図１の入力電圧変化に対する要部の電圧変化特
性図である。
性図である。
１１ 入力端子 １２ 出力端子 １３−１，１３−２ ＦＥＴ １４−１，１４−２ 均圧用抵抗 １５ 負荷抵抗 Ｎｌ 低電圧ノード Ｎｈ 高電圧ノード Ｖｉ 入力電圧 Ｖｏ 出力電圧 Ｖｄｄ 電源電圧
Claims (2)
- 【請求項１】 ｋ個（但し、ｋは２以上の正の整数）の
ｎチャネル形電界効果トランジスタを有し、該第１の電
界効果トランジスタのソース電極が低電圧ノードに、該
第ｋの電界効果トランジスタのドレイン電極が高電圧ノ
ードにそれぞれ接続され、該第ｉ（但し、１≦ｉ≦ｋ−
１）の電界効果トランジスタのドレイン電極と該第ｉ＋
１の電界効果トランジスタのソース電極が接続され、該
第１から第ｋまでのすべての電界効果トランジスタのゲ
ート電極が入力端子に接続され、かつ該第ｉ＋１の電界
効果トランジスタの閾値電圧が該第ｉの電界効果トラン
ジスタの閾値電圧よりも低い電圧スイッチ手段と、 前記高電圧ノードと前記低電圧ノードとの間に接続さ
れ、前記入力端子から入力される入力電圧のゲート制御
によって前記第１から第ｋまでのすべての電界効果トラ
ンジスタがオフのとき、これらの各電界効果トランジス
タに対して均一なソース・ドレイン間電圧をそれぞれ印
加する均圧化手段とを備え、 前記入力端子と前記第１の電界効果トランジスタのソー
ス電極との間の電圧により、前記第ｋの電界効果トラン
ジスタのドレイン電極から前記第１の電界効果トランジ
スタのソース電極へ流れる電流を制御する構成にしたこ
とを特徴とする半導体回路。 - 【請求項２】 ｋ個（但し、ｋは２以上の正の整数）の
ｐチャネル形電界効果トランジスタを有し、該第１の電
界効果トランジスタのソース電極が高電圧ノードに、該
第ｋの電界効果トランジスタのドレイン電極が低電圧ノ
ードにそれぞれ接続され、該第ｉ（但し、１≦ｉ≦ｋ−
１）の電界効果トランジスタのドレイン電極と該第ｉ＋
１の電界効果トランジスタのソース電極が接続され、該
第１から第ｋまでのすべての電界効果トランジスタのゲ
ート電極が入力端子に接続され、かつ該第ｉ＋１の電界
効果トランジスタの閾値電圧が該第ｉの電界効果トラン
ジスタの閾値電圧よりも高い電圧スイッチ手段と、 前記高電圧ノードと前記低電圧ノードとの間に接続さ
れ、前記入力端子から入力される入力電圧のゲート制御
によって前記第１から第ｋまでのすべての電界効果トラ
ンジスタがオフのとき、これらの各電界効果トランジス
タに対して均一なソース・ドレイン間電圧をそれぞれ印
加する均圧化手段とを備え、 前記入力端子と前記第１の電界効果トランジスタのソー
ス電極との間の電圧により、前記第１の電界効果トラン
ジスタのソース電極から前記第ｋの電界効果トランジス
タのドレイン電極へ流れる電流を制御する構成にしたこ
とを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079708A JPH10276076A (ja) | 1997-03-31 | 1997-03-31 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079708A JPH10276076A (ja) | 1997-03-31 | 1997-03-31 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276076A true JPH10276076A (ja) | 1998-10-13 |
Family
ID=13697715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9079708A Withdrawn JPH10276076A (ja) | 1997-03-31 | 1997-03-31 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10276076A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013151011A1 (ja) * | 2012-04-04 | 2013-10-10 | 株式会社 日立ハイテクノロジーズ | スイッチ回路、質量分析装置及びスイッチ回路の制御方法 |
| US9059697B2 (en) | 2013-04-08 | 2015-06-16 | Fujitsu Semiconductor Limited | Drive circuit and drive method for driving normally-on-type transistor |
| US11196421B2 (en) | 2019-11-15 | 2021-12-07 | Fuji Electric Co., Ltd. | Logic circuit and circuit chip |
-
1997
- 1997-03-31 JP JP9079708A patent/JPH10276076A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013151011A1 (ja) * | 2012-04-04 | 2013-10-10 | 株式会社 日立ハイテクノロジーズ | スイッチ回路、質量分析装置及びスイッチ回路の制御方法 |
| JP2013219428A (ja) * | 2012-04-04 | 2013-10-24 | Hitachi High-Technologies Corp | スイッチ回路、質量分析装置及びスイッチ回路の制御方法 |
| US9337822B2 (en) | 2012-04-04 | 2016-05-10 | Hitachi High-Technologies Corporation | Switch circuit, mass spectrometer, and control method for switch circuit |
| US9059697B2 (en) | 2013-04-08 | 2015-06-16 | Fujitsu Semiconductor Limited | Drive circuit and drive method for driving normally-on-type transistor |
| US11196421B2 (en) | 2019-11-15 | 2021-12-07 | Fuji Electric Co., Ltd. | Logic circuit and circuit chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |