JP6107435B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、窒化ガリウム高電子移動度電界効果トランジスタ（以下ＧａＮ−ＨＥＭＴと略す）をサージ破壊から保護する半導体装置及びその製造方法に関する。
外部からゲートパッドを経由してＧａＮ−ＨＥＭＴに数アンペアのサージ電流が流入すると、ゲート電極直下のＧａＮ系エピタキシャル層の一部又は全体が破壊又は劣化してＧａＮ−ＨＥＭＴが破壊又は劣化する。そこで、サージ電流を逃がすためにＧａＮ−ＨＥＭＴに縦型ＰＮダイオードを接続した半導体装置が提案されている（例えば、特許文献１参照）。
特開２０１０−０４０８１４号公報
従来の装置ではＰ型Ｓｉ基板を縦型ＰＮダイオードのアノードに用いていた。しかし、Ｐ型Ｓｉ基板の不純物濃度の調整は困難なため、ダイオードの降伏電圧の調整が困難であった。
また、従来の装置の縦型ＰＮダイオードではゲート電極からＧＮＤまでの距離が長いため、降伏後のダイオードの直列抵抗が大きい。このため、サージ電流によりダイオードが熱破壊されるという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的はサージによる破壊又は劣化を防止し、降伏電圧を調節することができる半導体装置及びその製造方法を得るものである。
本発明に係る半導体装置は、上面と下面を有する半導体基板と、前記半導体基板の前記上面の上に形成された半導体層と、ゲート電極と、ドレイン電極と、ソース電極とを有する電界効果トランジスタと、前記半導体基板の前記上面に形成されたＰ型拡散層と、前記半導体基板の前記上面に形成され、前記Ｐ型拡散層と共に横型ダイオードを構成する第１のＮ型拡散層と、前記Ｐ型拡散層を接地点に接続する第１の接続電極と、前記第１のＮ型拡散層を前記ゲート電極又は前記ドレイン電極に接続する第２の接続電極と、前記Ｐ型拡散層内に形成された第２のＮ型拡散層とを備え、前記第１のＮ型拡散層は前記Ｐ型拡散層内に形成され、前記第１の接続電極は前記第２のＮ型拡散層を介して前記Ｐ型拡散層に接続されていることを特徴とする。
本発明により、サージによる破壊又は劣化を防止し、降伏電圧を調節することができる。
本発明の実施の形態１に係る半導体装置を示す上面図である。 図１のＩ−ＩＩに沿った断面図である。 図１のＩＩＩ−ＩＶに沿った断面図である。 図１のＶ−ＶＩに沿った断面図である。 本発明の実施の形態１に係るサージ保護素子の電気特性を示す図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態２に係るサージ保護素子を示す上面図である。 本発明の実施の形態２に係るサージ保護素子を示す断面図である。 本発明の実施の形態２に係るサージ保護素子の電気特性を示す図である。 本発明の実施の形態３に係るサージ保護素子を示す上面図である。 本発明の実施の形態３に係るサージ保護素子を示す断面図である。 本発明の実施の形態４に係るサージ保護素子を示す上面図である。 本発明の実施の形態４に係るサージ保護素子を示す断面図である。 本発明の実施の形態５に係るサージ保護素子を示す上面図である。 本発明の実施の形態５に係るサージ保護素子を示す断面図である。 本発明の実施の形態６に係る半導体装置を示す上面図である。 本発明の実施の形態６に係るサージ保護素子を示す断面図である。 本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。図２は、図１のＩ−ＩＩに沿った断面図である。半導体基板１はシリコンカーバイド（ＳｉＣ）又はシリコン（Ｓｉ）からなり、窒化ガリウム（ＧａＮ）エピ層の支持基板となる。この半導体基板１の上面の上にＧａＮバッファー層２、アンドープＧａＮチャネル層３、及びＡｌＧａＮ電子供給層４が順に形成されている。
ＧａＮバッファー層２はＳｉＣ又はＳｉとＧａＮとの格子定数の差を緩和する。ゲート電極５、ソース電極６、及びドレイン電極７がＡｌＧａＮ電子供給層４の上面に設けられている。これらの電極は平面視で櫛型に配置されている。ゲートパッド５ａがゲート電極５に接続され、ドレインパッド７ａがドレイン電極７に接続されている。これらの構成により電界効果トランジスタ９が形成されている。ここでは電界効果トランジスタ９はＧａＮ−ＨＥＭＴである。
半導体基板１の下面に裏面電極１０が形成され、この裏面電極１０はチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）等からなり、通常は接地（ＧＮＤ）されている。ＡｌＧａＮ電子供給層４とアンドープＧａＮチャネル層３のヘテロ接合において自発分極とピエゾ分極により高濃度かつ高移動度の２次元電子ガス（２ＤＥＧ）が得られるため、電界効果トランジスタ９は高電圧高電流での高周波動作が可能となる。
図３は、図１のＩＩＩ−ＩＶに沿った断面図である。ＡｌＧａＮ電子供給層４上にシリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）からなる絶縁膜１１を介してゲートパッド５ａが形成されている。
図４は、図１のＶ−ＶＩに沿った断面図である。半導体基板１の上面にＰ型拡散層１２が形成されている。Ｐ型拡散層１２の中央部にＮ＋型拡散層１３が形成され、Ｐ型拡散層１２の外周部にＮ＋型拡散層１４が形成されている。シリコン酸化膜（ＳｉＯ２）からなる絶縁膜１５がＰ型拡散層１２とＮ＋型拡散層１３とＮ＋型拡散層１４上に形成されている。Ｐ型拡散層１２の不純物濃度はＮ＋型拡散層１３，１４よりも低い。
接続電極１６が絶縁膜１５に設けられたビアを介してＰ型拡散層１２を接地パッド１７に接続し、接地パッド１７はワイヤ又はビアにより接地点に接続される。接続電極１８が、絶縁膜１５に設けられたビアを介してＮ＋型拡散層１３をゲートパッド５ａに接続する。
これらのＰ型拡散層１２とＮ＋型拡散層１３とＮ＋型拡散層１４は双方向の横型ダイオードを構成する。この横型ダイオードはゲート用のサージ保護素子１９である。図５は、本発明の実施の形態１に係るサージ保護素子の電気特性を示す図である。サージ保護素子１９は、設定した正又は負の電圧を超える電圧がゲート・ソース間に印加されると降伏する。
続いて上記の半導体装置の製造方法を説明する。図６から図８は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
まず、図６に示すように、サージ保護素子領域において、半導体基板１の上面にイオン注入法又は拡散法にてＰ型不純物（ボロン，アルミニウム等）を１０１５個／ｃｍ３から１０１７個／ｃｍ３の濃度でドープし、８００℃から１２００℃の高温熱処理にてアニール、ドライブさせることでＰ型拡散層１２を形成する。次に、Ｐ型拡散層１２にイオン注入法又は拡散法にてＮ型不純物（ヒ素，リン等）を１０１８個／ｃｍ３から１０２０個／ｃｍ３の濃度でドープし、８００℃から１２００℃の高温熱処理にてアニール、ドライブさせることでＮ＋型拡散層１３とＮ＋型拡散層１４を形成する。
次に、図７に示すように、半導体基板１の上面全面の上にＧａＮバッファー層２、アンドープＧａＮチャネル層３、及びＡｌＧａＮ電子供給層４を順に有機金属化学気相堆積法（ＭＯＣＶＤ法）等で形成する。その後、ゲート電極５等を形成して電界効果トランジスタ９を形成する。
次に、図８に示すように、サージ保護素子領域において、ＧａＮバッファー層２、アンドープＧａＮチャネル層３、及びＡｌＧａＮ電子供給層４を除去する。そして、露出した半導体基板１、Ｐ型拡散層１２、Ｎ＋型拡散層１３，１４を覆うシリコン酸化膜（ＳｉＯ２）等の絶縁膜１５を化学気相堆積法（ＣＶＤ法）等により形成する。
続いて、サージ保護素子１９の動作を説明する。ゲートパッド５ａに裏面電極１０を基準に正電位を印加した場合、Ｐ型拡散層１２と接地側のＮ＋型拡散層１４で構成されるダイオードは順方向接続となるのでＰ型拡散層１２に電流は流れ、ゲート側のＮ＋型拡散層１３とＰ型拡散層１２で構成されるダイオードは逆方向接続となるので降伏電圧以上では電流は流れない。
サージによりＮ＋型拡散層１３とＰ型拡散層１２との間にアバランシェ降伏電圧以上の電圧が印加されるとすると急激に降伏電流が流れる。Ｐ型拡散層１２とＮ＋型拡散層１４で構成されるダイオードは順方向接続なので、降伏電流はＮ＋型拡散層１４、接続電極１６、接地パッド１７を介して接地点に流れる。
なお、高電圧電源（Ｖｄｄ＝２０Ｖ〜１００Ｖ）を用いるＧａＮ−ＨＥＭＴでは高周波動作時のゲート電圧振幅が電源電圧の数倍（２から３倍）となる。そこで、Ｎ＋型拡散層１４とＰ型拡散層１２で構成されるダイオードの降伏電圧、Ｎ＋型拡散層１３とＰ型拡散層１２で構成されるダイオードの降伏電圧、及び両ダイオードの降伏電圧差は、高周波動作時のゲート電圧振幅より広い電圧幅に設定して高周波動作時には両ダイオードとも降伏しないようにする。さらに、これらの電圧をドレイン−ゲート間降伏電圧とゲート−ソース間降伏電圧より低く設定することで、ゲートにサージ流入時には電界効果トランジスタ９よりダイオードが先に降伏する。
本実施の形態のサージ保護素子１９は電界効果トランジスタ９のゲートと接地点の間に接続された双方向ダイオードとして機能する。このため、外部からゲートにサージ電流が流入しても電界効果トランジスタ９の能動領域を放電や発熱による破壊や劣化から防止することができる。
また、Ｎ＋型拡散層１３，１４の深さ、Ｐ型拡散層１２の不純物濃度、Ｎ＋型拡散層１３とＮ＋型拡散層１４の間隔を調整することによりダイオードの降伏電圧を調節することができる。具体的には、降伏電圧は、Ｎ＋型拡散層１３，１４の深さを深くし、Ｐ型拡散層１２のＰ型不純物濃度を低くし、Ｎ＋型拡散層１３とＮ＋型拡散層１４の間隔を広げるほど増大する。
また、接続電極１６がＰ型拡散層１２を接地点に接続することで、ゲート電極５から接地点までの距離を短くし、降伏後のダイオードの直列抵抗を小さくしている。このため、サージ電流によりダイオードが熱破壊されるのを防ぐことができる。
なお、本実施の形態の双方向の横型ダイオードにおいて、Ｐ型拡散層１２をＮ型拡散層に入れ替え、Ｎ＋型拡散層１３，１４をＰ＋型拡散層に入れ替えても同等の効果を得ることができる。
実施の形態２．
図９は、本発明の実施の形態２に係るサージ保護素子を示す上面図である。図１０は、本発明の実施の形態２に係るサージ保護素子を示す断面図である。半導体基板１の上面にＰ型拡散層２０が形成されている。Ｐ型拡散層２０の中央部にＮ＋型拡散層２１が形成され、Ｐ型拡散層２０の外周部にＰ＋型拡散層２２が形成されている。Ｐ型拡散層２０の不純物濃度はＮ＋型拡散層２１よりも低い。シリコン酸化膜（ＳｉＯ２）からなる絶縁膜１５がＰ型拡散層２０とＮ＋型拡散層２１とＰ＋型拡散層２２上に形成されている。
接続電極２３が、絶縁膜１５に設けられたビアを介してＰ＋型拡散層２２を接地パッド２４に接続し、接地パッド２４はワイヤ又はビアにより接地点に接続される。接続電極２５が、絶縁膜１５に設けられたビアを介してＮ＋型拡散層２１をドレインパッド７ａに接続する。これらのＰ型拡散層２０とＮ＋型拡散層２１とＰ＋型拡散層２２は双方向の横型ダイオードを構成する。この横型ダイオードはドレイン用のサージ保護素子２６である。図１１は、本発明の実施の形態２に係るサージ保護素子の電気特性を示す図である。サージ保護素子２６は、設定した正又は負の電圧を超える電圧がソース・ドレイン間に印加されると降伏する。
続いて上記の半導体装置の製造方法を説明する。Ｐ型拡散層２０とＮ＋型拡散層２１は、実施の形態１のＰ型拡散層１２とＮ＋型拡散層１３，１４と同様の方法により形成される。Ｐ＋型拡散層２２は、Ｐ型拡散層２０にイオン注入法又は拡散法にてＰ型不純物（ボロン，アルミニウム等）を１０１８個／ｃｍ３から１０２０個／ｃｍ３の濃度でドープし、８００℃から１２００℃の高温熱処理にてアニール、ドライブさせることで形成される。また、実施の形態１と同様に電界効果トランジスタ９を構成するＧａＮエピタキシャル層を形成する前に、Ｐ型拡散層２０、Ｎ＋型拡散層２１、及びＰ＋型拡散層２２を形成する。その後の製造工程も実施の形態１と同様である。
続いて、サージ保護素子２６の動作を説明する。ドレインパッド７ａに裏面電極１０を基準に正電位を印加した場合、Ｎ＋型拡散層２１とＰ型拡散層２０で構成されるダイオードは逆方向接続となるのでアバランシェ降伏電圧以下では電流は流れない。
サージによりＮ＋型拡散層２１とＰ型拡散層２０の間にアバランシェ降伏電圧以上の電圧が印加されるとすると急激に降伏電流が流れる。降伏電流はＰ＋型拡散層２２、接続電極２３、接地パッド２４を介して接地点に流れる。
なお、ダイオードの降伏電圧は、高周波動作時のドレイン電圧振幅より広い電圧幅に設定して高周波動作時にダイオードが降伏しないようにする。さらに、この電圧をドレイン−ゲート間降伏電圧とゲート−ソース間降伏電圧より低く設定することで、ドレインにサージ流入時には電界効果トランジスタ９よりダイオードが先に降伏する。
本実施の形態のサージ保護素子２６は電界効果トランジスタ９のドレインと接地点の間に接続された横型ダイオードとして機能する。このため、外部からドレインにサージ電流が流入しても電界効果トランジスタ９の能動領域を放電や発熱による破壊や劣化から防止することができる。
また、Ｎ＋型拡散層２１の深さ、Ｐ型拡散層２０の不純物濃度、Ｎ＋型拡散層２１とＰ＋型拡散層２２の間隔を調整することによりダイオードの降伏電圧を調節することができる。具体的には、降伏電圧は、Ｎ＋型拡散層２１の深さを深くし、Ｐ型拡散層２０の不純物濃度を低くし、Ｎ＋型拡散層２１とＰ＋型拡散層２２の間隔の間隔を広げるほど増大する。
また、接続電極２３がＰ型拡散層２０を接地点に接続することで、ドレイン電極７から接地点までの距離を短くし、降伏後のダイオードの直列抵抗を小さくしている。このため、サージ電流によりダイオードが熱破壊されるのを防ぐことができる。
実施の形態３．
図１２は、本発明の実施の形態３に係るサージ保護素子を示す上面図である。図１３は、本発明の実施の形態３に係るサージ保護素子を示す断面図である。Ｎ＋型ガードリング拡散層２７がＰ型拡散層２０内においてＮ＋型拡散層２１とＰ＋型拡散層２２との間に形成されている。その他の構成は実施の形態２と同様である。
Ｎ＋型ガードリング拡散層２７は、Ｎ＋型拡散層２１と同様にイオン注入法又は拡散法にてＮ型不純物（ヒ素，リン等）を１０１８個／ｃｍ３から１０２０個／ｃｍ３の濃度でドープし、８００℃から１２００℃の高温熱処理にて形成する。Ｎ＋型ガードリング拡散層２７はＮ＋型拡散層２１と同一工程で形成してもよいし、別工程で形成してもよい。
サージ保護素子２６のダイオード間に電圧が印加されるとＮ＋型拡散層２１とＰ型拡散層２０には空乏層が発生するが、両者の接合部又は曲率半径が小さい端部の電界強度が高くなりアバランシェ降伏が発生しやすくなる。そこで、本実施の形態ではＮ＋型拡散層２１の外周にＮ＋型ガードリング拡散層２７を設けて、Ｎ＋型拡散層２１とＰ型拡散層２０に電圧印加時に発生する空乏層の横広がりを促進し、空乏層の曲率半径を拡大する。これにより、Ｎ＋型拡散層２１とＰ型拡散層２０の接合部又は曲率半径が小さい端部の電界が緩和されアバランシェ降伏電圧を上げることができる。即ち、逆方向電圧印加時の電界が緩和されるため、降伏電圧の高い単方向ダイオードを構成することができる。
また、Ｎ＋型拡散層２１の深さ等を調整するだけでなく、Ｎ＋型ガードリング拡散層２７の深さ、Ｎ＋型拡散層２１とＮ＋型ガードリング拡散層２７の間隔を調整することでもダイオードの降伏電圧を調節することができる。なお、Ｎ＋型ガードリング拡散層２７は複数個用いても構わない。
実施の形態４．
図１４は、本発明の実施の形態４に係るサージ保護素子を示す上面図である。図１５は、本発明の実施の形態４に係るサージ保護素子を示す断面図である。接続電極２３は、サージ保護素子２６を覆う絶縁膜１５だけでなく、半導体基板１も貫通している。そして、接続電極２３は半導体基板１を通って裏面電極１０に接続されて接地されている。これにより、接地パッド２４が不要となるため、チップ面積を低減することができる。サージ保護素子２６の動作及びその他の効果は実施の形態２等と同様である。
実施の形態５．
図１６は、本発明の実施の形態５に係るサージ保護素子を示す上面図である。図１７は、本発明の実施の形態５に係るサージ保護素子を示す断面図である。接続電極２３は、サージ保護素子２６を覆う絶縁膜１５を貫通しておらず、半導体基板１の下面からＰ＋型拡散層２２の底部までエッチングしたバイアホールを金属材料等で充填することで形成されている。そして、接続電極２３は半導体基板１を通って裏面電極１０に接続されて接地されている。これにより、接地パッド２４だけでなく絶縁膜１５上でのＧＮＤ配線も不要となるため、実施の形態４よりもチップ面積を低減することができる。サージ保護素子２６の動作及びその他の効果は実施の形態２等と同様である。
実施の形態６．
図１８は、本発明の実施の形態６に係る半導体装置を示す上面図である。図１９は、本発明の実施の形態６に係るサージ保護素子を示す断面図である。ゲート用のサージ保護素子１９が絶縁膜２８を介してゲートパッド５ａの直下に配置され、ドレイン用のサージ保護素子２６が絶縁膜２８を介してドレインパッド７ａの直下に配置されている。サージ保護素子１９の接続電極１８はゲートパッド５ａに接続され、サージ保護素子２６の接続電極１８はドレインパッド７ａに接続されている。
このようにサージ保護素子１９，２６を電界効果トランジスタ９の能動領域に影響しないゲートパッド５ａとドレインパッド７ａの直下に配置することで、チップ面積を増大させずにサージ保護の効果が得られる。なお、ゲート用のサージ保護素子１９として実施の形態１の構造を用い、ドレイン用のサージ保護素子２６として実施の形態２の構造を用いたが、それぞれを他の実施の形態の構造としてもよい。
実施の形態７．
図２０から図２４は、本発明の実施の形態７に係る半導体装置の製造工程を示す断面図である。まず、図２０に示すように実施の形態１と同様に半導体基板１の上面に横型ダイオードを構成するＰ型拡散層１２、Ｎ＋型拡散層１３、及びＮ＋型拡散層１４を形成する。
次に、図２１に示すように、半導体基板１の上面全面にシリコン酸化膜などの絶縁膜２９を形成する。この際に、半導体基板１がＳｉＣの場合はＣＶＤ法、Ｓｉの場合は熱酸化法又はＣＶＤ法を用いる。
次に、図２２に示すように、サージ保護素子及びその周辺領域のみ絶縁膜２９を残し、その他のトランジスタ領域等の絶縁膜２９を除去する。これにより、Ｐ型拡散層１２とＮ＋型拡散層１３，１４を覆う絶縁膜２９が半導体基板１上の一部に残る。
次に、絶縁膜２９で覆われてない半導体基板１上にＧａＮバッファー層２、アンドープＧａＮチャネル層３、及びＡｌＧａＮ電子供給層４を順に形成し、その上にゲート電極５、ドレイン電極７、及びソース電極６を形成することで電界効果トランジスタ９を形成する。この際に、図２３に示すように、絶縁膜２９の上部にアモルファスＧａＮである非晶質半導体層３０が形成される。
次に、図２４に示すように、非晶質半導体層３０を除去し、ＳｉＯ２等の絶縁膜３１を化学気相堆積法（ＣＶＤ法）等により形成する。絶縁膜２９，３１にコンタクトホールを開口し、接続電極１６と接続電極１８を形成する。その他の構成及び製造工程は実施の形態１と同様である。
本実施の形態では、サージ保護素子１９を絶縁膜２９で覆うことでサージ保護素子１９の表面の界面準位と結晶欠陥密度を低減することができる。これにより、サージ保護素子１９のダイオードの初期リーク電流が低下し、各ダイオードがアバランシェ降伏した際発生するホットキャリア（電子又はホール）が絶縁膜２９と半導体基板１、Ｐ型拡散層１２、Ｎ＋型拡散層１３，１４の境界にトラップされ難くなる。このため、電界効果トランジスタ９が長期間動作して多数のサージ流入を被っても、サージ保護素子１９の各ダイオードのリーク電流増大や耐圧低下等の劣化を防止することができる。
また、サージ保護素子領域に絶縁膜２９を残したままでＧａＮバッファー層２、アンドープＧａＮチャネル層３、及びＡｌＧａＮ電子供給層４を形成するため、絶縁膜２９の上部にアモルファスＧａＮである非晶質半導体層３０が形成される。非晶質半導体層３０には多数の不整結合が存在するため、エピタキシャル層や電極の形成時に混入する金属元素（鉄、銅、クロム、ニッケル等）、格子定数の不整合、その応力から発生した結晶欠陥を非晶質半導体層３０内部に捕獲することができる。このため、トランジスタ領域のピット、転位ループを低減できるので電界効果トランジスタ９のリーク電流や長期動作時の特性変動を低減することができる。
なお、実施の形態７の製造方法を実施の形態２〜６の半導体装置の製造に用いても同様の効果を得ることができる。
１ 半導体基板、２ ＧａＮバッファー層（半導体層）、３ アンドープＧａＮチャネル層（半導体層）、４ ＡｌＧａＮ電子供給層（半導体層）、５ ゲート電極、５ａ ゲートパッド（ワイヤボンディングパッド）、６ ソース電極、７ ドレイン電極、７ａ ドレインパッド（ワイヤボンディングパッド）、９ 電界効果トランジスタ、１０ 裏面電極（接地電極）、１２，２０ Ｐ型拡散層、１３ Ｎ＋型拡散層（第１のＮ型拡散層）、１４ Ｎ＋型拡散層（第２のＮ型拡散層）、１５，２９ 絶縁膜、１６，２３ 接続電極（第１の接続電極）、１８，２５ 接続電極（第２の接続電極）、２１ Ｎ＋型拡散層（第１のＮ型拡散層）、２７ Ｎ＋型ガードリング拡散層（第２のＮ型拡散層）、３０ 非晶質半導体層

Claims (5)

  1. 上面と下面を有する半導体基板と、
    前記半導体基板の前記上面の上に形成された半導体層と、ゲート電極と、ドレイン電極と、ソース電極とを有する電界効果トランジスタと、
    前記半導体基板の前記上面に形成されたＰ型拡散層と、
    前記半導体基板の前記上面に形成され、前記Ｐ型拡散層と共に横型ダイオードを構成する第１のＮ型拡散層と、
    前記Ｐ型拡散層を接地点に接続する第１の接続電極と、
    前記第１のＮ型拡散層を前記ゲート電極又は前記ドレイン電極に接続する第２の接続電極と、
    前記Ｐ型拡散層内に形成された第２のＮ型拡散層とを備え、
    前記第１のＮ型拡散層は前記Ｐ型拡散層内に形成され、
    前記第１の接続電極は前記第２のＮ型拡散層を介して前記Ｐ型拡散層に接続されていることを特徴とする半導体装置。
  2. 上面と下面を有する半導体基板と、
    前記半導体基板の前記上面の上に形成された半導体層と、ゲート電極と、ドレイン電極と、ソース電極とを有する電界効果トランジスタと、
    前記半導体基板の前記上面に形成されたＰ型拡散層と、
    前記半導体基板の前記上面に形成され、前記Ｐ型拡散層と共に横型ダイオードを構成する第１のＮ型拡散層と、
    前記Ｐ型拡散層を接地点に接続する第１の接続電極と、
    前記第１のＮ型拡散層を前記ゲート電極又は前記ドレイン電極に接続する第２の接続電極と、
    第２のＮ型拡散層とを備え、
    前記第１のＮ型拡散層は前記Ｐ型拡散層内に形成され、
    前記第１のＮ型拡散層は前記Ｐ型拡散層の中央部に形成され、
    前記第１の接続電極は前記Ｐ型拡散層の外周部に接続され、
    前記第２のＮ型拡散層は、前記Ｐ型拡散層内において前記外周部と前記第１のＮ型拡散層との間に形成されていることを特徴とする半導体装置。
  3. 前記ゲート電極又は前記ソース電極に接続されたワイヤボンディングパッドを更に備え、
    前記Ｐ型拡散層と前記第１のＮ型拡散層は絶縁膜を介して前記ワイヤボンディングパッドの直下に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体基板の上面に横型ダイオードを構成するＰ型拡散層とＮ型拡散層を形成する工程と、
    前記Ｐ型拡散層と前記Ｎ型拡散層を覆う絶縁膜を前記半導体基板上の一部に形成する工程と、
    前記絶縁膜を形成した後に、前記絶縁膜で覆われてない前記半導体基板上に半導体層と、ゲート電極と、ドレイン電極と、ソース電極とを有する電界効果トランジスタを形成する工程と、
    前記Ｐ型拡散層を接地点に接続する第１の接続電極を形成する工程と、
    前記Ｎ型拡散層を前記ゲート電極又は前記ソース電極に接続する第２の接続電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  5. 前記半導体層を形成する際に前記絶縁膜上に非晶質半導体層が形成され、
    前記非晶質半導体層の内部に前記半導体層の金属元素又は結晶欠陥を捕獲することを特徴とする請求項４に記載の半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6107435B2 (ja) * 2013-06-04 2017-04-05 三菱電機株式会社 半導体装置及びその製造方法
US9111750B2 (en) * 2013-06-28 2015-08-18 General Electric Company Over-voltage protection of gallium nitride semiconductor devices
US9997507B2 (en) * 2013-07-25 2018-06-12 General Electric Company Semiconductor assembly and method of manufacture
JP2015073073A (ja) * 2013-09-06 2015-04-16 三菱電機株式会社 半導体装置およびその製造方法
US10153276B2 (en) * 2014-12-17 2018-12-11 Infineon Technologies Austria Ag Group III heterojunction semiconductor device having silicon carbide-containing lateral diode
US9773898B2 (en) * 2015-09-08 2017-09-26 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising spatially patterned implanted species
US10192980B2 (en) * 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
EP3525232A1 (en) * 2018-02-09 2019-08-14 Nexperia B.V. Semiconductor device and method of manufacturing the same
JP7131155B2 (ja) * 2018-07-18 2022-09-06 サンケン電気株式会社 半導体装置
JP7364997B2 (ja) * 2019-03-13 2023-10-19 テキサス インスツルメンツ インコーポレイテッド 窒化物半導体基板
CN219040486U (zh) * 2020-01-16 2023-05-16 华为技术有限公司 一种氮化物半导体晶体管及电子设备
WO2021243654A1 (en) * 2020-06-04 2021-12-09 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and manufacturing method thereof
CN112038336B (zh) * 2020-06-15 2023-03-24 湖南三安半导体有限责任公司 氮化物器件及其esd防护结构和制作方法
WO2022000363A1 (en) * 2020-07-01 2022-01-06 Innoscience (Zhuhai) Technology Co., Ltd. Electronic device and method for manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
JP2002170963A (ja) * 2000-12-01 2002-06-14 Sanken Electric Co Ltd 半導体素子、半導体装置、及び半導体素子の製造方法
JP4961646B2 (ja) * 2001-08-29 2012-06-27 株式会社デンソー 半導体装置およびその製造方法
JP4542912B2 (ja) * 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子
JP4645313B2 (ja) * 2005-06-14 2011-03-09 富士電機システムズ株式会社 半導体装置
JP2008235612A (ja) * 2007-03-21 2008-10-02 Denso Corp 保護素子
JP5319084B2 (ja) 2007-06-19 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2010010262A (ja) * 2008-06-25 2010-01-14 Panasonic Electric Works Co Ltd 半導体装置
JP5524462B2 (ja) 2008-08-06 2014-06-18 シャープ株式会社 半導体装置
US7915645B2 (en) 2009-05-28 2011-03-29 International Rectifier Corporation Monolithic vertically integrated composite group III-V and group IV semiconductor device and method for fabricating same
WO2012082840A1 (en) * 2010-12-15 2012-06-21 Efficient Power Conversion Corporation Semiconductor devices with back surface isolation
JP5678866B2 (ja) 2011-10-31 2015-03-04 株式会社デンソー 半導体装置およびその製造方法
JP2013118017A (ja) 2013-03-21 2013-06-13 Occs Planning Corp 電子広告配信システム及び方法
JP6107435B2 (ja) * 2013-06-04 2017-04-05 三菱電機株式会社 半導体装置及びその製造方法

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