JP6188539B2 - 温度補償回路及び減衰器 - Google Patents

Description

この発明は、衛星搭載マイクロ波機器の利得の温度補償に用いられる温度補償回路及びＦＥＴ減衰器に関するものである。

衛星搭載マイクロ波機器は電界効果トランジスタ（以下、ＦＥＴという）または高電子移動度トランジスタ（ＨＥＭＴ）などの半導体を備える。一般に、これらの半導体の利得は低温から常温までは緩やかに低下し、常温から高温までは急峻に低下する温度特性を持つ。そのため、マイクロ波機器ではこれらの半導体の温度特性を相殺するため、温度補償用として減衰器が良く用いられる。

従来の温度補償用減衰器として３端子を有するサーキュレータの一端にＰＩＮダイオードを接続し、ＰＩＮダイオードからの反射特性を利用して、減衰量を可変する構成のものがある（例えば特許文献１）。ＰＩＮダイオードは流れる電流により抵抗値が変化し、反射特性が変わる。この特性を利用して、ＰＩＮダイオードに供給する電圧を制御し、電流を変えることで、減衰量を可変することができる。

また、減衰量を可変する減衰器に印加する制御電圧生成回路として、温度検出用ダイオード、複数のオペアンプ、抵抗を用い、低温から常温の制御電圧を生成する回路と、常温から高温の制御電圧を生成する回路とを兼ね備えたものがある（特許文献２参照）。この回路においては、低温から常温、常温から高温の制御電圧の傾きを自由に設定することができる。

特開平６−２１６６１０号公報 特開２００２−４１１５４号公報

衛星搭載マイクロ波機器の温度補償を行うには、低温から常温では緩やかに減衰量が低下し、常温から高温では減衰量が急峻に低下する非直線的な特性が要求される。従来（例えば特許文献１）の減衰器では、印加する電圧を直線的に変化させた場合、減衰量がＳ字カーブの特性となり、低温から常温では緩やかに減衰量が低下し、常温から高温では減衰量が急峻に低下する特性が得られない。このため、衛星搭載マイクロ波機器の利得の温度特性を高精度に補償できないという課題があった。

また、低温から常温、常温から高温の制御電圧の傾きを自由に設定することができる制御電圧生成回路（特許文献２）を用いれば、高精度に利得の温度補償が可能となる。しかし、特許文献２のような制御電圧生成回路は、温度検出用ダイオード、複数のオペアンプ、抵抗を用い、低温から常温の制御電圧を生成する回路と常温から高温の制御電圧を生成する回路とが必要となる。このため、構成が複雑になるとともに、回路規模も大きくなる課題もあった。

この発明は、減衰器に使用される、高精度で構成の簡易な温度補償回路の提供を目的とする。

この発明の温度補償回路は、
信号を減衰させる減衰器に組み込まれる温度補償回路おいて、
ドレイン、ゲート、ソースを有すると共に、前記ドレイン、前記ゲート、前記ソースにそれぞれ接続するドレイン端子、ゲート端子、ソース端子を有するトランジスタと、
前記ドレイン端子と、前記ソース端子とのいずれかに接続される抵抗要素であって、前記ドレイン端子に接続される場合には、一端が前記ドレイン端子に接続され他端から前記信号が入力され、前記ソース端子に接続される場合には、一端が前記ソース端子に接続され他端が接地される抵抗要素と、
前記ドレイン端子に、前記トランジスタの二―電圧以下のドレイン電圧を供給するドレイン電圧供給部と、
前記ゲート端子に、前記減衰器が配置される環境の温度上昇に対して線形に変化するゲート電圧を供給するゲート電圧供給部と
を備え、
前記ドレイン端子は、
前記抵抗要素が前記ドレイン端子に接続される場合には、前記抵抗要素を介して前記信号が入力され、前記抵抗要素が前記ソース端子に接続される場合には、前記抵抗要素を介することなく前記信号が入力されることを特徴とする。

この発明によれば、減衰器に使用される、高精度で構成の簡易な温度補償回路が提供できる。

実施の形態１によるＦＥＴ減衰器の構成の一例を示す図である。 実施の形態１によるＦＥＴ減衰器の基本構成を示す図である。 ＦＥＴのドレイン電圧に対するドレイン電流の特性を示す図である。 ＦＥＴのゲート電圧に対するＦＥＴのドレイン・ソース間の内部抵抗Ｒｄｓを示す図である。 ソース接地したＦＥＴをドレイン端子側から見た等価回路を示す図である。 この発明のＦＥＴ減衰器のＦＥＴのドレイン端子に接続された抵抗の値を可変した時の反射係数の変化を示す図である。 実施の形態１のゲート電圧に対する減衰量を示す図である。 実施の形態１によるＦＥＴ減衰器を使用した場合の衛星搭載マイクロ波機器の構成及び利得の温度特性を示す図である。 実施の形態１によるＦＥＴ減衰器の構成の他の一例を示す図である。 実施の形態１によるＦＥＴ減衰器の構成のまた他の一例を示す図である。 実施の形態２によるＦＥＴ減衰器の構成を示す図である。 実施の形態３によるＦＥＴ減衰器の構成を示す図である。 実施の形態４によるＦＥＴ減衰器の構成を示す図である。 実施の形態４によるＦＥＴ減衰器の基本構成を示す図である。 実施の形態４によるＦＥＴ減衰器の伝送線路の特性インピーダンスをパラメータとした場合のゲート電圧に対する反射係数を示す図である。 実施の形態５によるＦＥＴ減衰器の構成を示す図である。 実施の形態５によるＦＥＴ近傍をドレイン端子側から見た等価回路を示す図である。 ＦＥＴ減衰器に使用する制御電圧生成回路の他の実施例を示す図である。

実施の形態１．
以下、図１〜図１０を参照して実施の形態１によるＦＥＴ減衰器１０１〜１０３について説明する。まずＦＥＴ減衰器１０１から説明する。
図１は実施の形態１によるＦＥＴ減衰器１０１の構成を示す図である。

図１に示すように、
（１）ＦＥＴ減衰器１０１は、９０°ハイブリッド１、９０°ハイブリッド１の通過端子２に接続する第１の温度補償回路５１、９０°ハイブリッド１の結合端子３接続する第２の温度補償回路５２を備えている。第１の温度補償回路５１と第２の温度補償回路５２とは、同じ構成である。
（２）第１の温度補償回路５１は、第１のＦＥＴ４、抵抗６（抵抗要素）、ドレイン用電圧供給部、ゲート用電圧供給部４０、ゲート端子Ｇに接続される抵抗７、抵抗７に一端が接続され他端が接地されるキャパシタ８を備える。
（３）ドレイン用電圧供給部３０は、ドレインバイアス端子１０に接続するドレイン用電源３１、フィルタ９を備えている。
（４）ゲート用電圧供給部４０は、ゲートバイアス端子１５に接続するゲート用電源３２、制御電圧生成回路１４を備えている。

さらに詳しく説明する。温度補償に用いるＦＥＴ減衰器１０１は、図１に示すように、入力端子、出力端子、通過端子２および結合端子３を有する９０°ハイブリッド１の通過端子２には、ソース接地された第１のＦＥＴ４（ＦＥＴ４とも呼ぶ）のドレイン端子Ｄを抵抗６を介して接続するとともに、結合端子３には、ソース接地された第２のＦＥＴ５（ＦＥＴ５とも呼ぶ）のドレイン端子Ｄを抵抗６を介して接続する。また、第１、第２のＦＥＴ４、５のゲート端子Ｇは、それぞれ抵抗７とキャパシタ８を介して接地する。さらに、第１、第２のＦＥＴ４、５のドレイン端子Ｄには、それぞれフィルタ９を介してドレインバイアス端子１０、１１からニー電圧以下の電圧を印加し、第１、第２のＦＥＴ４、５のゲート端子Ｇには、ポジスタ１２（ポジスタは登録商標）と抵抗１３からなる制御電圧生成回路１４を介してゲートバイアス端子１５、１６から所望の電圧を印加する構成である。制御電圧生成回路１４を介してゲートバイアス端子１５、１６から印加する「所望の電圧」とは、後述のように、ＦＥＴ減衰器１０１が配置された環境温度の上昇と共に負の側へ線形に増加する電圧である。

フィルタ９は直流ではインピーダンスがほぼ０Ωで、マイクロ帯では非常に高インピーダンスとなるような、図１に示すような例えばインダクタとキャパシタからなるローパスフィルタの構成のものである。ドレインバイアス端子１０、１１にドレイン用電源３１から正の電圧を印加することにより、ＦＥＴ４，５のドレイン端子Ｄに低損失で電圧を印加することができる。
また、第１、第２のＦＥＴ４，５のゲート端子Ｇにゲート用電源３２からの電圧を印加するための制御電圧生成回路１４は、高温になるに従い抵抗値が直線的に増加するポジスタ１２（ポジスタは登録商標）と、抵抗１３とから構成されている。このため、この制御電圧生成回路１４のゲートバイアス端子１５、１６に、ゲート用電源３２から一定の負の電圧を印加した場合、ＦＥＴ４，５のゲート端子Ｇには、温度に対して直線的に負の方向に大きくなる電圧（温度上昇に伴って線形に負の方向に大きくなる電圧）が現れる。

図２に、実施の形態１によるＦＥＴ減衰器１０１の第１の温度補償回路５１（第２の温度補償回路５２も同様）の基本構成を示す。この基本構成は、第１のＦＥＴ４（第１のトランジスタ）のドレイン端子Ｄに抵抗６が直列接続された構成となる。また、Ｒｄｓは第１のＦＥＴ４のドレイン・ソース間の内部抵抗であり、Ｖｇｓは第１のＦＥＴ４に印加するゲート電圧、ＶｄｓはＦＥＴ４に印加するドレイン電圧である。第１のＦＥＴ４に流れるドレイン電流ＩｄｓはＶｇｓ及びＶｄｓに依存する。
図３に、ゲート電圧Ｖｇｓをパラメータにした時のドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの特性を示す。実施の形態１〜５のＦＥＴ減衰器では、ＦＥＴのドレイン電圧として、ドレイン電圧に対してドレイン電流がほぼ直線的に変化する電圧領域（ニー電圧）以下に選んでいる。

図４に、ドレイン電圧をニー電圧以下に設定した場合のゲート電圧に対するドレイン・ソース間の内部抵抗Ｒｄｓの一例を示す。ゲート電圧が−０．２Ｖから−０．８Ｖでは、ドレイン・ソース間の内部抵抗Ｒｄｓは緩やかに増加し、−０．８Ｖから−１．０Ｖでは、急峻に増加する特性を示す。すなわち、ゲート電圧に対して、Ｒｄｓは非直線的に変化する。

図５に、第１のＦＥＴ４のドレイン端子側から見た、第１のＦＥＴ４の等価回路を示す。出力インピーダンスはドレイン・ソース間の内部抵抗Ｒｄｓと、ドレイン・ソース間の内部キャパシタＣｄｓとの並列回路として表すことができる。マイクロ波の中でも特に低周波（例えばＬ帯）においては、Ｒｄｓに比べＣｄｓに起因するインピーダンスが非常に大きくなるため、Ｃｄｓの影響が無視でき、ドレイン・ソース間の内部抵抗Ｒｄｓのみと見なすことができる。
第１のＦＥＴ４に印加するドレイン電圧Ｖｄｓをニー電圧以下に設定し、ゲート電圧Ｖｇｓを変化させることにより、Ｒｄｓが変化する等価回路として表すことができる。このため、図２に示す抵抗６を含んだ反射係数Γｏｕｔは、下記の数式１で表すことができる。ここで、Ｒは抵抗６の値、Ｚ_０は特性インピーダンス（通常５０Ω）である。この式から明らかなようにΓｏｕｔはＲｄｓとＲに依存する。

図６に、数式１を用いて計算した抵抗６の値をパラメータにした時のゲート電圧に対するΓｏｕｔの計算結果を示す。図中、実線はＲ＝７５Ω、破線はＲ＝５０Ω、点線はＲ＝１００Ωの場合である。いずれの抵抗の場合においても、ゲート電圧を−０．２Ｖから−１．０Ｖの負の方向に大きくすることで、Γｏｕｔが変化し、ゲート電圧に対して傾きが次第に大きくなるような非直線性を示す。また、抵抗６が大きいほど、ゲート電圧−０．２ＶではΓｏｕｔが大きくなるのに対してゲート電圧−１．０Ｖの時はほぼ一定の値を示す。すなわち、抵抗６によりΓｏｕｔの傾きを変えることができる。なお、ＦＥＴ４に対して説明したが、ＦＥＴ５（第２のトランジスタ）についても同様の動作となる。

次に実施の形態１によるＦＥＴ減衰器１０１の動作について説明する。
（１）図１において入力端子からマイクロ波が入力された場合、９０°ハイブリッド１の通過端子２と結合端子３とにそれぞれ等振幅でマイクロ波が分配される。
（２）分配されたマイクロ波はそれぞれの抵抗６を介して第１、第２のＦＥＴ４、５のドレイン端子Ｄに入力され、そこでマイクロ波の一部がそれぞれ反射される。
（３）次にＦＥＴ４，５で反射されたマイクロ波の一部が９０°ハイブリッド１で合成され、出力端子に出力される。
（４）出力されるマイクロ波は、第１、第２のＦＥＴ４、５の反射係数Γｏｕｔに依存し、ＦＥＴ減衰器１０１の減衰特性は反射係数Γｏｕｔとほぼ等価である。

図７に、実施の形態１によるＦＥＴ減衰器１０１のゲート電圧Ｖｇｓに対する減衰特性を示す。図中、実線は実施の形態１による減衰特性、破線は目標値、点線は参考までに第１、第２のＦＥＴ４，５に印加するドレイン電圧Ｖｄｓをニー電圧よりも大きく設定した場合の減衰特性である。

第１、第２のＦＥＴ４、５のドレイン端子Ｄに印加する電圧をニー電圧以下にした場合、ゲート端子Ｇに印加する電圧を、
低温から常温に対応した−０．２Ｖから−０．６Ｖ、
常温から高温に対応した−０．６Ｖから−１．０Ｖ、
に設定することで、ＦＥＴ減衰器１０１の減衰量を低温から常温までは緩やかに小さくなり、常温から高温までは急峻に小さく、非直線的に変化させることができる。
なお、第１、第２のＦＥＴ４、５に印加するドレイン電圧Ｖｄｓをニー電圧よりも大きく設定した場合、ゲート電圧を−０．２Ｖから−１．０Ｖの範囲では、傾きがほぼ一定の直線的な減衰特性となり、目標値が得られない。

図８に、実施の形態１によるＦＥＴ減衰器１０１を使用した場合の、衛星搭載マイクロ波機器の構成及び利得の温度特性を示す。
図８（ａ）は、マイクロ波機器として多数の単位増幅器を縦続接続して構成したマイクロ波帯の増幅器に、ＦＥＴ減衰器１０１を使用した場合の構成例である。
図８（ｂ）は、マイクロ波機器の温度に対する利得特性であり、図中、実線はＦＥＴ減衰器１０１を使用した場合、点線は温度補償を行わない場合の特性である。ＦＥＴ減衰器１０１を使用することによって低温から高温においてほぼ一定の利得特性を得ることができる。

以上のように、ＦＥＴ減衰器１０１においては、
（１）第１、第２のＦＥＴ４、５のドレイン端子Ｄに印加する電圧をニー電圧以下に設定し、
かつ、
（２）ポジスタ１２（ポジスタは登録商標）と抵抗１３からなる制御電圧生成回路１４を介して、ゲート端子Ｇに温度（ＦＥＴ減衰器１０１が配置される環境の温度）に対して、直線的（線形）に負の方向に大きくなる電圧を印加する。
（３）上記（１）（２）により、ＦＥＴ減衰器１０１では、減衰量が低温から常温では緩やかに低下し、常温から高温では急峻に低下する特性が得られる。従って、図８（ｂ）の実線で示す温度に対して一定の利得が得られる衛星搭載マイクロ波機器を得ることができる。
（４）上記（３）の効果が得られるのであれば、ゲート端子Ｇに、直線的（線形）に正の方向に大きくなる電圧を印加するＦＥＴでも構わない。

図９に、ＦＥＴ減衰器１０１とは別の構成の、実施の形態１によるＦＥＴ減衰器１０２の構成を示す。ＦＥＴ減衰器１０２の第２の温度補償回路５２−１からゲート用電圧供給部４０をなくし、第２の温度補償回路５２−１は、第１の温度補償回路５１−１のゲート用電圧供給部４０から供給を受ける構成である。具体的には次の様である。

ＦＥＴ減衰器１０２では、ＦＥＴ４，５のゲート端子Ｇに直列接続されているそれぞれの抵抗７の一端を、共通に一つのキャパシタ８で高周波的に接地した。また、制御電圧生成回路１４としては、図１ではＦＥＴ４、５のゲート端子Ｇに印加するためにそれぞれに制御電圧生成回路１４（それぞれのゲート用電圧供給部４０）を設けていたが、ここでは一つの制御電圧生成回路１４（ゲート用電圧供給部４０）を用い、それぞれの第１、第２のＦＥＴ４、５にゲート電圧を印加する構成である。

ＦＥＴ減衰器１０２のような回路構成においても、ＦＥＴ減衰器の動作としては図１とほぼ同様であるため、低温から常温では緩やかに低下し、常温から高温では急峻に低下する特性が得られ、高精度の利得の温度補償を実現するこができる。このように、ＦＥＴ減衰器１０２では一つのキャパシタ８と、制御電圧生成回路１４（ゲート用電圧供給部）で済み、部品点数、端子数が削減でき回路を小型化することが可能である。

なお、図９では第２の温度補償回路５２−１からゲート用電圧供給部４０をなくし、第２の温度補償回路５２−１が第１の温度補償回路５１−１のゲート用電圧供給部４０から供給を受ける構成であるが、反対に、第１の温度補償回路５１−１からゲート用電圧供給部４０をなくし、第１の温度補償回路５１−１が第２の温度補償回路５２−１のゲート用電圧供給部４０から供給を受ける構成でもよい。

図１０に、ＦＥＴ減衰器１０１、１０２とは別の構成の、実施の形態１によるＦＥＴ減衰器１０３の構成を示す。ＦＥＴ減衰器１０３の第１の温度補償回路５１−２、第２の温度補償回路５２−２は、ＦＥＴ減衰器１０１に対して以下の構成である。

ＦＥＴ減衰器１０３では、図１において第１、第２のＦＥＴ４、５のドレイン端子に接続している抵抗６の代わりに、第１、第２のＦＥＴ４、５のソース端子Ｓに抵抗１７（抵抗要素）を接続した構成である。このようにドレイン端子Ｄに接続されている抵抗６の代わりにソース端子Ｓに抵抗１７を接続した場合においても、図２と同様に、ＦＥＴ４のドレイン・ソース間の抵抗Ｒｄｓと抵抗Ｒが直列接続された等価回路として表すことができ、両者は等価である。したがって、ＦＥＴ減衰器１０３の動作としては図１のＦＥＴ減衰器１０１、及び図９のＦＥＴ減衰器１０３と等価であり、高精度の利得の温度補償を実現することができる。

実施の形態２．
以下、図１１を参照して、実施の形態２によるＦＥＴ減衰器２０１について説明する。
図１１は、実施の形態２によるＦＥＴ減衰器２０１の構成を示す図である。ＦＥＴ減衰器２０１では、第２の温度補償回路５２−３の第２のＦＥＴ５のソース端子Ｓをキャパシタ１８を介して高周波的に接地するとともに、第２のＦＥＴ５のソース端子とキャパシタ１８間と、第１の温度補償回路５１−３の第１のＦＥＴ４のドレインバイアス端子１０とを、直流的に経路２８（接続部）で接続した構成である。

このように構成することにより、ドレインバイアス端子１１からドレイン電圧を印加することにより、ドレイン電流はフィルタ９を介して、第２のＦＥＴ５のドレイン・ソース間に流れる。さらにソースに流れた電流はフィルタ９を介してＦＥＴ４のドレイン・ソース間に流れるようになる。すなわち、ＦＥＴ４とＦＥＴ５には全く同じドレイン電流が流れる。

これにより第１、第２のＦＥＴ４、５を流れるドレイン電流値が等しくなるため、第１、第２のＦＥＴ４、５のＲＦ特性のばらつきを小さく抑えることができ、ＦＥＴ減衰器１０３の入力端子及び出力端子のリターンロス特性を良くすることが可能である。また、この構成のＦＥＴ減衰器１０３ではドレイン電流がＦＥＴ一つ分に相当するため、図１、図９に示したＦＥＴ減衰器１０１，１０２に比べドレイン電流を半分にでき、低消費電流化を図ることもできる。

なお、図１１の説明ではキャパシタ１８を、第２の温度補償回路５２−３の第２のＦＥＴ５のソース端子Ｓに接続した場合を示したが、第１の温度補償回路５１−３のＦＥＴ４のソース端子Ｓに接続した場合でも同等である。

実施の形態３．
図１２を参照して、実施の形態３について説明する。
図１２は、実施の形態３によるＦＥＴ減衰器３０１の構成を示す図である。図１２のＦＥＴ減衰器３０１では、温度補償回路５３がサーキュレータ６０の端子１９に接続されている。ＦＥＴ減衰器３０１の温度補償回路５３は、図１の第１の温度補償回路５１の抵抗６に、さらにＤＣカットキャパシタ２７を接続した構成である。なおサーキュレータ６０は、入力端子（第１端子）、端子１９（第２端子）、出力端子（第３端子）の３端子を有し、入力端子への入力を端子１９に出力し、端子１９への入力を出力端子に出力する。

ＦＥＴ減衰器３０１では３端子を有するサーキュレータ６０の一つの端子１９（第２端子）に、ＤＣカットキャパシタ２７及び抵抗６を介して、ソース接地された第３のＦＥＴ２０のドレイン端子を接続する。
また、第３のＦＥＴ２０のゲート端子Ｇを抵抗７とキャパシタ８を介して接地するとともに、第３のＦＥＴ２０のドレイン端子Ｄにはフィルタ９を介してドレインバイアス端子１０からニー電圧以下の電圧を印加し、第３のＦＥＴ２０のゲート端子Ｇにはポジスタ１２（ポジスタは登録商標）と抵抗１３からなる制御電圧生成回路１４を介してゲートバイアス端子１５から所望の電圧を印加する構成である。

この構成のＦＥＴ減衰器３０１ではサーキュレータ６０の入力端子からマイクロ波が入力された場合、サーキュレータ６０の端子１９にマイクロ波が出力される。出力されたマイクロ波はＤＣカットキャパシタ２７及び抵抗６を介して第３のＦＥＴ２０のドレイン端子Ｄに入力され、そこでマイクロ波の一部が反射される。反射されたマイクロ波の一部は、抵抗６及びＤＣカットキャパシタ２７を介してサーキュレータ６０の出力端子から出力される。第３のＦＥＴ２０のドレイン端子Ｄに印加するためのフィルタ９及び制御電圧生成回路１４は、図１に示した第１、第２のＦＥＴ４、５に使用したものと同じである。この構成のＦＥＴ減衰器３０１においても、図１で説明したＦＥＴ減衰器１０１と同じ動作であり、高精度の利得の温度補償が可能である。

実施の形態３のＦＥＴ減衰器３０１では９０°ハイブリッド１の代わりにサーキュレータ６０を用いることにより、一つの第３のＦＥＴ２０で済む（一つの温度補償回路５３で済む）ため、小型化が可能であるとともに、低価格化を図ることが出来る。

実施の形態４．
以下、図１３〜図１５を参照して実施の形態４について説明する。
図１３は、実施の形態４によるＦＥＴ減衰器４０１の構成を示す図である。ＦＥＴ減衰器４０１の第１の温度補償回路５１−４、第２の温度補償回路５２−４は実施の形態１のＦＥＴ減衰器１０１のものと同様であるが、さらに、それぞれ伝送線路２１を備えている点が異なる。つまり相違点は、第１のＦＥＴ４のドレイン端子Ｄに接続された抵抗６の他端と９０°ハイブリッド１の通過端子２との間、および、第２のＦＥＴ５のドレイン端子Ｄに接続された抵抗６の他端と９０°ハイブリッド１の結合端子３との間に、それぞれ「電気長が９０°、特性インピーダンスＺ_Ｌ」を有する伝送線路２１を接続する。

図１４に、ＦＥＴのドレイン端子Ｄに、抵抗６と伝送線路２１を接続した場合の基本構成を示す。この構成において、抵抗６と電気長が９０°、特性インピーダンスＺ_Ｌを有する伝送線路２１を介してドレイン端子側を見たインピーダンスＺｏｕｔは「数式２」により、また反射係数Γｏｕｔは「数式３」により算出される。これらの式から、反射係数Γｏｕｔはドレイン・ソース間の内部抵抗Ｒｄｓ、抵抗６の値Ｒおよび特性インピーダンスＺ_Ｌに依存する。

図１５に、伝送線路２１の特性インピーダンスＺ_Ｌをパラメータにした場合の実施の形態４によるＦＥＴ減衰器４０１のゲート電圧に対する反射係数Γｏｕｔを示す。図中、実線は伝送線路２１がない場合、破線は伝送線路２１の特性インピーダンスＺ_Ｌが４０Ωの場合、点線は伝送線路２１の特性インピーダンスＺ_Ｌが６０Ωの場合である。ゲート電圧を−０．２Ｖから−１．０Ｖの負の方向に大きくすることで、反射係数Γｏｕｔが変化し、ゲート電圧に対して非線形的に傾きが大きくなる。

また、伝送線路２１の特性インピーダンスＺ_Ｌが小さいほど、ゲート電圧−０．２Ｖでは反射係数Γｏｕｔが大きくなるのに対して、ゲート電圧−１．０Ｖの時はほぼ一定の値を示す。すなわち、伝送線路２１の特性インピーダンスＺ_Ｌにより反射係数Γｏｕｔの傾きを変えることができる。なお、第１のＦＥＴ４に対して説明したが、第２のＦＥＴ５についても同様の動作となる。
抵抗６の他に伝送線路２１の特性インピーダンスＺ_Ｌでもゲート電圧に対する反射係数Γｏｕｔの傾きを変えることができる。このため、温度補償に必要な減衰特性の微調整が可能となり、ＦＥＴ減衰器４０１をマイクロ波衛星搭載機器に使用した場合、より高精度に利得の温度補償を行うことができる。

実施の形態５．
以下、図１６〜図１８を参照して実施の形態５について説明する。
図１６は、実施の形態５によるＦＥＴ減衰器５０１の構成を示す図である。ＦＥＴ減衰器５０１の第１の温度補償回路５１−５，第２の温度補償回路５２−５は、図１の実施の形態１に示した第１の温度補償回路５１，第２の温度補償回路５２の第１、第２のＦＥＴ４、５のドレイン・ソース間に、インダクタ２２とキャパシタ２３との直列回路（直列接続部）を接続した構成である。キャパシタ２３の値はマイクロ波帯で非常に低インピーダンスとなるような大容量のものを用いる。

図１７に、ソース接地した第１のＦＥＴ４をドレイン端子側から見た場合の等価回路を示す。マイクロ波のうち低周波（例えばＬ帯）においては、図５で示したようにＲｄｓに比べＣｄｓに起因するインピーダンスが非常に大きくなるため、Ｃｄｓの影響が無視でき、ドレイン・ソース間の内部抵抗Ｒｄｓのみとみなすことができる。しかし、Ｃｄｓの影響が無視できなくなる高周波（例えばＸ帯）では、Ｃｄｓが反射特性に影響を及ぼし、所望の減衰特性が得られなくなる。このため、Ｃｄｓと並列共振するようなインダクタ２２を装荷することにより、低周波帯と同様に高周波帯においても第１のＦＥＴ４の出力インピーダンスは等価的にＲｄｓのみで表すことができる。これにより、実施の形態１から実施の形態４と同様にゲート電圧に対して、非線形に減衰量を可変することができる。このＦＥＴ減衰器５０１では特にＣｄｓの影響が無視できなくなるマイクロ波のうちの高周波帯において有効である。

なお、以上の実施の形態１〜５では、第１から第３のＦＥＴ４、５、２０にゲート電圧を印加するための制御電圧生成回路１４として、ポジスタ１２（ポジスタは登録商標）と抵抗１３からなる分圧回路について述べた（図１、図９〜図１１、図１２〜１３、図１６）。
図１８に制御電圧生成回路１４として、他の実施例の構成を示す。図１８（ａ）は高温になるに従い抵抗が低下するサーミスタ２５と抵抗２４からなる分圧回路、また図１８（ｂ）はサーミスタ２５の代わりにダイオード２６で構成した場合である。これらの制御電圧生成回路１４においても、ポジスタ１２（ポジスタは登録商標）と抵抗１３からなる分圧回路と同様に、高温になるに従い、ゲート電圧が負の方向に大きくなる特性を示し、これらの制御電圧生成回路１４を使用することも可能である。

以上の実施の形態１〜５のように、ＦＥＴ減衰器に用いられるＦＥＴはニー電圧以下の動作電圧においては、ゲート電圧に対して、ＦＥＴのドレイン端子とソース端子間の抵抗が非直線的に変動する。これにより、ゲート電圧を温度上昇に対して直線的（線形）に変化させた場合でも減衰量が非直線的に変化するので、低温から常温では緩やかに低下し、常温から高温では急峻に低下する非直線的な特性を得られる。これにより、衛星搭載マイクロ波機器の利得の温度補償を高精度に行うことができる。また、このＦＥＴ減衰器に使用する制御電圧生成回路としては、温度に対して直線的に制御電圧が変動するサーミスタ、ポジスタ（登録商標）あるいはダイオードと抵抗からなる簡便な分圧回路で済むため、従来のように構成が複雑になり、回路規模が大きくなることはない。

以上の実施の形態１〜５におけるＦＥＴは図７の「実施の形態」の効果が得られるものであればどのようなものでも構わないし、ＦＥＴでなくても構わない。例えば高電子移動度トランジスタ（ＨＥＭＴ）でもよい。なおＦＥＴとしては、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。

以上、本発明の実施の形態１〜５について説明したが、これらの実施の形態のうち、２つ以上を組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。あるいは、これらの実施の形態のうち、２つ以上を部分的に組み合わせて実施しても構わない。なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。

１ ９０°ハイブリッド、２ 通過端子、３ 結合端子、４ 第１のＦＥＴ、５ 第２のＦＥＴ、６ 抵抗、７ 抵抗、８ キャパシタ、９ フィルタ、１０ ドレインバイアス端子、１１ ドレインバイアス端子、１２ ポジスタ（登録商標）、１３ 抵抗、１４ 制御電圧生成回路、１５ ゲートバイアス端子、１６ ゲートバイアス端子、１７ 抵抗、１８ キャパシタ、１９ 端子、２０ 第３のＦＥＴ、２１ 伝送線路、２２ インダクタ、２３ キャパシタ、２４ 抵抗、２５ サーミスタ、２６ ダイオード、２７ ＤＣカットキャパシタ、２８ 経路、３０ ドレイン用電圧供給部、３１ ドレイン用電源、３２ ゲート用電源、４０ ゲート用電圧供給部、５１，５１−１，５１−２，５１−３，５１−４，５１−５ 第１の温度補償回路、５２，５２−１，５２−２，５２−３，５２−４，５２−５ 第２の温度補償回路、５３ 温度補償回路、６０ サーキュレータ、１０１，１０２，１０３，２０１，３０１，４０１，５０１ ＦＥＴ減衰器。

Claims (6)

1. 信号を減衰させる減衰器に組み込まれる温度補償回路おいて、
   ドレイン、ゲート、ソースを有すると共に、前記ドレイン、前記ゲート、前記ソースにそれぞれ接続するドレイン端子、ゲート端子、ソース端子を有するトランジスタと、
   前記ドレイン端子と、前記ソース端子とのいずれかに接続される抵抗要素であって、前記ドレイン端子に接続される場合には、一端が前記ドレイン端子に接続され他端から前記信号が入力され、前記ソース端子に接続される場合には、一端が前記ソース端子に接続され他端が接地される抵抗要素と、
   前記ドレイン端子に、前記トランジスタのニー電圧以下のドレイン電圧を供給するドレイン電圧供給部と、
   前記ゲート端子に、前記減衰器が配置される環境の温度上昇に対して線形に変化するゲート電圧を供給するゲート電圧供給部と
   を備え、
   前記ドレイン端子は、
   前記抵抗要素が前記ドレイン端子に接続される場合には、前記抵抗要素を介して前記信号が入力され、前記抵抗要素が前記ソース端子に接続される場合には、前記抵抗要素を介することなく前記信号が入力されるとともに、
   前記ゲート電圧供給部は、
   前記ゲート端子に前記ゲート電圧を供給することにより、前記トランジスタの前記ドレインと前記ソースとの間の抵抗を、前記ゲート電圧の変化に対して非線形に変化させることを特徴とする温度補償回路。
2. 前記温度補償回路は、
   前記抵抗要素が前記ドレイン端子に接続され、
   前記温度補償回路は、さらに、
   前記抵抗要素の前記他端に接続し、前記信号を前記抵抗要素の前記他端に出力する伝送線路を備えたことを特徴とする請求項１記載の温度補償回路。
3. 前記温度補償回路は、さらに、
   前記トランジスタの前記ドレイン端子と前記ソース端子とを接続する、インダクタとコンデンサとから成る直列接続部を備えたことを特徴とする請求項１または２のいずれかに記載の温度補償回路。
4. 請求項１記載の温度補償回路であり、前記抵抗要素が前記ドレイン端子に接続される第１の温度補償回路と、
   請求項１記載の温度補償回路であり、前記抵抗要素が前記ドレイン端子に接続される第２の温度補償回路と、
   入力端子、出力端子、通過端子及び結合端子を有する９０°ハイブリッドと
   を備え、
   前記第１の温度補償回路の前記抵抗要素は、
   前記他端が前記９０°ハイブリッドの前記通過端子に接続され、
   前記第２の温度補償回路の前記抵抗要素は、
   前記他端が前記９０°ハイブリッドの前記結合端子に接続される
   ことを特徴とする減衰器。
5. 請求項１記載の温度補償回路であり、前記抵抗要素が前記ドレイン端子に接続される温度補償回と、
   第１端子、第２端子、第３端子の３端子を有し、前記第１端子への入力を前記第２端子に出力し、前記第２端子への入力を前記第３端子に出力するサーキュレータと
   を備え、
   前記温度補償回路の前記抵抗要素は、
   前記他端が、前記サーキュレータの前記第２端子に接続されることを特徴とする減衰器。
6. 信号を減衰させる減衰器において、
   入力端子、出力端子、通過端子及び結合端子を有する９０°ハイブリッドと、
   ドレイン、ゲート、ソースを有すると共に、前記ドレイン、前記ゲート、前記ソースにそれぞれ接続するドレイン端子、ゲート端子、ソース端子を有する第１のトランジスタと、
   前記第１のトランジスタの前記ドレイン端子に一端が接続され、他端が前記９０°ハイブリッドの前記通過端子に接続され、前記他端から前記信号が入力される第１の抵抗要素と、
   前記第１のトランジスタの前記ゲート端子に、前記減衰器が配置される環境の温度上昇に対して線形に変化するゲート電圧を供給する第１のゲート電圧供給部と、
   ドレイン、ゲート、ソースを有すると共に、前記ドレイン、前記ゲート、前記ソースにそれぞれ接続するドレイン端子、ゲート端子、ソース端子を有する第２のトランジスタと、
   前記第２のトランジスタの前記ドレイン端子に一端が接続され、他端が前記９０°ハイブリッドの前記結合端子に接続され、前記他端から前記信号が入力される第２の抵抗要素と、
   前記第２のトランジスタの前記ゲート端子に、前記減衰器が配置される環境の温度上昇に対して線形に変化するゲート電圧を供給する第２のゲート電圧供給部と、
   前記第１のトランジスタの前記ドレイン端子と、前記第２のトランジスタの前記ドレイン端子とのいずれかに接続され、接続されるトランジスタへドレイン電圧を供給するドレイン電圧供給部と、
   前記ドレイン電圧供給部が前記第１のトランジスタの前記ドレイン端子に接続される場合には、前記第１のトランジスタの前記ソース端子を、前記第２のトランジスタの前記ドレイン端子と接続し、前記ドレイン電圧供給部が前記第２のトランジスタの前記ドレイン端子に接続される場合には、前記第２のトランジスタの前記ソース端子を、前記第１のトランジスタの前記ドレイン端子と接続する接続部と
   を備えたことを特徴とする減衰器。

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