JP6280794B2

JP6280794B2 - 半導体装置及びその駆動方法

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Publication number: JP6280794B2
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Inventors: 塩野入　豊; 豊塩野入; 熱海　知昭; 知昭熱海; ▲ひろ▼木　正明; 正明 ▲ひろ▼木
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Description

本発明は、半導体装置に関する。特に、電源の供給を停止してもデータの記憶が可能な半導体装置、またはその駆動方法に関する。

ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などの半導体装置は、性能の向上及び消費電力の低減を図るため、動作周波数の向上及び素子の微細化の研究開発が進められている。一方で半導体装置の消費電力は、素子の微細化に伴うリーク電力等に起因して上昇の一途をたどっている。

近年、この消費電力の上昇の問題に対し、データを不揮発性記憶装置に退避させ、動作すべき回路以外の電源供給を停止する技術が注目されている。

例えば特許文献１は、不揮発性を有する記憶素子としてＭＲＡＭ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を用いる構成について開示している。特許文献１では、電源供給を停止する際に、プロセッサ外部に設けられる不揮発性記憶装置にデータをプロセッサから退避させておき、電源供給を再開する際に、不揮発性記憶装置に退避させたデータを、再度プロセッサに復帰させる構成について開示している。

また特許文献２は、プロセッサから不揮発性記憶装置にデータを退避させる際に、データの暗号化処理を行う構成について開示している。特許文献２では、暗号化したデータを復号する際に、データが正しくない場合にはプロセッサを初期化する構成について開示している。

国際公開第２００９／１３６４４２号特開２００８−２０４４５９号公報

特許文献１及び特許文献２では、プロセッサと不揮発性記憶装置とがバスラインを介してデータを入出力する構成としている。

プロセッサ及び不揮発性記憶装置は、それぞれ作製時の工程及び動作電圧が異なるため、１つのチップ上に実装することが困難であった。

プロセッサ及び不揮発性記憶装置の、２つのデバイスが必要となったことで、プロセッサから不揮発性記憶装置にデータを退避する際、退避するデータを暗号化しなければ、データの機密性が保てない。

このデータの機密性の問題に対し、特許文献２に開示されているように、退避するデータを暗号化処理する対策をとることがありえる。

しかしながら、プロセッサと不揮発性記憶装置とが別々のチップの場合、退避するデータ量が増大するにつれて、間に設けられるバスラインでの寄生抵抗及び寄生容量等による配線遅延が、データの退避速度を遅くする原因となっていた。また、プロセッサにデータを復帰する際、復帰させるデータ量が増大するにつれて、データの読み出し速度がバスラインの配線遅延のために遅くなり、プロセッサの処理速度が遅くなる原因となっていた。

また、プロセッサ内のレジスタを、揮発性レジスタ及び不揮発性レジスタとし、プロセッサにおけるデータの退避及び復帰を高速に行う構成とすることが考えられる。

しかしながら、プロセッサ内のレジスタを、揮発性レジスタ及び不揮発性レジスタとした場合、不揮発性レジスタに記憶するデータを誤ったデータとして記憶する問題や、不揮発性レジスタに記憶していたデータが消失する問題がありえる。このようなデータの誤った記憶、または消失により、不揮発性レジスタでは、電源供給を停止した期間でのデータの完全性（インテグリティ）が低下し、電源供給を再開した際の動作に悪影響を及ぼす原因となっていた。

そこで本発明の一態様は、プロセッサ内のレジスタを、揮発性レジスタ及び不揮発性レジスタとした場合、不揮発性レジスタに記憶するデータの完全性が低下するといった問題、プロセッサ及び不揮発性記憶装置を離間して設けることによるデータの機密性が損なわれるといった問題、及び装置間を離間して設けたことに伴う配線遅延等に起因したデータの処理速度が遅延する問題、を一体にして解決する半導体装置及びその駆動方法を提供することを課題の一とする。

本発明の一態様は、プロセッサ内のレジスタを、揮発性レジスタ及び不揮発性レジスタとで構成する。そして電源電圧の供給を停止する際に、揮発性レジスタに記憶されたデータを不揮発性レジスタに記憶する際、該データを暗号化回路で圧縮及び暗号化して、プロセッサと別に設けられた不揮発性記憶装置に記憶する構成とする。そして、不揮発性レジスタに記憶したデータと不揮発性記憶装置に記憶した、圧縮及び暗号化されたデータとを比較する構成とする。

本発明の一態様による構成では、揮発性レジスタ及び不揮発性レジスタを連続した工程として、１つのチップ上に作製することができる。また本発明の一態様による構成では、プロセッサ内に設けられた、揮発性レジスタと不揮発性レジスタとの間でデータの入出力を行うことができる。また本発明の一態様による構成では、不揮発性レジスタに記憶するデータを圧縮することでデータ量を減らし、バスラインに入出力することができる。また本発明の一態様による構成では、不揮発性レジスタに記憶したデータを、暗号化した後に復号したデータと照合することができる。

本発明の一態様は、揮発性レジスタ及び不揮発性レジスタが設けられたプロセッサと、不揮発性レジスタに記憶される第１のデータを圧縮及び暗号化処理した第２のデータとする暗号化回路と、第２のデータが記憶される不揮発性記憶装置と、第１のデータと、第２のデータを復号した第３のデータと、を比較し、第１のデータの正誤に関する照合を行う制御回路と、を有する半導体装置である。

本発明の一態様は、揮発性レジスタ及び不揮発性レジスタが設けられたプロセッサと、不揮発性レジスタに記憶される第１のデータを圧縮及び暗号化処理した第２のデータとする暗号化回路と、第２のデータが記憶され、且つ不揮発性レジスタが有する記憶素子とは異なる製造工程で作製された記憶素子を有する不揮発性記憶装置と、第１のデータと、第２のデータを復号した第３のデータと、を比較し、第１のデータの正誤に関する照合を行う制御回路と、を有する半導体装置である。

本発明の一態様において、暗号化回路及び制御回路と、不揮発性記憶装置とは、バスラインを介して第２のデータの入出力を行う半導体装置が好ましい。

本発明の一態様において、制御回路は、第２のデータを復号した第３のデータを生成する復号回路と、第１のデータと第３のデータとを比較するための比較回路と、を有する半導体装置が好ましい。

本発明の一態様において、不揮発性レジスタが有する記憶素子は、酸化物半導体層を有するトランジスタを用いて電荷の保持を行うことにより第１のデータを記憶する素子である、半導体装置が好ましい。

また本発明の一態様は、上記半導体装置に対して、第１のデータを不揮発性レジスタに退避させるステップと、第１のデータを暗号化回路にコピーするステップと、コピーされた第１のデータを圧縮及び暗号化処理した第２のデータとするステップと、第２のデータを不揮発性記憶装置に転送するステップと、プロセッサへの電源電圧の供給を停止するステップと、を行う半導体装置の駆動方法である。

また本発明の一態様は、上記半導体装置に対して、プロセッサへの電源電圧の供給を再開するステップと、第２のデータを制御回路に転送するステップと、第２のデータを復号し、第３のデータとするステップと、不揮発性レジスタに記憶された第１のデータを制御回路にコピーするステップと、第１のデータと第３のデータとを比較処理するステップと、比較処理において、データ同士が同一の場合、不揮発性レジスタに記憶された第１のデータを揮発性レジスタに読み出して処理を再開するステップ、または比較処理において、データ同士が同一でない場合、不揮発性レジスタに記憶された第１のデータを破棄するステップと、を行う半導体装置の駆動方法である。

本発明の一態様により、不揮発性レジスタに記憶したデータと、該データを圧縮してその後復号したデータと、の照合を図ることにより、不揮発性レジスタに記憶したデータの完全性を確保することができる。また本発明の一態様により、データバスに入出力するデータを暗号化する構成とし、２つのデバイスが離間して設けることによるデータの機密性を向上させることができる。また本発明の一態様により、データバスに入出力するデータを圧縮する構成とし、配線遅延等に起因したデータの処理速度を向上することできる。

半導体装置の構成を示すブロック図。半導体装置の構成を示すブロック図。半導体装置の構成を示すフローチャート図。半導体装置の構成を示すフローチャート図。半導体装置の構成を示すブロック図。半導体装置の構成を示すフローチャート図。半導体装置の構成を示すブロック図。揮発性レジスタ及び不揮発性レジスタを有するレジスタの構成例を説明する回路図。揮発性レジスタ及び不揮発性レジスタを有するレジスタのタイミングチャート図。半導体装置の断面図。トランジスタの断面図。半導体装置の作製工程を示すフローチャート図及び斜視模式図。半導体装置を用いた電子機器。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の送受信を可能とするものをいう。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路ブロックでは、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

なお、本明細書において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセルの回路構成及びその動作について、図１を参照して説明する。

なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、プロセッサの他、暗号化回路、不揮発性記憶装置、及び制御回路を含む。

図１は、半導体装置のブロック図である。図１に示す半導体装置１００は、プロセッサ１０１（図中、ｐｒｏｃｅｓｓｏｒと表記）、暗号化回路１０２（図中、ｅｎｃｒｙｐｔｉｏｎｃｉｒｃｕｉｔと表記）、不揮発性記憶装置１０３（図中、ｎｏｎ−ｖｏｌａｔｉｌｅｍｅｍｏｒｙと表記）及び制御回路１０４（図中、ｃｏｎｔｒｏｌｃｉｒｃｕｉｔと表記）を有する。

プロセッサ１０１は、不揮発性と揮発性の性質を切り替えることのできるレジスタを有する。具体的にプロセッサ１０１は、揮発性レジスタ１０５（図中、ｖｏｌａｔｉｌｅｒｅｇｉｓｔｅｒと表記）及び不揮発性レジスタ１０６（図中、ｎｏｎ−ｖｏｌａｔｉｌｅｒｅｇｉｓｔｅｒと表記）を有する。

揮発性レジスタ１０５及び不揮発性レジスタ１０６は、データ処理に伴ったデータの記憶を行う回路である。プロセッサ１０１におけるデータの記憶は、電源供給が行われる期間では揮発性レジスタ１０５で行い、電源供給が停止している期間では不揮発性レジスタ１０６で行う。

揮発性レジスタ１０５は、不揮発性レジスタ１０６を構成する素子と積層して設けられる素子で構成されることが好ましい。具体的に揮発性レジスタ１０５は、シリコン系の半導体素子（容量素子、トランジスタ等）を適用することができる。

不揮発性レジスタ１０６は、揮発性レジスタ１０５を構成する素子と積層して設けられる不揮発性記憶素子を具備する素子で構成されることが好ましい。具体的に不揮発性レジスタ１０６に適用可能な不揮発性記憶素子としては、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、電界誘起巨大抵抗変化を利用した抵抗変化型メモリ（ＲｅＲＡＭ）、または酸化物半導体層を有するトランジスタを用いた不揮発性記憶素子、を用いることができる。

暗号化回路１０２は、不揮発性レジスタ１０６に記憶されるデータ（以下、第１のデータという）を圧縮及び暗号化するための回路である。第１のデータは、制御回路１０４の制御により不揮発性レジスタ１０６より読み出され、暗号化回路１０２にコピーされる。暗号化回路１０２で圧縮及び暗号化されたデータ（以下、第２のデータという）は、制御回路１０４の制御により暗号化回路１０２から読み出され、不揮発性記憶装置１０３に記憶される。なお、第２のデータは、制御回路１０４の制御により制御回路１０４に読み出され、制御回路１０４が有する復号回路で復号したデータ（以下、第３のデータという）に変換することができる。

なお第２のデータは、第１のデータを圧縮及び暗号化したものである。従って、第２のデータのデータ量は、第１のデータのデータ量より小さい。暗号化回路１０２の方式としては、一例として、共通鍵暗号方式を用いることができる。共通鍵暗号方式の一例としては、ＤＥＳ（ＤａｔａＥｎｃｒｙｐｔｉｏｎＳｔａｎｄａｒｄ）暗号、ＡＥＳ（ＡｄｖａｎｃｅｄＥｎｃｒｙｐｔｉｏｎＳｔａｎｄａｒｄ）暗号を挙げることができる。なお暗号化を復号する鍵は、制御回路１０４内の復号回路と共有する構成とすればよい。

なお別の構成として、暗号化回路１０２は、誤り検出回路とすることもできる。この構成の場合、第２のデータは、誤り検出符号（ＣＲＣ：ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋｉｎｇ）となり、制御回路１０４内の復号回路を省略でき、第２のデータを第３のデータに復号することも省略できる。なおこの場合、第２のデータである誤り検出符号と比較する第１のデータは、第２のデータと同様に誤り検出符号に変換して、照合することができる。誤り検出符号の方式としては、チェックサムを用いることができる。

不揮発性記憶装置１０３は、電源供給が停止した状態であっても、第２のデータを記憶することができる回路である。

具体的に不揮発性記憶装置１０３は、記憶素子としてフラッシュメモリを用いることができる。他にも不揮発性記憶装置１０３に適用可能な記憶素子としては、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、電界誘起巨大抵抗変化を利用した抵抗変化型メモリ（ＲｅＲＡＭ）、または酸化物半導体層を有するトランジスタを用いた不揮発性記憶素子、がある。

制御回路１０４は、電源供給の停止または再開に従って、プロセッサ１０１、暗号化回路１０２及び不揮発性記憶装置１０３を制御する回路である。具体的に制御回路１０４は、電源供給を停止することに伴う、揮発性レジスタ１０５から不揮発性レジスタ１０６への第１のデータの退避、第１のデータの暗号化回路１０２へのコピー、第２のデータの不揮発性記憶装置１０３への記憶、第２のデータの復号、及び第３のデータと第１のデータの比較、等を行うよう各回路を制御する。

以上説明した半導体装置１００では、不揮発性レジスタ１０６に記憶される第１のデータを、制御回路１０４の制御により、バスライン１０７を介して暗号化回路１０２にコピーする。そして半導体装置１００では、コピーされた第１のデータを、暗号化回路１０２で圧縮及び暗号化された第２のデータに変換する。そして半導体装置１００では、圧縮及び暗号化された第２のデータを、制御回路１０４の制御により、不揮発性記憶装置１０３に記憶する。そして、プロセッサ１０１及び不揮発性記憶装置１０３への電源供給を停止しても、不揮発性レジスタ１０６では第１のデータ、不揮発性記憶装置１０３では第２のデータを記憶することができる。

そしてプロセッサ１０１及び不揮発性記憶装置１０３への電源供給を再開後、半導体装置１００では、不揮発性記憶装置１０３で記憶された第２のデータを、制御回路１０４の制御により、制御回路１０４で復号された第３のデータに変換する。そして半導体装置１００では、復号された第３のデータを、制御回路１０４の制御によりコピーされた第１のデータと比較する。そして半導体装置１００では、該比較結果に従って、不揮発性レジスタ１０６に記憶された第１のデータが、電源供給を停止した期間、正しく記憶されたか否かを判定することができる。

本実施の形態の構成では、揮発性レジスタ１０５及び不揮発性レジスタ１０６を連続した工程として、１つのチップ上に実装することができる。１チップ化することで、各装置間のデータの送受信をデータバス及びアドレスバスといったバスライン１０７を介することなく行うことができる。そのため、バスライン１０７での寄生抵抗及び寄生容量等による配線遅延の影響をなくすことができる。

また揮発性レジスタ１０５及び不揮発性レジスタ１０６を１チップ化することで、揮発性レジスタ１０５から不揮発性レジスタ１０６へのデータの退避、及び不揮発性レジスタ１０６から揮発性レジスタ１０５への復帰を高速に行うことができる。

加えて、本実施の形態の構成において、暗号化回路１０２と不揮発性記憶装置１０３の間のデータの送受信は、暗号化した第２のデータとして行うことができるため、２つのデバイスが離間して設けられていても、データの機密性を高めることができる。加えて本実施の形態の構成においては、暗号化回路１０２から不揮発性記憶装置１０３に退避するデータのデータ量を圧縮して、データの送受信を行う。そのため、バスライン１０７での寄生抵抗及び寄生容量等による配線遅延の影響を低減し、且つデータの処理速度を向上することができる。

加えて、本実施の形態の構成において、不揮発性記憶装置１０３に記憶した第２のデータは、電源供給を再開後に、制御回路１０４で復号された第３のデータとし、不揮発性レジスタ１０６に記憶された第１のデータと比較し、照合される。そのため、第１のデータの完全性を確保することができる。

次いで、図１に示す半導体装置１００の電源供給を停止する動作、及び半導体装置１００の電源供給を再開する動作について、図２乃至図７を用いて説明する。

図２では、図１に示したブロック図における制御回路１０４内に、復号回路１０８（図中、ｄｅｃｏｄｅｒｃｉｒｃｕｉｔと表記）及び比較回路１０９（図中、ｃｏｍｐａｒａｔｏｒｃｉｒｃｕｉｔと表記）を加えたブロック図を示している。

なお図２に示す復号回路１０８は、不揮発性記憶装置１０３に記憶された第２のデータを復号するための回路である。具体的に復号回路１０８は、第２のデータを復号した第３のデータとする回路である。

また、図２に示す比較回路１０９は、第３のデータと、不揮発性レジスタ１０６からコピーされた第１のデータとを比較し、第１のデータが電源供給を停止した間、正しく記憶された否かの照合を行う回路である。

図３には、図２に示す半導体装置１００への電源供給の停止及び再開に連動して行われるデータの退避動作及び復帰動作に関するフローチャート図を示す。

まずステップＳ１０１では、プロセッサ１０１を稼動する。「プロセッサを稼動」する状態とは、プロセッサ１０１に入力されるデータの演算処理が行われる状態であり、通常動作に相当する。このとき、電源供給が継続して行われ、演算処理で得られるデータが揮発性レジスタ１０５に一時的に記憶される。

ステップＳ１０２では、一定期間、プロセッサ１０１の処理がないか否かの判断をする。一定期間、プロセッサ１０１の処理がない場合、ステップＳ１０３に進む。プロセッサ１０１の処理がある場合、ステップＳ１０１に戻る。なお「一定期間、プロセッサの処理がない」とは、一定の時間内、プロセッサ１０１に処理するデータが入力されず、プロセッサ１０１がアイドル状態であることをいう。なお、「一定期間」とは、プロセッサ１０１の能力等を考慮して適宜長さが設定される期間である。

ステップＳ１０３では、揮発性レジスタ１０５のデータを不揮発性レジスタ１０６に書き込み、電源供給を停止する、データ退避動作を行う。このステップＳ１０３におけるデータ退避動作は、図４及び図５を用いて詳述する。

ステップＳ１０４では、プロセッサ１０１を停止した状態とする。「プロセッサを停止」した状態とは、プロセッサ１０１への電源供給が停止し、データの入出力がない状態をいう。この状態では、揮発性レジスタ１０５のデータは消失し、不揮発性レジスタ１０６のデータは記憶されている。

ステップＳ１０５では、プロセッサ１０１の処理が必要か否かの判断をする。プロセッサ１０１の処理が必要な場合、ステップＳ１０６に進む。プロセッサ１０１の処理が必要ない場合、ステップＳ１０４に戻る。なおプロセッサ１０１における処理が必要か否かの判断は、タイマーを作動させ一定期間毎に判断を行ってもよいし、外部装置からの入力がある度に制御回路１０４が判断し、制御回路１０４の判断でプロセッサ１０１の処理の要否を判断してもよい。

ステップＳ１０６では、電源供給を再開し、不揮発性レジスタ１０６のデータを揮発性レジスタ１０５に読み出す、データ復帰動作を行う。このステップＳ１０６におけるデータ復帰動作は、図６及び図７を用いて詳述する。

ステップＳ１０７では、ステップＳ１０１と同様に、プロセッサ１０１を稼動する。つまり電源供給が継続して行われ、演算処理で得られるデータが揮発性レジスタ１０５に一時的に記憶される。

以上、図３で説明したフローチャート図によると、図２に示す半導体装置１００への電源供給の停止及び再開を、プロセッサ１０１を動作させる必要に応じて行うことができる。また半導体装置１００への電源供給の停止及び再開に連動して行われるデータの退避動作及び復帰動作を行うことができるため、電源供給の停止及び再開の前後におけるデータの消失をなくすことができる。

次いで図４では、図３で説明したフローチャート図のステップＳ１０３に相当する、データ退避動作のフローチャート図を説明する。また図５では、図２に示す半導体装置１００のブロック図に、図４で説明するフローチャート図の動作を追記したブロック図を示す。

まずステップＳ２０１では、プロセッサ１０１が、揮発性レジスタ１０５に記憶されたデータ（第１のデータ）を不揮発性レジスタ１０６に退避させて記憶（セーブ）する。

ステップＳ２０２では、制御回路１０４の制御により、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）を暗号化回路１０２にコピーする。

ステップＳ２０３では、暗号化回路１０２が、データ（第１のデータ）を圧縮及び暗号化し、圧縮及び暗号化されたデータ（第２のデータ）にする。圧縮及び暗号化されたデータ（第２のデータ）は、制御回路１０４の制御により、一旦、制御回路１０４に転送される。

ステップＳ２０４では、制御回路１０４が、暗号化回路１０２から転送された、圧縮及び暗号化されたデータ（第２のデータ）を不揮発性記憶装置１０３に転送する。

ステップＳ２０５では、不揮発性記憶装置１０３が、制御回路１０４から転送された圧縮及び暗号化されたデータ（第２のデータ）を記憶する。

ステップＳ２０６では、制御回路１０４の制御により、プロセッサ１０１、暗号化回路１０２及び不揮発性記憶装置１０３への電源供給を停止する。

以上説明した図４のフローチャート図による半導体装置での第１のデータ（図中、１ｓｔｄａｔａと表記）及び第２のデータ（図中、２ｎｄｄａｔａと表記）の入出力は、図５に示すブロック図で表すことができる。

次いで図６では、図３で説明したフローチャート図のステップＳ１０６に相当する、データ復帰動作のフローチャート図を説明する。また図７では、図２に示す半導体装置１００のブロック図に、図６で説明するフローチャート図の動作を追記したブロック図を示す。

まずステップＳ３０１では、制御回路１０４の制御により、プロセッサ１０１、暗号化回路１０２及び不揮発性記憶装置１０３への電源供給を再開する。

ステップＳ３０２では、制御回路１０４の制御により、不揮発性記憶装置１０３に記憶したデータ（第２のデータ）を復号回路１０８に転送する。

ステップＳ３０３では、復号回路１０８が、データ（第２のデータ）を復号し、復号されたデータ（第３のデータ）にする。

ステップＳ３０４では、制御回路１０４の制御により、復号されたデータ（第３のデータ）が比較回路１０９に転送される。

ステップＳ３０５では、制御回路１０４の制御により、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）を比較回路１０９にコピーする。

ステップＳ３０６では、電源供給が停止していた期間において、復号された不揮発性記憶装置１０３に記憶したデータ（第３のデータ）と、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）とが、同一であるか否かの判断を行う。復号された不揮発性記憶装置１０３に記憶したデータ（第３のデータ）と、不揮発性レジスタ１０６に記憶したデータとが、同一である場合、ステップＳ３０７に進む。復号された不揮発性記憶装置１０３に記憶したデータ（第３のデータ）と、不揮発性レジスタ１０６に記憶したデータとが、同一でない場合、ステップＳ３０８に進む。

ステップＳ３０７では、復号された不揮発性記憶装置１０３に記憶したデータ（第３のデータ）と、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）とが、同一である場合、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）は、正しいものとして、その後の処理に用いる。具体的にプロセッサ１０１は、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）を揮発性レジスタ１０５に読み出し（ロード）、データ処理を再開する。

ステップＳ３０８では、復号された不揮発性記憶装置１０３に記憶したデータ（第３のデータ）と、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）とが、同一でない場合、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）は、誤っているものとして、その後の処理に用いない。具体的にプロセッサ１０１は、不揮発性レジスタ１０６に記憶したデータ（第１のデータ）を破棄して、新たなデータを別の装置から揮発性レジスタ１０５に読み出して処理を再開する。

以上説明した図６のフローチャート図による半導体装置での第１のデータ（図中、１ｓｔｄａｔａと表記）、第２のデータ（図中、２ｎｄｄａｔａと表記）及び第３のデータ（図中、３ｒｄｄａｔａと表記）の入出力は、図７に示すブロック図で表すことができる。

以上の本実施の形態で示した構成により、配線遅延等に起因したデータの処理速度が遅延することなく、且つデータの完全性及び機密性を備えた、半導体装置及びその駆動方法を提供することできる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
図８を用いて、不揮発性と揮発性を兼備するレジスタについて説明する。

図８は、不揮発性と揮発性を兼備する、記憶容量が１ビットのレジスタの回路図である。図８に示すレジスタは、記憶回路２０１及び記憶回路２０２を有する。記憶回路２０１が１ビットの揮発性レジスタであり、記憶回路２０２が１ビットの不揮発性レジスタである。なお、記憶回路２０１及び記憶回路２０２には、必要に応じて、ダイオード、抵抗素子、インダクタ等のその他の素子を設けることができる。

記憶回路２０１は、インバータ２１１乃至インバータ２１３と、トランスミッションゲート２１４及びトランスミッションゲート２１５と、ＮＡＮＤ２１６及びＮＡＮＤ２１７と、を有する。記憶回路２０１は、電源供給がされる期間において、データを記憶する。また記憶回路２０１は、電源供給を停止する直前の期間において、記憶しているデータを記憶回路２０２に書き込む。また記憶回路２０１は、電源供給を再開した直後の期間において、記憶回路２０２に書き込んでおいたデータが読み出され、該データを記憶回路２０１のデータとする。

記憶回路２０２は、セレクタ２２１と、トランジスタ２２２と、容量素子２２３と、トランジスタ２３１乃至トランジスタ２３３と、容量素子２３４と、及びインバータ２３５と、を有する。記憶回路２０２は、電源供給が停止する期間において、データを記憶することができる。

インバータ２１１は、クロック信号ＣＬＫの電位の極性を反転させたクロック信号ＣＬＫｂを、生成する機能を有する。そして、トランスミッションゲート２１４、トランスミッションゲート２１５、インバータ２１２、及びＮＡＮＤ２１７のそれぞれは、クロック信号ＣＬＫ及びクロック信号ＣＬＫｂに従って、信号の出力の有無が選択される。

トランスミッションゲート２１４は、クロック信号ＣＬＫの電位がローレベル、クロック信号ＣＬＫｂの電位がハイレベルのとき、トランスミッションゲート２１４の入力端子に供給されたデータ信号Ｄを、ＮＡＮＤ２１６の第１入力端子に供給する機能を有する。また、トランスミッションゲート２１４は、クロック信号ＣＬＫの電位がハイレベル、クロック信号ＣＬＫｂの電位がローレベルのとき、ハイインピーダンスとなり、ＮＡＮＤ２１６の第１入力端子への、データ信号Ｄの供給を停止する機能を有する。

ＮＡＮＤ２１６は２入力のＮＡＮＤであり、第１入力端子にトランスミッションゲート２１４から出力されるデータ信号Ｄまたはインバータ２１２から出力される信号が供給され、第２入力端子に制御信号ＲＥＳＥＴが供給される。そして、ＮＡＮＤ２１６は、第１入力端子及び第２入力端子に入力された信号に従って、セレクタ２２１の第１入力端子に信号を出力する機能を有する。

セレクタ２２１は２入力のマルチプレクサであり、第１入力端子にＮＡＮＤ２１６から出力される信号が供給され、第２入力端子にインバータ２３５から出力される信号が供給される。そして、セレクタ２２１は、制御信号ＲＥの電位がローレベルのとき、インバータ２１２の入力端子、トランスミッションゲート２１５の入力端子及びトランジスタ２２２の第１端子に、第１入力端子に入力された信号を出力する機能を有する。また、セレクタ２２１は、制御信号ＲＥの電位がハイレベルのとき、インバータ２１２の入力端子、トランスミッションゲート２１５の入力端子及びトランジスタ２２２の第１端子に、第２入力端子に入力された信号を出力する機能を有する。

インバータ２１２は、クロック信号ＣＬＫの電位がハイレベル、クロック信号ＣＬＫｂの電位がローレベルのとき、入力端子に供給された信号が有する電位の極性を反転させて、出力する機能を有する。出力された信号は、ＮＡＮＤ２１６の第２入力端子に供給される。また、インバータ２１２は、クロック信号ＣＬＫの電位がローレベル、クロック信号ＣＬＫｂの電位がハイレベルのとき、ハイインピーダンスとなり、信号のＮＡＮＤ２１６の第２入力端子への信号の供給を停止する機能を有する。

インバータ２１３は、トランスミッションゲート２１５の出力端子、及びＮＡＮＤ２１７の出力端子から供給される信号の電位を反転させ、信号Ｑとして出力する機能を有する。また、インバータ２１３から出力される信号Ｑは、ＮＡＮＤ２１７の第１入力端子に供給される。

ＮＡＮＤ２１７は２入力のＮＡＮＤであり、第１入力端子にインバータ２１３から出力される信号が供給され、第２入力端子に制御信号ＲＥＳＥＴが供給される。そして、ＮＡＮＤ２１７は、第１入力端子及び第２入力端子に入力された信号に従って、インバータ２１３の入力端子に信号を出力する機能を有する。

トランジスタ２２２は、制御信号ＷＥの電位に従って、オン／オフが制御される。トランジスタ２２２は、記憶回路２０１のノードＮ＿Ｄの電位の、フローティングノードＦＮへの供給を制御する機能を有する。ノードＮ＿Ｄの電位は、記憶回路２０１が有するデータの１または０に対応する。

記憶回路２０２が有するフローティングノードＦＮは、データ記憶部である。トランジスタ２２２及び容量素子２２３により、フローティングノードＦＮの電位が保持される。フローティングノードＦＮの電位によりトランジスタ２３３のオン／オフが制御される。

記憶回路２０２の電荷保持特性を向上させるためには、トランジスタ２２２のオフ電流が、著しく小さいことが望ましい。トランジスタ２２２のオフ電流が小さいことで、フローティングノードＦＮからリークする電荷量を抑えることができる。単結晶シリコンのトランジスタと比較した、リーク電流が低いトランジスタとしては、酸化物半導体の薄膜で形成されたトランジスタが挙げられる。

酸化物半導体において、特に、電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）またはｉ型に限りなく近い。そのため、高純度化された酸化物半導体層にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高く、トランジスタ２２２に好適である。

制御信号ＲＥにより、トランジスタ２３１及びトランジスタ２３２のオン／オフが制御される。トランジスタ２３１及びトランジスタ２３２は、電位ＶＤＤによる容量素子２３４での電荷の充放電を制御する機能を有する。制御信号ＲＥがローレベルのとき、トランジスタ２３１がオン、トランジスタ２３２がオフとなり、電位ＶＤＤによって容量素子２３４が充電される。

また、制御信号ＲＥがハイレベルのとき、トランジスタ２３１がオフ、トランジスタ２３２がオンとなる。このとき、トランジスタ２３３がオンのとき、容量素子２３４に充電された電荷が放電される。またトランジスタ２３３がオフのとき、容量素子２３４に充電された電荷が放電されない。この放電の有無を利用して、記憶回路２０２のフローティングノードＦＮに記憶されたデータは、容量素子２３４の電位に変換され、１または０に対応したデータとすることができる。容量素子２３４の電位は、インバータ２３５を介してセレクタ２２１の第２入力端子に出力される。

以上、図８で説明したレジスタを有する半導体装置では、酸化物半導体を用いたトランジスタ２２２と、シリコンを用いたその他のトランジスタで回路を構成することができる。酸化物半導体を用いたトランジスタ２２２と、シリコンを用いたその他のトランジスタは、積層して設けることができる。そのため、図８で説明したレジスタを有する半導体装置は、各トランジスタを連続した工程で作製することができ、１つのチップ上に作製することができる。

また、オフ電流の著しく小さい、酸化物半導体を用いたトランジスタ２２２を用いて不揮発性レジスタとする半導体装置は、磁気抵抗メモリ（ＭＲＡＭ：ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を用いて不揮発性レジスタとする場合と比較して、データの退避動作、及び復帰動作による消費電力（オーバーヘッド）を抑えることができる。これは、ＭＲＡＭでのデータの書き込みに要する電流が５０μＡ乃至５００μＡであるのに対し、酸化物半導体を用いたトランジスタを利用する図８の不揮発性レジスタでは、容量素子への電荷の供給によりデータの書き込みを行っており、データの書き込みに要する電流をＭＲＡＭの１／１００程度にすることが可能である。よって、図８で説明したレジスタを有する半導体装置では、オーバーヘッドと電源の遮断により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：ＢｒｅａｋＥｖｅｎＴｉｍｅ）を、ＭＲＡＭでレジスタを構成する場合より短くすることができる。

次いで図９に、図８に示すレジスタのタイミングチャートを示す。

通常動作（Ｔ１）では、ローレベルの電位を有する制御信号ＲＥにより、セレクタ２２１の出力信号としてＮＡＮＤ２１６の出力信号が選択される。このとき記憶回路２０１は、通常のＤフリップフロップとして機能することができる。

記憶回路２０２へのデータ書き込み（Ｔ２）は、クロック信号ＣＬＫの電位をハイレベルに固定して記憶回路２０１のデータ（Ｄ２）を確定すると共に、制御信号ＷＥの電位をハイレベルとする。このとき記憶回路２０２のフローティングノードＦＮは、記憶回路２０１のデータが反映された電位となり、記憶回路２０１に記憶したデータ（Ｄ１）が記憶回路２０２に記憶される。

電源遮断期間（Ｔ３）は、ローレベルの電位とする制御信号ＷＥにより、フローティングノードＦＮの電位（データ）を保持する。このとき記憶回路２０２への電源電圧の供給を停止し、各制御信号はローレベルの電位とする。

電源復帰時（Ｔ４）には、電源電圧の供給を再開すると共に、制御信号ＲＥの電位をローレベルとすることで、容量素子２３４を充電する。なお、このときクロック信号ＣＬＫの電位は、ハイレベルに固定しておく。

記憶回路２０２からのデータの読み出し時（Ｔ５）は、制御信号ＲＥの電位をハイレベルとし、フローティングノードＦＮの電位に従った容量素子２３４の電荷の放電の有無が選択される。このとき、制御信号ＲＥの電位をハイレベルとすることにより、セレクタ２２１の出力信号としてインバータ２３５の出力信号を選択し、記憶回路２０２に記憶したデータが記憶回路２０１に読み出される。また、このとき記憶回路２０１は、クロック信号ＣＬＫの電位をハイレベルに固定して記憶回路２０２より読み出されたデータを固定しておく。

そして通常動作（Ｔ６）では、クロック信号ＣＬＫ及びデータ（Ｄ３）の入力を再開する。

以上、図８及び図９で説明したレジスタを有する半導体装置では、通常動作時において、揮発性レジスタとして機能する記憶回路２０１をＤフリップフロップとして動作させることができる。そのため、不揮発性レジスタとして機能する記憶回路２０２を追加する構成としても、動作の律速となる酸化物半導体を用いたトランジスタの影響を受けることなく、通常動作時の高速動作が可能なレジスタとすることができる。

また図８及び図９で説明したレジスタを有する半導体装置では、記憶回路２０２において、フローティングノードＦＮに保持された電位に従って、トランジスタ２３３の動作状態（オンまたはオフ）が選択され、その動作状態によって、０または１のデータが読み出される。そのため、電源遮断期間（Ｔ３）にフローティングノードＦＮで保持されている電荷量が多少変動していても、元のデータを正確に読み出すことが可能である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加えること、または酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、または８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。

次いで酸化物半導体の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置のレジスタが有するトランジスタの断面の構造について、図面を参照して説明する。

図１０に、発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、図１０では、上記実施の形態２で図示したトランジスタ２２２、トランジスタ２３２、及び容量素子２２３を、例示している。

また、本実施の形態では、トランジスタ２３２が、単結晶のシリコン基板に形成され、酸化物半導体を半導体層に用いたトランジスタ２２２が、トランジスタ２３２上に形成されている場合を例示している。トランジスタ２３２は、非晶質、微結晶、多結晶または単結晶である、シリコンまたはゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。

薄膜のシリコンを用いてトランジスタ２３２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

なお、上記実施の形態２で説明した半導体装置のレジスタが有するトランジスタのうち、トランジスタ２２２に酸化物半導体を用い、トランジスタ２３２を含むその他のトランジスタにシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上にトランジスタ２２２を積層させることで、トランジスタ２２２のデザインルールを緩和させることができる。

このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積層した構造では、半導体装置のチップ面積を縮小することができる。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導体を用いたトランジスタの数より多いため、実際の半導体装置のチップ面積は、シリコンを用いたトランジスタの数で決定される。またシリコンを用いたトランジスタで構成される揮発性レジスタと、シリコンを用いたトランジスタ及び酸化物半導体を用いたトランジスタで構成される不揮発性レジスタとを連続した工程として、１つのチップ上に作製することができる。

図１０では、半導体基板８００にｎチャネル型のトランジスタ２３２が形成されている。

半導体基板８００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。

また、トランジスタ２３２は、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。

具体的に、トランジスタ２３２は、半導体基板８００に形成された、ソース領域またはドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。

トランジスタ２３２上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。

そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。

配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。

そして、図１０では、絶縁膜８２０上にトランジスタ２２２及び容量素子２２３が形成されている。

トランジスタ２２２は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。

また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子２２３として機能する。

なお、図１０では、容量素子２２３がトランジスタ２２２と共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子２２３は、トランジスタ２３２と共に、絶縁膜８２０の下に設けられていても良い。

そして、トランジスタ２２２、容量素子２２３上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。

なお、図１０において、トランジスタ２２２は、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ２２２が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオンまたはオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ２２２の閾値電圧を制御することができる。

また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ２２２の構成例を、図１１（ａ）、（ｂ）に示す。

図１１（ａ）に示すトランジスタ２２２Ａは、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。

そして、トランジスタ２２２Ａでは、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体層８３０ｃは、図１１（ｂ）に示すトランジスタ２２２Ｂのように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１２、図１３を用いて説明する。

図１２（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態４の図１０に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１２（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、データの処理速度が向上し、且つデータの機密性の向上が図られた半導体装置を有する電子部品を実現することができる。該電子部品は、電源供給の停止及び復帰時のデータの処理速度が向上し、且つデータの機密性の向上が図られた半導体装置を含むため、低消費電力化及び利便性の向上が図られた電子部品である。

また、完成した電子部品の斜視模式図を図１２（ｂ）に示す。図１２（ｂ）では、電子部品の一例として、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）の斜視模式図を示している。図１２（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１２（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１３（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため低消費電力化及び利便性の向上が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１３（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１３（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１３（ａ）に示す携帯型の情報端末は、図１３（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図１３（ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１３（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図１３（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１３（ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、低消費電力化及び利便性の向上が図られた電子書籍が実現される。

図１３（ｃ）は、テレビジョン装置９２０であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、低消費電力化及び利便性の向上が図られたテレビジョン装置が実現される。

図１３（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため低消費電力化及び利便性の向上が図られたスマートフォンが実現される。

図１３（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、低消費電力化及び利便性の向上が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が設けられた実装基板が搭載されている。このため、低消費電力化及び利便性の向上が図られた電子機器が実現される。

１００半導体装置
１０１プロセッサ
１０２暗号化回路
１０３不揮発性記憶装置
１０４制御回路
１０５揮発性レジスタ
１０６不揮発性レジスタ
１０７バスライン
１０８復号回路
１０９比較回路
２０１記憶回路
２０２記憶回路
２１１インバータ
２１２インバータ
２１３インバータ
２１４トランスミッションゲート
２１５トランスミッションゲート
２１６ＮＡＮＤ
２１７ＮＡＮＤ
２２１セレクタ
２２２トランジスタ
２２２Ａトランジスタ
２２２Ｂトランジスタ
２２３容量素子
２３１トランジスタ
２３２トランジスタ
２３３トランジスタ
２３４容量素子
２３５インバータ
７００電子部品
７０１リード
７０２プリント基板
７０３半導体装置
７０４実装基板
８００半導体基板
８０１素子分離用絶縁膜
８０２不純物領域
８０３不純物領域
８０４ゲート電極
８０５ゲート絶縁膜
８０９絶縁膜
８１０配線
８１１配線
８１２配線
８１５配線
８１６配線
８１７配線
８２０絶縁膜
８２１配線
８３０半導体膜
８３０ａ酸化物半導体層
８３０ｂ酸化物半導体層
８３０ｃ酸化物半導体層
８３１ゲート絶縁膜
８３２導電膜
８３３導電膜
８３４ゲート電極
８３５導電膜
８４１絶縁膜
８４３導電膜
９０１筐体
９０２筐体
９０３ａ表示部
９０３ｂ表示部
９０４選択ボタン
９０５キーボード
９１０電子書籍
９１１筐体
９１２筐体
９１３表示部
９１４表示部
９１５軸部
９１６電源
９１７操作キー
９１８スピーカー
９２０テレビジョン装置
９２１筐体
９２２表示部
９２３スタンド
９２４リモコン操作機
９３０本体
９３１表示部
９３２スピーカー
９３３マイク
９３４操作ボタン
９４１本体
９４２表示部
９４３操作スイッチ

Claims

揮発性レジスタ及び不揮発性レジスタが設けられたプロセッサと、
前記不揮発性レジスタに記憶される第１のデータを圧縮及び暗号化処理した第２のデータとする暗号化回路と、
前記第２のデータが記憶される不揮発性記憶装置と、
前記第１のデータと、前記第２のデータを復号化した第３のデータと、を比較し、前記第１のデータの正誤に関する照合を行う制御回路と、を有する半導体装置。
請求項１において、
前記暗号化回路及び前記制御回路と、前記不揮発性記憶装置とは、バスラインを介して第２のデータの入出力を行う半導体装置。
請求項１または２において、
前記制御回路は、前記第２のデータを復号化した前記第３のデータを生成する復号回路と、前記第１のデータと前記第３のデータとを比較するための比較回路と、を有する半導体装置。
請求項１乃至３のいずれか一において、
前記不揮発性レジスタが有する記憶素子は、酸化物半導体層を有するトランジスタを用いて電荷の保持を行うことにより前記第１のデータを記憶する素子である、半導体装置。
請求項１乃至４に記載の半導体装置を用いた、半導体装置の駆動方法であり、
前記第１のデータを前記不揮発性レジスタに退避させるステップと、
前記第１のデータを前記暗号化回路にコピーするステップと、
前記コピーされた第１のデータを圧縮及び暗号化処理した前記第２のデータとするステップと、
前記第２のデータを前記不揮発性記憶装置に転送するステップと、
前記プロセッサへの電源電圧の供給を停止するステップと、を行う半導体装置の駆動方法。
請求項１乃至４に記載の半導体装置を用いた、半導体装置の駆動方法であり、
前記プロセッサへの電源電圧の供給を再開するステップと、
前記第２のデータを前記制御回路に転送するステップと、
前記第２のデータを復号化し、前記第３のデータとするステップと、
前記不揮発性レジスタに記憶された前記第１のデータを前記制御回路にコピーするステップと、
前記第１のデータと前記第３のデータとを比較処理するステップと、
前記比較処理において、データ同士が同一の場合、前記不揮発性レジスタに記憶された前記第１のデータを前記揮発性レジスタに読み出して処理を再開するステップ、または前記比較処理において、データ同士が同一でない場合、前記不揮発性レジスタに記憶された前記第１のデータを破棄するステップと、を行う半導体装置の駆動方法。