JP6526528B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6526528B2
JP6526528B2 JP2015179037A JP2015179037A JP6526528B2 JP 6526528 B2 JP6526528 B2 JP 6526528B2 JP 2015179037 A JP2015179037 A JP 2015179037A JP 2015179037 A JP2015179037 A JP 2015179037A JP 6526528 B2 JP6526528 B2 JP 6526528B2
Authority
JP
Japan
Prior art keywords
sic
region
type
gate electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015179037A
Other languages
English (en)
Other versions
JP2017055003A (ja
Inventor
清水　達雄
達雄 清水
西尾　譲司
譲司 西尾
四戸　孝
孝 四戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015179037A priority Critical patent/JP6526528B2/ja
Priority to US15/252,493 priority patent/US20170077240A1/en
Publication of JP2017055003A publication Critical patent/JP2017055003A/ja
Application granted granted Critical
Publication of JP6526528B2 publication Critical patent/JP6526528B2/ja
Priority to US16/782,826 priority patent/US11450745B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01366—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the semiconductor being silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10D64/669—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the conductor further comprising additional layers of alloy material, compound material or organic material, e.g. TaN/TiAlN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
ＳｉＣを用いたトランジスタのオフ状態でのリーク電流を低減するため、高い閾値電圧を有するトランジスタの実現が望まれている。
特開２０１１−１００９６７号公報
本発明が解決しようとする課題は、高い閾値電圧を有するトランジスタを備える半導体装置を提供することにある。
実施形態の半導体装置は、ｐ型のＳｉＣ領域と、前記ｐ型のＳｉＣ領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、ｐ型不純物と３Ｃ−ＳｉＣを含むゲート電極と、を備え、前記ゲート電極中の前記３Ｃ−ＳｉＣの体積が、前記ゲート電極中の４Ｈ−ＳｉＣの体積よりも大きい。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置を示す模式断面図。 第４の実施形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
本明細書中、「ＳｉＣ基板」とは、例えば、基板上にエピタキシャル成長によって形成されたＳｉＣ層をも含む概念とする。
（第１の実施形態）
本実施形態の半導体装置は、ｐ型のＳｉＣ領域と、ｐ型のＳｉＣ領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ｐ型不純物と３Ｃ−ＳｉＣを含むゲート電極と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ基板１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ基板１０は、ドレイン領域２２、ドリフト領域２４、ウェル領域（ｐ型のＳｉＣ領域）２６、ソース領域３０、ウェルコンタクト領域３２を備えている。
ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣである。
ＳｉＣは、複数の結晶形をとり得る。例えば、六方晶系の４Ｈ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣ、立方晶系の３Ｃ−ＳｉＣ等である。ＳｉＣの結晶形は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で原子の配列を観察することにより同定することが可能である。また、ＳｉＣの結晶形は、例えば、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により同定することが可能である。
ＳｉＣ基板１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面と称する。
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ドレイン領域２２は、ｎ型のＳｉＣである。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン電極１４とドレイン領域２２との間のコンタクト抵抗を低減する観点から、ドレイン領域２２の第２の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、ドレイン領域２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ウェル領域２６は、ドリフト領域２４上に設けられる。ウェル領域２６は、ｐ型のＳｉＣである。ウェル領域２６は、ソース領域３０とドリフト領域２４との間に設けられる。ウェル領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ウェル領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェル領域２６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ＭＯＳＦＥＴ１００のオン電流と閾値電圧を適正化する観点から、ｐ型不純物の濃度は、５×１０１７ｃｍ−３以下であることが望ましく、１×１０１７ｃｍ−３以下であることがより望ましい。ウェル領域２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
ソース領域３０は、ウェル領域２６内に設けられる。ソース領域３０は、ｎ＋型のＳｉＣである。ソース領域３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース電極１２とソース領域３０との間のコンタクト抵抗を低減する観点から、ソース領域３０の第１の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ソース領域３０の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ウェルコンタクト領域３２は、ウェル領域２６内に設けられる。ウェルコンタクト領域３２は、ソース領域３０の側方に設けられる。
ウェルコンタクト領域３２は、ｐ＋型のＳｉＣである。ウェルコンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェルコンタクト領域３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ウェルコンタクト領域３２の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁膜１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４上に形成される。ゲート絶縁膜１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４と、ゲート電極２０との間に形成される。ゲート絶縁膜１６には、例えばシリコン酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極１８は、ゲート絶縁膜１６上に設けられる。ゲート電極１８は、ｐ型不純物を含む３Ｃ−ＳｉＣである。ゲート電極１８は、多結晶質の３Ｃ−ＳｉＣである。
ゲート電極１８中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。例えば、ＸＲＤ法により、３Ｃ−ＳｉＣ以外の結晶形の結晶面に起因する回折ピークがノイズレベル以下であれば、３Ｃ−ＳｉＣ以外の結晶形が存在しないと判定する。
ゲート電極１８中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。例えば、ＴＥＭで取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積をカウントすることで、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であるか否かを判定することが可能である。
ゲート電極１８中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいことが望ましい。例えば、ＴＥＭで取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積と、４Ｈ−ＳｉＣである結晶粒の占有面積と、をカウントすることで、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいか否かを判定できる。
ゲート電極１８に含まれるｐ型不純物は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）である。ゲート電極１８中のｐ型不純物の濃度は、ゲート電極１８の３Ｃ−ＳｉＣを金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。１×１０２１ｃｍ−３以上であることが更に望ましい。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。
ゲート電極１８下のソース領域３０とドリフト領域２４とに挟まれるウェル領域２６が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース電極１２は、ＳｉＣ基板１０の表面に設けられる。ソース電極１２は、ソース領域３０とウェルコンタクト領域３２とに電気的に接続される。ソース電極１２は、ウェルコンタクト領域３２とソース領域３０に接する。ソース電極１２は、ウェル領域２６に電位を与える機能も備える。
ソース電極１２は、金属である。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２を形成する金属は、ＳｉＣ基板１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
ドレイン電極１４は、ＳｉＣ基板１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。
ドレイン電極１４は、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケルシリサイド（ＮｉＳｉ）である。
次に、本実施形態の半導体装置の製造方法について説明する。図２−図５は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
本実施形態の半導体装置の製造方法は、ｐ型のＳｉＣ領域上にゲート絶縁膜を形成し、ゲート絶縁膜上に、最高到達温度が１２００℃以下の条件でｐ型不純物及び３Ｃ−ＳｉＣを含むゲート電極を形成する。ゲート電極の形成は、１２００℃以下の温度でのＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による、ｐ型不純物を含む３Ｃ−ＳｉＣ層の堆積を含む。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ層（ドレイン領域）２２を準備する。ｎ型のＳｉＣ層２２は、４Ｈ−ＳｉＣである。
次に、ｎ型のＳｉＣ層２２の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト領域２４を形成する。ｎ型のＳｉＣ層２２とｎ−型のドリフト領域２４がＳｉＣ基板１０を構成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェル領域２６を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェルコンタクト領域３２を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｎ型不純物である窒素（Ｎ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ソース領域３０を形成する（図２）。
次に、ｐ型不純物及びｎ型不純物の活性化のためのアニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。
次に、ＳｉＣ基板１０表面に、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
次に、ゲート絶縁膜１６上に、ＣＶＤ法により、ｐ型不純物を含む３Ｃ−ＳｉＣ層１８を堆積する（図３）。３Ｃ−ＳｉＣ層１８は、例えば、１０００℃以上１２００℃以下の温度で堆積する。１２００℃以下の温度で３Ｃ−ＳｉＣ層１８を堆積することにより、３Ｃ−ＳｉＣより高温で安定な３Ｃ−ＳｉＣ以外の結晶形のＳｉＣが出現することを抑制する。低温にて成膜すれば、３Ｃ構造が一番安定なポリタイプであり、下地の影響などを考えなくて良い多結晶であれば、大部分が３Ｃ構造に落ち着くと期待できる。つまり、結晶構造が一様な多結晶膜が形成可能である。他方、高温では、３Ｃ構造、６Ｈ構造、４Ｈ構造などが出来るため、結晶構造が一様な多結晶膜を形成することは困難である。
ｐ型不純物は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）である。ｐ型不純物がアルミニウム（Ａｌ）の場合、例えば、ＣＶＤの際にトリメチルアルミニウムを原料ガスとして用いる。
次に、ゲート電極１８及びゲート絶縁膜１６をパターニングする（図４）。ゲート電極１８及びゲート絶縁膜１６は、例えば、フォトリソグラフィーとドライエッチングによりパターニングする。
次に、ＳｉＣ基板１０上、及び、ゲート電極１８上に、層間絶縁膜２０を形成する（図５）。層間絶縁膜２０は、例えば、ＣＶＤ法によりシリコン酸化膜を堆積した後、パターニングすることで形成する。
次に、ソース領域３０、及び、ウェルコンタクト領域３２上にソース電極１２を形成する。ソース電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）のスパッタにより形成する。
次に、ＳｉＣ基板１０の裏面に、ドレイン電極１４を形成する。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）であり、ニッケル（Ｎｉ）のスパッタと熱処理により形成する。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
以下、本実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴのオフ状態でのリーク電流を抑制することが、低消費電力のデバイスを実現する観点から要求される。ＭＯＳＦＥＴのオフ状態でのリーク電流を抑制するには、ＭＯＳＦＥＴの閾値電圧を高くすれば良い。
ｎ型のＭＯＳＦＥＴの閾値電圧を上げるために、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることが考えられる。ＭＯＳＦＥＴのオフ状態では、ｐ型のチャネル領域のフェルミレベルと、ゲート電極の仕事関数が一致するように半導体のエネルギーバンドが曲がる。ｐ型のチャネル領域のフェルミレベルは、ｐ型のチャネル領域の半導体の価電子帯の上端に近い位置にある。このため、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることにより、ＭＯＳＦＥＴのオフ状態での半導体のエネルギーバンドの曲りが抑制される。したがって、ＭＯＳＦＥＴの閾値電圧が高くなる。
また、ｐ型のチャネル領域の半導体のバンドギャップエネルギーが大きい程、ＭＯＳＦＥＴの閾値電圧が高くなる。ｐ型のチャネル領域の伝導帯の下端のエネルギーレベルと、ｐ型のチャネル領域のフェルミレベルのエネルギー差が大きくなり、反転層を形成するためには、エネルギーバンドの曲りを大きくする必要があるからである。
図６は、本実施形態の半導体装置の作用及び効果を説明する図である。図６は、第１原理計算による半導体のエネルギーバンド構造の計算結果を示す。
図６は、シリコン（Ｓｉ）、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣのエネルギーバンド構造を示す図である。それぞれの材料の真空準位と伝導帯下端とのエネルギー差（電子親和力）、真空準位と価電子帯上端とのエネルギー差、バンドギャップエネルギーを示す。図中、括弧内の数値がバンドギャップエネルギーである。
なお、仕事関数とは、真空準位（真空のエネルギーレベル）と、対象となる物質のフェルミ準位（フェルミレベル）とのエネルギー差である。また電子親和力とは、真空準位（真空のエネルギーレベル）と、対象となる物質の伝導帯下端のエネルギー準位（エネルギーレベル）との差である。
また、半導体にｎ型不純物を導入して金属化させる場合、半導体のフェルミレベルが伝導帯下端のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が電子親和力と一致すると見なすことが可能である。また、半導体にｐ型不純物を導入して金属化させる場合、半導体のフェルミレベルが価電子帯上端のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が真空準位と価電子帯上端とのエネルギー差と一致すると見なすことが可能である。
例えば、ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ｎ型のシリコンをゲート電極に用いるよりも、ｐ型のシリコンをゲート電極に用いる方が、ＭＯＳＦＥＴの閾値電圧は高くなる。図６に示すように、ｐ型のシリコンの仕事関数（真空準位と価電子帯上端とのエネルギー差）が、ｎ型のシリコンの仕事関数（真空準位と伝導帯下端とのエネルギー差（電子親和力））よりも、４Ｈ−ＳｉＣの半導体の価電子帯の上端のエネルギーレベルに近いからである。ｎ型のシリコンをゲート電極にする場合と比較して、シリコンのバンドギャップエネルギーに相当する１．１２Ｖ、閾値電圧を高くすることが可能である。
更に、ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ゲート電極をｐ型の４Ｈ−ＳｉＣにすることにより、更に、閾値電圧を高くすることが可能である。ｐ型の４Ｈ−ＳｉＣの仕事関数が、４Ｈ−ＳｉＣの半導体の価電子帯の上端のエネルギーレベルに一致するからである。ｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。
本実施形態は、ゲート電極１８にｐ型不純物を含むｐ型の３Ｃ−ＳｉＣを適用する。図６に示すように、第１原理計算により、３Ｃ−ＳｉＣと４Ｈ−ＳｉＣは、価電子帯上端のエネルギーレベルが一致することが明らかになった。したがって、ゲート電極にｐ型の３Ｃ−ＳｉＣを適用した場合も、例えば、ｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。
ＳｉＣのゲート電極にｐ型不純物を含有させる場合、ゲート電極を形成する際の熱処理によるｐ型不純物の拡散が問題となる。例えば、４Ｈ−ＳｉＣにｐ型不純物を導入して活性化する場合、１６００℃以上の熱処理が必要となる。
高温の熱処理でｐ型不純物が、ゲート絶縁膜やＳｉＣ基板に拡散する。拡散したｐ型不純物が、例えば、トラップ準位を形成してＭＯＳＦＥＴの特性変動が生じ得る。ＭＯＳＦＥＴの特性変動は、例えば、閾値電圧の変動である。したがって、ＭＯＳＦＥＴの信頼性が低下する。特に、ｐ型不純物が、原子半径が小さく拡散の速いボロン（Ｂ）の場合は、ＭＯＳＦＥＴの特性変動の問題が深刻になる。また、シリコン酸化膜などの絶縁膜は、１４００℃を超える熱処理を通すことが非常に困難である。例えば上記の活性化温度である１６００℃では、絶縁膜の劣化が起こり問題となる。
３Ｃ−ＳｉＣは、４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ等の結晶形よりも低温で安定な結晶形である。３Ｃ−ＳｉＣは、最高到達温度が１２００℃以下の低温で結晶形成、ｐ型不純物の活性化が可能である。
本実施形態では、低温形成可能な３Ｃ−ＳｉＣをゲート電極１８に適用する。これにより、ゲート電極形成時のｐ型不純物の拡散が抑制される。よって、信頼性の向上したＭＯＳＦＥＴ１００が実現できる。
ゲート電極１８に導入するｐ型不純物として、ボロン（Ｂ）よりも原子半径の大きい、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）を適用することで、ｐ型不純物の拡散が更に抑制される。したがって、更に、信頼性の向上したＭＯＳＦＥＴ１００が実現できる。
ゲート電極１８中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。更に、ゲート電極１８中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。４Ｈ−ＳｉＣ等、その他の結晶形が混在すると、ゲート電極１８の抵抗が増大する恐れがある。抵抗の増大は、異なる結晶形の境界部が高抵抗になるためと考えられる。
以上、本実施形態によれば、高い閾値電圧を有するＭＯＳＦＥＴ１００が実現される。また、特性変動が少なく信頼性の向上したＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、ゲート電極が３Ｃ−ＳｉＣと金属との積層構造である点以外は、第１の実施形態と同様である。また、本実施形態の半導体装置の製造方法は、ゲート電極の形成方法以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図７は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ２００は、例えば、ウェル領域とソース領域をイオン注入で形成する、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、ＳｉＣ基板１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ基板１０は、ドレイン領域２２、ドリフト領域２４、ウェル領域（ｐ型のＳｉＣ領域）２６、ソース領域３０、ウェルコンタクト領域３２を備えている。
ゲート電極１８は、ｐ型不純物を含む３Ｃ−ＳｉＣ層１８ａと、金属層１８ｂとの積層構造である。金属層１８ｂは、例えば、窒化チタン（ＴｉＮ）である。
次に、本実施形態の半導体装置の製造方法について説明する。図８−図１３は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
本実施形態の半導体装置の製造方法は、ｐ型のＳｉＣ領域上にゲート絶縁膜を形成し、ゲート絶縁膜上に、最高到達温度が１２００℃以下の条件でｐ型不純物及び３Ｃ−ＳｉＣを含むゲート電極を形成する。ゲート電極の形成は、ｐ型不純物を含むシリコン膜の堆積と、シリコン膜を炭化する１２００℃以下の温度での熱処理と、を含む。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ層（ドレイン領域）２２を準備する。ｎ型のＳｉＣ層２２は、４Ｈ−ＳｉＣである。
次に、ｎ型のＳｉＣ層（ドレイン領域）２２の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト領域２４を形成する。ｎ型のＳｉＣ層２２とｎ−型のドリフト領域２４がＳｉＣ基板１０を構成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェル領域２６を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェルコンタクト領域３２を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｎ型不純物である窒素（Ｎ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ソース領域３０を形成する（図８）。
次に、ｐ型不純物及びｎ型不純物の活性化のためのアニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。
次に、ＳｉＣ基板１０表面に、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
次に、ゲート絶縁膜１６上に、ＣＶＤ法によりｐ型不純物を含むシリコン（Ｓｉ）膜１７を堆積する（図９）。シリコン膜１７は、例えば、８００℃以上１０００℃以下の温度で堆積する。
シリコン膜１７は、多結晶質又は非晶質である。ｐ型不純物は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）である。
次に、シリコン膜１７を炭化して、ｐ型不純物を含む３Ｃ−ＳｉＣ層１８ａを形成する（図１０）。シリコン膜１７の炭化は、例えば、エタン（Ｃ２Ｈ６）、エチレン（Ｃ２Ｈ６）又はアセチレン（Ｃ２Ｈ２）を含む雰囲気中で、１０００℃以上１２００℃以下の熱処理により行う。例えば、エタン（Ｃ２Ｈ６）、エチレン（Ｃ２Ｈ６）又はアセチレン（Ｃ２Ｈ２）のプラズマを含む雰囲気中で、熱処理を行う。この結果、ＳｉＣ構造のポリタイプの中、上記温度範囲で最も安定な３Ｃ構造のポリＳｉＣが得られる。
次に、３Ｃ−ＳｉＣ層１８ａ上に、金属層１８ｂを形成する（図１１）。金属層１８ｂは、例えばスパッタにより形成する。金属層１８ｂは、例えば、窒化チタン（ＴｉＮ）である。
次に、ゲート電極１８及びゲート絶縁膜１６をパターニングする（図１２）。ゲート電極１８及びゲート絶縁膜１６は、例えば、フォトリソグラフィーとドライエッチングによりパターニングする。
次に、ＳｉＣ基板１０上、及びゲート電極１８上に、層間絶縁膜２０を形成する（図１３）。層間絶縁膜２０は、例えば、ＣＶＤ法によりシリコン酸化膜を堆積した後、パターニングすることで形成する。
次に、ソース領域３０、及び、ウェルコンタクト領域３２上にソース電極１２を形成する。ソース電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）のスパッタにより形成する。
次に、ＳｉＣ基板１０の裏面に、ドレイン電極１４を形成する。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）であり、ニッケル（Ｎｉ）のスパッタと熱処理により形成する。
以上の製造方法により、図７に示すＭＯＳＦＥＴ２００が形成される。
本実施形態によれば、第１の実施形態同様、高い閾値電圧を有するＭＯＳＦＥＴ２００が実現される。また、第１の実施形態同様、特性変動が少なく信頼性の向上したＭＯＳＦＥＴ２００が実現される。更に、ゲート電極１８が金属層１８ｂを備えることで低抵抗化する。よって、ゲート遅延が抑制された高速動作可能なＭＯＳＦＥＴ２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、トレンチゲート構造のＭＯＳＦＥＴである点で第１の実施形態と異なる。第１の実施形態と重複する内容については記述を省略する。
図１４は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ３００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ３００は、ＳｉＣ基板１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ基板１０は、ドレイン領域２２、ドリフト領域２４、ウェル領域（ｐ型のＳｉＣ領域）２６、ソース領域３０、ウェルコンタクト領域３２を備えている。
ゲート絶縁膜１６及びゲート電極１８は、ＳｉＣ基板１０に設けられたトレンチ６０内に形成されている。ゲート電極１８は、第２の実施形態と同様に、例えば、Ａｌドープ多結晶３Ｃ−ＳｉＣと、ＴｉＮなどの金属との積層構造であっても良い。
本実施形態によれば、第１の実施形態同様、高い閾値電圧を有するＭＯＳＦＥＴ３００が実現される。また、第１の実施形態同様、特性変動が少なく信頼性の向上したＭＯＳＦＥＴ３００が実現される。更に、トレンチゲート構造とすることにより、オン電流の大きい、ＭＯＳＦＥＴ３００が実現される。
（第４の実施形態）
本実施形態の半導体装置は、ＩＧＢＴ（Ｉｎｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である点で第１の実施形態と異なる。第１の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。
ＩＧＢＴ４００は、ＳｉＣ基板１１０、エミッタ電極１１２、コレクタ電極１１４、ゲート絶縁膜１１６、ゲート電極１１８、層間絶縁膜１２０を備えている。ＳｉＣ基板１１０は、コレクタ領域１２２、ドリフト領域１２４、ベース領域（ｐ型のＳｉＣ領域）１２６、エミッタ領域１３０、ベースコンタクト領域１３２を備えている。
ＳｉＣ基板１１０は、例えば、４Ｈ−ＳｉＣである。
ＳｉＣ基板１１０は、第１の面と第２の面を有する。図１５においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面と称する。
以下、第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
コレクタ領域１２２は、ｐ型のＳｉＣである。コレクタ領域１２２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コレクタ領域１２２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
コレクタ電極１１４とコレクタ領域１２２との間のコンタクト抵抗を低減する観点から、コレクタ領域１２２の第２の面におけるｐ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域１２４は、コレクタ領域１２２上に設けられる。ドリフト領域１２４は、例えば、コレクタ領域１２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域１２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域１２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域１２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ベース領域１２６は、ドリフト領域１２４上に設けられる。ベース領域１２６は、ｐ型のＳｉＣである。ベース領域１２６は、ＩＧＢＴ４００のチャネル領域として機能する。
ベース領域１２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベース領域１２６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ベース領域１２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
エミッタ領域１３０は、ベース領域１２６内に設けられる。エミッタ領域１３０は、ｎ＋型のＳｉＣである。エミッタ領域１３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。エミッタ領域１３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
エミッタ電極１１２とエミッタ領域１３０との間のコンタクト抵抗を低減する観点から、エミッタ領域１３０の第１の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
エミッタ領域１３０の深さは、ベース領域１２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ベースコンタクト領域１３２は、ベース領域１２６内に設けられる。ベースコンタクト領域１３２は、エミッタ領域１３０の側方に設けられる。
ベースコンタクト領域１３２は、ｐ＋型のＳｉＣである。ベースコンタクト領域１３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベースコンタクト領域１３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ベースコンタクト領域１３２の深さは、ベース領域１２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁膜１１６は、ドリフト領域１２４及びベース領域１２６の表面に形成される。ゲート絶縁膜１１６には、例えばシリコン酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極１１８は、ゲート絶縁膜１１６上に設けられる。ゲート電極１１８は、ｐ型不純物を含む３Ｃ−ＳｉＣである。ゲート電極１１８は、多結晶質の３Ｃ−ＳｉＣである。ゲート電極１８は、第２の実施形態と同様に、例えば、Ａｌドープ多結晶３Ｃ−ＳｉＣと、ＴｉＮなどの金属との積層構造であっても良い。
ゲート電極１１８に含まれるｐ型不純物は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）である。ゲート電極１１８中のｐ型不純物の濃度は、ゲート電極１１８を金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。１×１０２１ｃｍ−３以上であることが更に望ましい。
層間絶縁膜１２０は、ゲート電極１１８上に設けられる。層間絶縁膜１２０は、例えば、シリコン酸化膜である。
ゲート電極１１８下のエミッタ領域１３０とドリフト領域１２４とに挟まれるベース領域１２６が、ＩＧＢＴ４００のチャネル領域として機能する。
エミッタ電極１１２は、ＳｉＣ基板１１０の表面に設けられる。エミッタ電極１１２は、エミッタ領域１３０とベースコンタクト領域１３２とに電気的に接続される。エミッタ電極１１２は、ベース領域１２６に電位を与える機能も備える。
エミッタ電極（金属層）１１２は、金属である。エミッタ電極１１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。エミッタ電極１１２を形成する金属は、ＳｉＣ基板１１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
コレクタ電極１１４は、ＳｉＣ基板１１０の裏面に設けられる。コレクタ電極１１４は、コレクタ領域１２２と電気的に接続される。
コレクタ電極１１４は、金属である。コレクタ電極１１４を形成する金属は、例えば、チタンアルミ合金（ＴｉＡｌ）である。
本実施形態によれば、第１の実施形態と同様の作用により、高い閾値電圧を有するＩＧＢＴ４００が実現される。また、第１の実施形態同様と同様の作用により、特性変動が少なく信頼性の向上したＩＧＢＴ４００が実現される。
第１の実施形態では、ゲート電極の形成に３Ｃ−ＳｉＣをＣＶＤ法で形成する方法を例示した。また、第２の実施形態では、ゲート電極１８の形成をシリコン膜の炭化で行う方法を例示した。ゲート電極は、例えば、ｐ型不純物を含むＳｉＣのターゲットを用いたスパッタと、１２００℃以下での結晶化アニールで形成することも可能である。また、ゲート電極は、ＣＶＤ法で堆積した３Ｃ−ＳｉＣへのｐ型不純物のイオン注入と、１２００℃以下の活性化アニールで形成することも可能である。３Ｃ−ＳｉＣ以外の結晶形の出現を抑制する観点からは、第１又は第２の実施形態の製造方法によることが望ましい。
第１乃至第４の実施形態では、ＳｉＣ基板として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。高耐圧のデバイスを実現する観点からは、バンドギャップエネルギーの大きい４Ｈ−ＳｉＣをＳｉＣ基板として適用することが望ましい。また、閾値電圧を高くする観点からは、バンドギャップエネルギーの大きい４Ｈ−ＳｉＣをＳｉＣ基板として適用することが望ましい。
第１乃至第４の実施形態では、ｎ型不純物として窒素（Ｎ）を例示したが、窒素（Ｎ）にかえて、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１６ ゲート絶縁膜
１７ シリコン膜
１８ ゲート電極
２６ ウェル領域（ｐ型のＳｉＣ領域）
１１６ ゲート絶縁膜
１１８ ゲート電極
１２６ ベース領域（ｐ型のＳｉＣ領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）

Claims (8)

  1. ｐ型のＳｉＣ領域と、
    前記ｐ型のＳｉＣ領域の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられ、ｐ型不純物と３Ｃ−ＳｉＣを含むゲート電極と、
    を備え、
    前記ゲート電極の中の前記３Ｃ−ＳｉＣの体積が、前記ゲート電極の中の４Ｈ−ＳｉＣの体積よりも大きい半導体装置。
  2. 前記ゲート電極は、少なくとも前記ゲート絶縁膜と接する領域に、前記ｐ型不純物と前記３Ｃ−ＳｉＣを含む請求項１記載の半導体装置。
  3. 前記ｐ型のＳｉＣ領域は４Ｈ−ＳｉＣである請求項１又は請求項２記載の半導体装置。
  4. 前記ｐ型不純物はアルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）である請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート電極の中の前記ｐ型不純物の濃度が１×１０１９ｃｍ−３以上である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記ｐ型のＳｉＣ領域の中のｐ型不純物の濃度が１×１０１８ｃｍ−３以下である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記３Ｃ−ＳｉＣは、金属化した３Ｃ−ＳｉＣである請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記ゲート絶縁膜はシリコン酸化膜である請求項１乃至請求項７いずれか一項記載の半導体装置。
JP2015179037A 2015-09-11 2015-09-11 半導体装置 Active JP6526528B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015179037A JP6526528B2 (ja) 2015-09-11 2015-09-11 半導体装置
US15/252,493 US20170077240A1 (en) 2015-09-11 2016-08-31 Semiconductor device and method for manufacturing the same
US16/782,826 US11450745B2 (en) 2015-09-11 2020-02-05 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015179037A JP6526528B2 (ja) 2015-09-11 2015-09-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2017055003A JP2017055003A (ja) 2017-03-16
JP6526528B2 true JP6526528B2 (ja) 2019-06-05

Family

ID=58237190

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015179037A Active JP6526528B2 (ja) 2015-09-11 2015-09-11 半導体装置

Country Status (2)

Country Link
US (2) US20170077240A1 (ja)
JP (1) JP6526528B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6478884B2 (ja) 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6523885B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP7201336B2 (ja) 2017-05-17 2023-01-10 ローム株式会社 半導体装置
DE212018000102U1 (de) 2017-05-17 2019-08-05 Rohm Co., Ltd. Halbleitervorrichtung
US20190390555A1 (en) * 2018-06-22 2019-12-26 United Technologies Corporation Composite airfoil with cleft in platform
CN109443295B (zh) * 2018-10-28 2020-11-06 北京工业大学 一种用于汽车级IGBT芯片表面Al金属化层粗糙度的测试方法
CN114420758B (zh) * 2021-12-08 2023-02-03 西安理工大学 具有高阈值电压的SiC MOSFET及制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59203799A (ja) 1983-04-28 1984-11-17 Sharp Corp 炭化珪素単結晶基板の製造方法
JPH04139014A (ja) * 1990-09-28 1992-05-13 Toshiba Corp 炭化珪素の製造方法
WO2001093339A1 (en) * 2000-05-31 2001-12-06 Matsushita Electric Industrial Co. Ltd. Misfet
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2005175357A (ja) * 2003-12-15 2005-06-30 Nissan Motor Co Ltd 半導体装置とその製造方法
US20050012143A1 (en) * 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
JP3711989B2 (ja) 2003-06-24 2005-11-02 日産自動車株式会社 半導体装置およびその製造方法
US8198675B2 (en) * 2006-11-21 2012-06-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5558392B2 (ja) * 2011-03-10 2014-07-23 株式会社東芝 半導体装置とその製造方法
JP5777455B2 (ja) * 2011-09-08 2015-09-09 株式会社東芝 半導体装置および半導体装置の製造方法
JP6407271B2 (ja) * 2013-07-02 2018-10-17 ウルトラテック インク 格子転位を除去するための急速熱処理によるヘテロエピタキシャル層の形成方法および材料処理装置
US9673047B2 (en) * 2014-10-22 2017-06-06 The United States Of America, As Represented By The Secretary Of The Navy Solid phase epitaxy of 3C—SiC on Si(001)
JP6478884B2 (ja) 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6523885B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20170077240A1 (en) 2017-03-16
US20200176571A1 (en) 2020-06-04
JP2017055003A (ja) 2017-03-16
US11450745B2 (en) 2022-09-20

Similar Documents

Publication Publication Date Title
JP6526528B2 (ja) 半導体装置
JP6478884B2 (ja) 半導体装置
JP6058170B2 (ja) 炭化珪素半導体装置
JP6180978B2 (ja) 半導体装置およびその製造方法
US10672882B2 (en) Semiconductor device
CN104064586B (zh) 半导体装置及其制造方法
JP6478862B2 (ja) 半導体装置
WO2010116575A1 (ja) 半導体装置および半導体装置の製造方法
JP2012243966A (ja) 半導体装置
JP7358590B2 (ja) 半導体装置
US10707306B2 (en) Semiconductor device and method of manufacturing the same
JP2015103631A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6246613B2 (ja) 半導体装置およびその製造方法
TW201711186A (zh) 半導體裝置
JP2014222735A (ja) 半導体装置及びその製造方法
CN111987163A (zh) 基于碳化硅的电子器件及其制造方法
JP6946824B2 (ja) 半導体装置および半導体装置の製造方法
JP7577635B2 (ja) 半導体装置及び半導体装置の製造方法
JP6164062B2 (ja) 炭化珪素半導体装置の製造方法
JP7589125B2 (ja) 半導体装置及び半導体装置の製造方法
JP6606020B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2014222734A (ja) 半導体装置及びその製造方法
JP5602256B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190508

R151 Written notification of patent or utility model registration

Ref document number: 6526528

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151