JP7625652B2 - 正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法 - Google Patents

正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法 Download PDF

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Description

本発明は、高速データ処理に関し、詳細には、正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法に関する。
ダブルデータレート(DDR)システムは、クロック信号の立上がりエッジと立下りエッジの両方でデータを転送する。したがって、DDR回路からの出力データは、クロック信号の立上がりおよび立下りエッジに合わせられ、そのためにクロック信号のデューティサイクルは、出力データのデータウィンドウに直接的な影響を及ぼし、出力信号のタイミング動作を最適化するためには、50%のデューティサイクルの低ジッタクロックが不可欠である。
従来技術では、従来のDDR回路は多くの場合、出力データを選択するためのプルアップおよびプルダウン駆動強さの不均衡により出力データのデューティサイクルが低いという難点がある。
それゆえ、タイミング要件を満たし、データスキューを減らし、エラー率を下げ、システム性能を強化するために、正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法の必要が生じている。
本発明の一実施形態では、クロック発生器と、クロック分周器と、マルチプレクサとを含むダブルデータレート回路が提供される。クロック発生器は、一対の相補クロック信号を生成するためにソースクロック信号を受信するように使用される。クロック分周器は、クロック発生器に結合され、一対の相補クロック信号のシングルエッジ遷移のみを用いて4つの多相クロック信号を生成するために使用される。4つの多相クロック信号は、順に90°だけ位相がずれている。マルチプレクサは、クロック分周器に結合され、4つの多相クロック信号のうちの2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、複数のデータビットを出力データストリームへと多重化するために使用される。
本発明の他の実施形態では、クロック発生器と、クロック分周器と、マルチプレクサとを備えるダブルデータレート回路によって採用されるデータ生成方法が開示される。データ生成方法は、クロック発生器が一対の相補クロック信号を生成するためにソースクロック信号を受信するステップと、クロック分周器が一対の相補クロック信号のシングルエッジ遷移のみを用いて、4つの多相クロック信号を生成するステップであって、4つの多相クロック信号は互いに90°だけ位相がずれている、ステップと、4つの多相クロック信号のうちの2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、マルチプレクサが複数のデータビットを出力データストリームへと多重化するステップとを含む。
本発明のこれらの目的および他の目的は、様々な図および図面において示す好ましい実施形態の以下の詳細な説明を読んだ後に当業者に明らかとなるであろう。
本明細書に組み込まれ、本明細書の一部を成す添付の図面は、本開示の実施形態を例示し、記述とともに本開示の原理を説明し、当業者が本開示を作成および使用可能にするのにさらに役立つ。
本発明の一実施形態によるダブルデータレート回路のブロック図である。 図1のDDR回路のタイミング図である。 図1のクロック発生器のブロック図である。 図1のクロック分周器のブロック図である。 図1のマルチプレクサのブロック図である。 図5のマルチプレクサの整合された3入力NANDゲートの概略図である。 図5のマルチプレクサの整合された4入力NANDゲートの概略図である。 図1のダブルデータレート回路によって採用されるデータ生成方法のフローチャートである。 図1のDDR回路のシミュレーションを示す図である。 従来のメモリコントローラのシミュレーションを示す図である。
図1は、クロック発生器10と、クロック分周器12と、マルチプレクサ14とを備える、本発明の一実施形態によるダブルデータレート(DDR)回路1のブロック図である。クロック発生器10は、クロック分周器12に結合され、次いでマルチプレクサ14に結合される。ダブルデータレート回路1は、ベースバンド回路から4つのデータビットDr0、Df0、Dr1、Df1を受信し、外部クロックソースからソースクロック信号CKsを受信し、ソースクロック信号CKsのクロックレートの2倍でデータビットDr0、Df0、Dr1、Df1を1つのデータストリームDQへと多重化し得る。詳細には、データビットDr0、Df0、Dr1、Df1の各々の多重化の開始と終わりは、それぞれ等しい数量の信号エッジによって制御され、それによって、平衡のとれていないプルアップおよびプルダウン駆動強さならびに/またはプロセス変動による多重化の開始と終わりとのタイミング不整合を減らすまたはなくす。ダブルデータレート回路1は、出力データストリームDQをDDRメモリに送信するDDRメモリコントローラであってもよい。外部クロックソースは、ダブルデータレート回路1の外部のクロック発生器を指し、水晶発振回路であってもよい。
より具体的には、クロック発生器10は、一対の相補クロック信号CK、CKcを生成するためにソースクロック信号CKsを受信してもよい。一対の相補クロック信号CK、CKcは、互いに対して約180°の位相差、およびソースクロック信号CKsに対して実質的に等しいタイミング遅延を有する。詳細には、クロック発生器10は、相補クロック信号CKを生成するために直列に結合された偶数個のインバータを採用し、相補クロック信号CKcを生成するために直列に結合された奇数個のインバータを採用してもよい。偶数個のインバータのファンアウトの和および奇数個のインバータのファンアウトの和は、一対の相補クロック信号CK、CKcの実質的に等しいタイミング遅延を確保するために実質的に同じであるように構成される。
クロック分周器12は、一対の相補クロック信号CK、CKcのシングルエッジ遷移のみを用いて、4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1を生成し得る。4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1は、順に90°だけ位相がずれている。シングルエッジ遷移は、一対の相補クロック信号CK、CKcの立上がりエッジであっても、立下りエッジであってもよい。
マルチプレクサ14は、4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1のうちの2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれデータビットDr0、Df0、Dr1、Df1の各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームDQとして出力することによって、データビットDr0、Df0、Dr1、Df1を出力データストリームDQへと多重化してもよい。たとえば、マルチプレクサ14は、4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1のうちの第1の多相クロック信号CKsel_L0の第1のエッジ遷移時に、データビットDr0、Df0、Dr1、Df1のうちの第1のデータビットDr0を出力データストリームDQとして選択し、4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1のうちの第2の多相クロック信号CKsel_L1の第2のエッジ遷移時に、データビットDr0、Df0、Dr1、Df1のうちの第1のデータビットDr0を出力データストリームDQとして選択解除してもよい。第1の多相クロック信号CKsel_L0および第2の多相クロック信号CKsel_L1は、90°だけ位相がずれている。第1のエッジ遷移および第2のエッジ遷移は、反対のクロックエッジであってもよい。たとえば、第1のエッジ遷移は立上りエッジであってもよく、第2のエッジ遷移は立下りエッジであってもよい。他の3つのデータビットDf0、Dr1、Df1は、多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1の2つの多相クロック信号の他の組合せを用いて、同じ原理に基づいて選択および/または選択解除されてもよく、2つの多相クロック信号もまた90°だけ位相がずれている。
図2は、ソースクロック信号CKsと、相補クロック信号CK、CKcと、多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1と、出力データストリームDQとを含むDDR回路1のタイミング図である。ソースクロック信号CKsは、実質的に同一の遅延を有する一対の相補クロック信号CK、CKcを生成するために用いられる。次に、相補クロック信号CKは、相補クロック信号CKの立上りエッジを用いて多相クロック信号CKsel_L1、CKsel_U1を生成するために用いられ、同様に、相補クロック信号CKcは、相補クロック信号CKcの立上りエッジを用いて多相クロック信号CKsel_L0、CKsel_U0を生成するために用いられる。立上りエッジのみが用いられるので、多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1のいずれか2つの間のタイミングスキューは、縮小されるまたは最小化される。多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1は次いで、データビットDr0、Df0、Dr1、Df1を多重化するために用いられる。詳細には、データビットDr0、Df0、Dr1、Df1を結合して出力データストリームDQにするために、それぞれ4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1から、4対の多相クロック信号が選択されてもよく、各対の多相クロック信号は、90°だけ位相がずれている。たとえば、一対の多相クロック信号CKsel_L0、CKsel_L1が両方とも論理状態「HIGH」であるとき、データビットDr0は、出力データストリームDQの出力データビットQ0として選択されてもよく、そうでなければ、データビットDr0は、選択解除されてもよい。そのために、データビットDr0の選択は、多相クロック信号CKsel_L1の立上りエッジによってトリガされ、データビットDr0の選択解除は、多相クロック信号CKsel_L0の立下りエッジによってトリガされる。同様にして、データビットDf0、Dr1、Df1は、出力データストリームDQの出力データビットQ1、Q2、Q3として順次に選択され得る。
したがって、出力データストリームDQにおける出力データビットの開始は、4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中の第1の多相クロック信号の1つの立上りエッジに依存し、出力データストリームDQにおける出力データビットの終わりは、4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中の第2の多相クロック信号の1つの立下りエッジに依存し、したがって、出力データビットの開始および終わりは、実質的に等しい駆動強さで駆動され、開始遅延と終わり遅延との間のタイミング変動およびプロセス変動によるミスマッチを減らすまたはなくすことができ、それによって強化されたデューティサイクル制御を有する出力データストリームDQを生成する。
ダブルデータレート回路1は、出力データストリームDQのデューティサイクルをほぼ50%でさらに制御するために、整合された回路構成要素を用いる。より具体的には、クロック発生器10、クロック分周器12、およびマルチプレクサ14は、すべて整合された構造を採用し、これらについて以下の通り詳細に説明する。
図3は、図1のクロック発生器10のブロック図である。クロック発生器10は、インバータ300、302、320、322、324を備える。インバータ300、302は、第1のクロックパスを形成するために直列に結合され、相補クロック信号CKを生成するためにソースクロックCKsを受信する。同様に、インバータ320、322、324は、第2のクロックパスを形成するために直列に結合され、相補クロック信号CKcを生成するためにソースクロックCKsを受信する。インバータ300のファンアウトは、インバータ320および322のファンアウトの和に等しく、式Eq(1)で表すことができる。
FO(インバータ300)=FO(インバータ320)+FO(インバータ322) Eq(1)
ただし、FO()はインバータのファンアウトである。
第1のクロックパスおよび第2のクロックパス上のインバータのファンアウトの和は整合されるので、相補クロック信号CK、CKcのタイミング遅延は実質的に等しい。回路構成は、相補クロック信号CK、CKc間に180°の位相差をもたらしながら、低タイミングスキューまたはタイミングスキューがないことを確保する。
図4は、図1のクロック分周器12のブロック図である。クロック分周器12は、第1および第2の対の交差結合されたフリップフロップを備える。第1の対の交差結合されたフリップフロップは、互いに交差結合され、相補クロック信号CKのすべての立上りエッジに多相クロック信号CKsel_L1、CKsel_U1を切り替えることによって多相クロック信号CKsel_L1、CKsel_U1を生成するために相補クロック信号CKを受信する、フリップフロップ40aおよびフリップフロップ40bを含む。同様に、第2の対の交差結合されたフリップフロップは、互いに交差結合され、相補クロック信号CKcのすべての立上りエッジに多相クロック信号CKsel_L0、CKsel_U0を切り替えることによって多相クロック信号CKsel_L0、CKsel_U0を生成するために相補クロック信号CKcを受信する、フリップフロップ40cおよびフリップフロップ40dを含む。多相クロック信号CKsel_L1、CKsel_U1は、位相が反対であり、多相クロック信号CKsel_L0、CKsel_U0は、位相が反対である。
図5は、図1のマルチプレクサ14のブロック図である。マルチプレクサ14は、4つの3入力NANDゲート50a～50dと、それらに結合された4入力NANDゲート52とを備える。4つの3入力NANDゲート50a～50dの各々は、データビットDr0、Df0、Dr1、Df1のうちの1つ、および4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1のうちの2つを受信することと、2つの受信した多相クロック信号のうちの1つの第1のエッジ遷移時に、受信したデータビットの出力を開始することと、2つの受信した多相クロック信号のうちの他の1つの第2のエッジ遷移時に、受信したデータビットの出力を停止することとを行うように構成される。2つの受信した多相クロック信号は、90°だけ位相がずれている。たとえば、3入力NANDゲート50bは、データビットDf0および多相クロック信号CKsel_L1、CKsel_U0を受信してもよく、多相クロック信号CKsel_U0の立上りエッジに、3入力NANDゲート50bは、データビットDf0の出力を開始してもよく、多相クロック信号CKsel_L1の立下りエッジに、3入力NANDゲート50bはデータビットDf0の出力を停止してもよい。同じ動作原理は、他の3入力NANDゲート50a、50c、50dにも適用される。受信した多相クロック信号は90°だけ位相がずれているので、各データビットは、約4分の1クロックサイクルの期間の間有効であり得、4入力NANDゲート52によって出力データストリームDQに結合され得る。データビットを出力しないとき、3入力NANDゲート50a～50dは、論理状態「HIGH」を出力してもよい。4入力NANDゲート52は、出力データストリームDQを生成するために4つの3入力NANDゲート50a～50dからそれぞれの出力信号を受信してもよい。したがって、3入力NANDゲート50a～50dは、4分の1クロックサイクルの期間の間、有効データビットDr0、Df0、Dr1、Df1を出力し、残りの時間の間、論理状態「HIGH」を出力してもよく、その後、4入力NANDゲート52は、いずれかの4分の1クロックサイクルで、ただ1つの有効データビットおよび3つの論理状態「HIGH」を受信し、データビットDr0、Df0、Dr1、Df1を結合して出力データストリームDQにしてもよい。マルチプレクサ14は、スタンバイモードの間、出力データストリームDQを定常状態に保つように構成されたキーパー回路をさらに備えてもよい。
さらに、3入力NANDゲート50a～50dおよび4入力NANDゲート52は、入力接続による出力応答速度の差を相殺するために、図6および図7に示すように、整合された構造で実装されてもよい。図6では、3入力NANDゲート50の入力信号A、B、Cは、プルアップパスおよびプルダウンパスで整合される。3入力NANDゲート50は、3個のP型金属酸化膜半導体電界効果トランジスタ(MOSFET)Q600～Q604と、9個のN型MOSFET Q606～Q622とを備える。3個のP型MOSFET Q600～Q604は、並列に結合され、各々がそれぞれの入力信号A、B、またはCを受信する。9個のN型MOSFET Q606～Q622は、並列に結合された3つのグループにグループ化される。N型MOSFETの各グループは、直列に結合された3個のN型MOSFETを含み、それぞれ上部N型MOSFET、中部N型MOSFET、および下部N型MOSFETと呼ばれる。N型MOSFETの3つのグループは、整合された方法で入力信号A、B、およびCを受信してもよく、または入力信号A、B、およびCの各々は、N型MOSFETの異なるグループの上部N型MOSFET、中部N型MOSFET、および下部N型MOSFETに入力されてもよい。整合された構造を使用して、出力信号Sout3が、ほぼ同じ速度で入力信号A、B、およびCに応答し得る。同様に、図7では、4入力NANDゲート52は、4個のP型MOSFET Q700～Q706と、16個のN型MOSFET Q710～Q740とを備える。4入力NANDゲートの入力は、出力信号Sout4が入力信号A、B、C、およびDにほぼ同じ速度で応答し得るように、プルアップパスおよびプルダウンパスで整合される。
図8は、図1のDDR回路1によって採用されるデータ生成方法8のフローチャートである。データ生成方法8は、ステップS800～S804を含み、出力データストリームDQに対して正確なデューティサイクル制御を実装するために用いされる。いかなる妥当な技術的変化またはステップ調整も、本開示の範囲内である。ステップS800～S804について、以下の通り詳述する。
ステップS800: クロック発生器10が、一対の相補クロック信号CK、CKcを生成するために、ソースクロック信号CKsを受信する。
ステップS802: クロック分周器12が、一対の相補クロック信号CK、CKcのシングルエッジ遷移のみを用いて4つの多相クロック信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1を生成する。
ステップS804: マルチプレクサ14が、4つの多相クロック信号のうちの2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、複数のデータビットを出力データストリームへと多重化する。
ステップS800～S804については、前の段落で詳細に説明しており、そのための説明は、簡潔ために省略する。
図9および図10はそれぞれ、図1のDDR回路1および従来のメモリコントローラのシミュレーションを示す。従来のメモリコントローラが、36.4%のデューティサイクルを生み出すのに対して、本発明のDDR回路1は、47.5%のデューティサイクルを生み出し得ることがわかる。
そのために、DDR回路1およびデータ生成方法8は、強化されたデューティサイクル制御をもたらすことができ、それによってタイミング要件を満たし、データスキューを減らし、エラー率を下げ、システム性能を強化する。
本発明の教示を保持しながらデバイスおよび方法の多数の変更および改変が行われ得ることに、当業者は容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界および限界(metes and bounds)によってのみ限定されると解釈されるべきである。
1 ダブルデータレート(DDR)回路
8 データ生成方法
10 クロック発生器
12 クロック分周器
14 マルチプレクサ
40 フリップフロップ
50a～50d 3入力NANDゲート
52 4入力NANDゲート
300 インバータ
302 インバータ
320 インバータ
322 インバータ
324 インバータ
Q600～Q604 P型金属酸化膜半導体電界効果トランジスタ(MOSFET)
Q606～Q622 N型MOSFET
Q700～Q706 P型MOSFET
Q710～Q740 N型MOSFET

Claims (16)

  1. クロック発生器であって、
    外部クロックソースからソースクロック信号を受信し、前記ソースクロック信号に基づいて第1の相補クロック信号を生成する第1のクロックパスと、
    前記ソースクロック信号を受信し、前記ソースクロック信号に基づいて第2の相補クロック信号を生成する第2のクロックパスであって、前記第2の相補クロック信号および前記第1の相補クロック信号は、180°の位相差を有する、第2のクロックパスと
    を有するクロック発生器と、
    前記クロック発生器に結合され、前記第1の相補クロック信号および前記第2の相補クロック信号を使用して順に90°だけ位相がずれている複数の多相クロック信号を生成するように構成された、クロック分周器と、
    前記クロック分周器に結合され、位相がずれている前記複数の多相クロック信号のうちの少なくとも2つの多相クロック信号を使用して、複数のデータビットを出力データストリームへと多重化するように構成された、マルチプレクサと
    を備える、ダブルデータレート回路。
  2. 前記第1のクロックパスが、直列に結合された1つまたは複数のインバータを備える、請求項1に記載のダブルデータレート回路。
  3. 前記第2のクロックパスが、直列に結合された1つまたは複数のインバータを備える、請求項1に記載のダブルデータレート回路。
  4. 前記第1のクロックパスが、第1のインバータおよび第2のインバータを備え、前記第2のクロックパスが、第3のインバータ、第4のインバータ、および第5のインバータを備え、前記第1のインバータのファンアウトが、前記第3のインバータと前記第4のインバータのファンアウトの和に等しく、前記第1のインバータと前記第2のインバータのファンアウトの和と、前記第3のインバータ、前記第4のインバータ、および前記第5のインバータのファンアウトの和は、同じである、請求項1に記載のダブルデータレート回路。
  5. 前記第1の相補クロック信号および前記第2の相補クロック信号が、等しいタイミング遅延を有する、請求項1に記載のダブルデータレート回路。
  6. 前記マルチプレクサは、前記少なくとも2つの多相クロック信号の2つの第1のエッジ遷移時および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力することによって、前記複数のデータビットを前記出力データストリームへと多重化するようにさらに構成される、請求項1に記載のダブルデータレート回路。
  7. 前記マルチプレクサは、前記複数の多相クロック信号のうちの第1の多相クロック信号の前記第1のエッジ遷移時に、前記複数のデータビットの第1のデータビットを前記出力データストリームとして選択することと、前記複数の多相クロック信号のうちの第2の多相クロック信号の前記第2のエッジ遷移時に、前記複数のデータビットのうちの前記第1のデータビットを前記出力データストリームとして選択解除することとを行うように構成される、請求項6に記載のダブルデータレート回路。
  8. 前記マルチプレクサは、4つの3入力NANDゲートと、それらに結合された1つの4入力NANDゲートとを備え、
    前記4つの3入力NANDゲートの各々は、4つの複数のデータビットのうちの1つおよび前記複数の多相クロック信号のうちの2つを受信することと、前記2つの受信した多相クロック信号のうちの1つの前記第1のエッジ遷移時に、前記受信したデータビットの出力を開始することと、前記2つの受信した多相クロック信号のうちの他の1つの前記第2のエッジ遷移時に、前記受信したデータビットの出力を停止することとを行うように構成され、前記2つの受信した多相クロック信号は90°だけ位相がずれており、
    前記4入力NANDゲートは、前記出力データストリームを生成するために前記4つの3入力NANDゲートからそれぞれの出力信号を受信するように構成される、
    請求項6に記載のダブルデータレート回路。
  9. 前記クロック分周器は、
    位相が反対の、前記複数の多相クロック信号のうちの2つを生成するために、相補クロック信号のうちの1つを受信するように構成された、第1の対の交差結合されたフリップフロップと、
    位相が反対の、前記複数の多相クロック信号のうちの他の2つを生成するために、前記相補クロック信号のうちの他の1つを受信するように構成された、第2の対の交差結合されたフリップフロップと
    を備える、請求項1に記載のダブルデータレート回路。
  10. 前記マルチプレクサは、スタンバイモードの間、前記出力データストリームを定常状態に保つように構成されたキーパー回路をさらに備える、請求項1に記載のダブルデータレート回路。
  11. データ生成方法であって、
    外部クロックソースからソースクロック信号を受信し、前記ソースクロック信号に基づいて第1の相補クロック信号を生成するステップと、
    前記ソースクロック信号を受信し、前記ソースクロック信号に基づいて第2の相補クロック信号を生成するステップであって、前記第2の相補クロック信号および前記第1の相補クロック信号は、180°の位相差を有する、ステップと、
    前記第1の相補クロック信号および前記第2の相補クロック信号を使用して順に90°だけ位相がずれている複数の多相クロック信号を生成するステップと、
    位相がずれている前記複数の多相クロック信号のうちの少なくとも2つの多相クロック信号を使用して、複数のデータビットを出力データストリームへと多重化するステップと
    を有する、データ生成方法。
  12. 位相がずれている前記複数の多相クロック信号のうちの少なくとも2つの多相クロック信号を使用して、複数のデータビットを出力データストリームへと多重化するステップは、
    前記少なくとも2つの多相クロック信号の2つの第1のエッジ遷移および第2のエッジ遷移時にそれぞれ複数のデータビットの各データビットを順次に選択および選択解除すること、ならびに選択された各データビットを出力データストリームとして出力するステップを含む、請求項11に記載のデータ生成方法。
  13. 前記複数の多相クロック信号のうちの第1の多相クロック信号の前記第1のエッジ遷移時に、前記出力データストリームとして前記複数のデータビットのうちの第1のデータビットを選択するステップと、
    前記複数の多相クロック信号のうちの第2の多相クロック信号の前記第2のエッジ遷移時に、前記出力データストリームとして前記複数のデータビットのうちの前記第1のデータビットを選択解除するステップと
    をさらに含む、請求項12に記載のデータ生成方法。
  14. 4つの複数のデータビットのうちの1つおよび前記複数の多相クロック信号のうちの2つを受信し、前記2つの受信した多相クロック信号のうちの1つの前記第1のエッジ遷移時に、前記受信したデータビットの出力を開始し、前記2つの受信した多相クロック信号のうちの他の1つの前記第2のエッジ遷移時に、前記受信したデータビットの出力を停止するステップであって、前記2つの受信した多相クロック信号は90°だけ位相がずれている、ステップと、
    前記出力データストリームを生成するためにそれぞれの出力信号を受信するステップと
    をさらに含む、請求項12に記載のデータ生成方法。
  15. 位相が反対の、前記複数の多相クロック信号のうちの2つを生成するために、2つの相補クロック信号のうちの1つを受信するステップと、
    位相が反対の、前記複数の多相クロック信号のうちの他の2つを生成するために、前記2つの相補クロック信号のうちの他の1つを受信するステップと
    をさらに含む、請求項11に記載のデータ生成方法。
  16. スタンバイモードの間、前記出力データストリームを定常状態に保つステップをさらに含む、請求項11に記載のデータ生成方法。
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