JPH01100656A - マイクロコンピュータの出力回路 - Google Patents
マイクロコンピュータの出力回路Info
- Publication number
- JPH01100656A JPH01100656A JP62259014A JP25901487A JPH01100656A JP H01100656 A JPH01100656 A JP H01100656A JP 62259014 A JP62259014 A JP 62259014A JP 25901487 A JP25901487 A JP 25901487A JP H01100656 A JPH01100656 A JP H01100656A
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- JP
- Japan
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- output
- signal
- circuit
- microcomputer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータの出力回路に関し、特
にＣＭＯＳマイクロコンピュータに用いられる表示素子
等の消費電力をスタンバイ時に提言し得る出力回路に関
する。
にＣＭＯＳマイクロコンピュータに用いられる表示素子
等の消費電力をスタンバイ時に提言し得る出力回路に関
する。
従来、この種のＣＭＯＳマイクロコンピュータの出力回
路は、第３図のようにＰ型ＭＯ８トランジスタとＮ型Ｍ
ＯＳトランジスタを直列に接続して出力バッファにより
発光ダイオード（ＬＥＤ）の表示素子を駆動しているが
、出力バッファの出力が１に固定されたままスタンバイ
モードにすると、常にドライブ電流が流れる。このため
、出力バッファ消費電力は大きいため通常では、低消費
電力を実現するようにプログラムにおいてすべての出力
ポートをＯにした後スタンバイモードにすることが行な
われている。
路は、第３図のようにＰ型ＭＯ８トランジスタとＮ型Ｍ
ＯＳトランジスタを直列に接続して出力バッファにより
発光ダイオード（ＬＥＤ）の表示素子を駆動しているが
、出力バッファの出力が１に固定されたままスタンバイ
モードにすると、常にドライブ電流が流れる。このため
、出力バッファ消費電力は大きいため通常では、低消費
電力を実現するようにプログラムにおいてすべての出力
ポートをＯにした後スタンバイモードにすることが行な
われている。
上述した従来のマイクロコンピュータの出力回路は、低
消費電力を実現するためにプログラムにおいて、その出
力を０にするため、複雑なプログラム処理を行なわなく
てはならないと云う欠点がある。
消費電力を実現するためにプログラムにおいて、その出
力を０にするため、複雑なプログラム処理を行なわなく
てはならないと云う欠点がある。
本発明のマイクロコンピュータの出力回路は、マイクロ
コンピュータからの命令により制御できるモードレジス
タと、前記モードレジスタの内容に従がい、スタンバイ
時に出力回路の任意の出力をＯｌ又はハイ・インピーダ
ンスに設定する手段を有している。
コンピュータからの命令により制御できるモードレジス
タと、前記モードレジスタの内容に従がい、スタンバイ
時に出力回路の任意の出力をＯｌ又はハイ・インピーダ
ンスに設定する手段を有している。
次に本発明の実施について図面を参照にして説明する。
第１図は、本発明の第１の実施例を示す。第１図におい
て、本発明の第１の実施例は、Ｐ型ＭＯＳトランジスタ
１２と、Ｎ型ＭＯ８）−ランジスタ２１とを直列コンブ
リメント接続した出力バッファを有し、Ｐ型ＭＯＳトラ
ンジスタ１２のソース電極には電源電圧１３が供給され
、Ｎ型ＭＯＳトランジスタ２１のソース電極には接地電
位２０に接続されたマイクロコンピュータの出力回路で
、両トランジスタ１２．２１のゲート電極にはそれぞれ
ＮＡＮＤ回路２２．２３が接続されている。
て、本発明の第１の実施例は、Ｐ型ＭＯＳトランジスタ
１２と、Ｎ型ＭＯ８）−ランジスタ２１とを直列コンブ
リメント接続した出力バッファを有し、Ｐ型ＭＯＳトラ
ンジスタ１２のソース電極には電源電圧１３が供給され
、Ｎ型ＭＯＳトランジスタ２１のソース電極には接地電
位２０に接続されたマイクロコンピュータの出力回路で
、両トランジスタ１２．２１のゲート電極にはそれぞれ
ＮＡＮＤ回路２２．２３が接続されている。
このＮＡＮＤ回路２２．２３は一方の入力端子に内部入
力信号１５が供給されているように接続されており、他
方の入力端子にＮＡＮＤ回路１４が接続されている。Ｎ
ＡＮＤ回路１４は一方の入力端子がモードレジスタ１８
に接続されていて、他方の入力端子がスタンバイ信号１
９を入力するように接続されている。更にモードレジス
タ１８はセット信号１６とリセット信号１７とが入力さ
れるように接続されている。
力信号１５が供給されているように接続されており、他
方の入力端子にＮＡＮＤ回路１４が接続されている。Ｎ
ＡＮＤ回路１４は一方の入力端子がモードレジスタ１８
に接続されていて、他方の入力端子がスタンバイ信号１
９を入力するように接続されている。更にモードレジス
タ１８はセット信号１６とリセット信号１７とが入力さ
れるように接続されている。
次に第１の実施例の動作について説明する。この実施例
においてはリセット信号１７０発生によりモードレジス
タ１８がクリアされる。このモードレジスタ１８は出力
が非選択レベル（以下ノンアクティブと略す。）になり
、ＮＡＮＤ回路１４の出力をＩＩ Ｉ ＩＩにし、ＮＡ
ＮＤ回路２２．２３に供給する。このため、このＮＡＮ
Ｄ回路２２゜２３は内部入力信号１５に基づいた内容が
、Ｐ型、Ｎ型ＭＯＳトランジスタ１２．２１に供給され
、それに応じた出力信号が出力端子１１に出力され、通
常動作を行なう。
においてはリセット信号１７０発生によりモードレジス
タ１８がクリアされる。このモードレジスタ１８は出力
が非選択レベル（以下ノンアクティブと略す。）になり
、ＮＡＮＤ回路１４の出力をＩＩ Ｉ ＩＩにし、ＮＡ
ＮＤ回路２２．２３に供給する。このため、このＮＡＮ
Ｄ回路２２゜２３は内部入力信号１５に基づいた内容が
、Ｐ型、Ｎ型ＭＯＳトランジスタ１２．２１に供給され
、それに応じた出力信号が出力端子１１に出力され、通
常動作を行なう。
次にスタンバイモード時について説明をする。
モードレジスタ１８はマイクロコンピュータからの命令
により発生されるセット信号１６によりセットされる。
により発生されるセット信号１６によりセットされる。
このモードレジスタ１８は出力信号を選択レベル（以下
アクティブと略す。）にする。
アクティブと略す。）にする。
この後スタンバイ状態にすると、スタンバイ信号１９が
アクティブとなり、ＮＡＮＤ回路１４はその出力信号を
°“０パにする。この結果・ＮＡＮＤ回路２２．２３は
その出力信号“１°′を両ＭＯＳトランジスタ１２．２
１のゲート電極に供給する。この両ＭＯＳトランジスタ
は非動作状態となり、出力端子１１の出力を０′”に固
定する。したがって出力バッファによるドライブ電流は
ない為低消費電力が実現出来る。
アクティブとなり、ＮＡＮＤ回路１４はその出力信号を
°“０パにする。この結果・ＮＡＮＤ回路２２．２３は
その出力信号“１°′を両ＭＯＳトランジスタ１２．２
１のゲート電極に供給する。この両ＭＯＳトランジスタ
は非動作状態となり、出力端子１１の出力を０′”に固
定する。したがって出力バッファによるドライブ電流は
ない為低消費電力が実現出来る。
次に本発明の第２の実施例について説明する。
第２図は、本発明の第２の実施例を示す。第２図におい
て、第２の実施例はＰ型トランジスタ３２とＮ型ＭＯ９
トランジスタ４３とを直列コンプリメント接続した出力
バッファを有し、Ｐ型トランジスタ３２のソース電極に
は電源電圧３３が供給され、Ｎ型のトランジスタ４３の
ソース電極にはＮＡＮＤ回路４４が接続されており、Ｎ
型ＭＯＳトランジスタ４３のゲート電極にＮＯＲ回路４
５が接続されている。このＮＡＮＤ回路およびＮＯＲ回
路４５は一方の入力端子に内部入力端子１５が供給され
るように接続され、更にＮＡＮＤ回路４４の他方の入力
端子にＮＡＮＤ回路３６が、ＮＯＲ回路４５の入力端子
にインバータ回路３４を介してＮＡＮＤ回路３６が接続
されている。ＮＡＮＤ回路３６は一方の入力端子がモー
ドレジスタ３７に接続され、他方の入力端子がモードレ
ジスタ３７に接続されていて、他方の入力端子がスタン
バイ信号４０を入力するように接続されている。更にモ
ードレジスタ３７はセット信号３８とリセット信号３９
とが入力されるように接続されている。
て、第２の実施例はＰ型トランジスタ３２とＮ型ＭＯ９
トランジスタ４３とを直列コンプリメント接続した出力
バッファを有し、Ｐ型トランジスタ３２のソース電極に
は電源電圧３３が供給され、Ｎ型のトランジスタ４３の
ソース電極にはＮＡＮＤ回路４４が接続されており、Ｎ
型ＭＯＳトランジスタ４３のゲート電極にＮＯＲ回路４
５が接続されている。このＮＡＮＤ回路およびＮＯＲ回
路４５は一方の入力端子に内部入力端子１５が供給され
るように接続され、更にＮＡＮＤ回路４４の他方の入力
端子にＮＡＮＤ回路３６が、ＮＯＲ回路４５の入力端子
にインバータ回路３４を介してＮＡＮＤ回路３６が接続
されている。ＮＡＮＤ回路３６は一方の入力端子がモー
ドレジスタ３７に接続され、他方の入力端子がモードレ
ジスタ３７に接続されていて、他方の入力端子がスタン
バイ信号４０を入力するように接続されている。更にモ
ードレジスタ３７はセット信号３８とリセット信号３９
とが入力されるように接続されている。
この第２の実施例の動作を説明すると、リセット信号３
９の発生により、モードレジスタ３７はクリアされモー
ドレジスタ３７の出力はノンアクデイプとなりＮＡＮＤ
回路３６の出力信号を“１″をにし、ＮＡＮＤ回路４４
の入力端子に供給され、一方ＩＮＶ回路３４を介した出
力は′″０°′にし、ＮＯＲ回路４５の入力端子に供給
される。このため、ＮＡＮＤ回路４４およびＮＯＲ回路
４５は内部入力信号４１に基づいた信号を送出し、両Ｍ
ｏＲトランジスタ３２．４３に供給する。両ＭＯＳトラ
ンジスタ３２．４３はその内容に応じて出力端子３１に
出力し、通常動作を行なう。
９の発生により、モードレジスタ３７はクリアされモー
ドレジスタ３７の出力はノンアクデイプとなりＮＡＮＤ
回路３６の出力信号を“１″をにし、ＮＡＮＤ回路４４
の入力端子に供給され、一方ＩＮＶ回路３４を介した出
力は′″０°′にし、ＮＯＲ回路４５の入力端子に供給
される。このため、ＮＡＮＤ回路４４およびＮＯＲ回路
４５は内部入力信号４１に基づいた信号を送出し、両Ｍ
ｏＲトランジスタ３２．４３に供給する。両ＭＯＳトラ
ンジスタ３２．４３はその内容に応じて出力端子３１に
出力し、通常動作を行なう。
次にスタンバイモード時においてはマイクロコンピュー
タからの命令により発生されるセット信号３８により、
モードレジスタ３７をセットする。このモードトランジ
スタ３７の出力はアクデイプとなり、ＮＡＮＤ回路３６
に供給される。この後、スタンバイ状態にするとスタン
バイ信号４０がアクティブとなり、ＮＡＮＤ回路３６は
出力を“０“にしかつＩＮＶ回路３４の出力を１゛にす
る。これによりＮＡＮＤ回路４４およびＮＯＲ回路４５
の出力は共に“１″になり、両ＭＯＳトランジスタ３２
．４３に供給される。この結果側ＭＯＳトランジスタ３
２．３４は共にセットオフ状態となり、出力端子３１の
出力は、“ハイ・インピーダンスパとなり、両ＭＯ８ト
ランジスタからなる出力バッファによるドライブ電流が
流れないため低消費電力が実現出来る。
タからの命令により発生されるセット信号３８により、
モードレジスタ３７をセットする。このモードトランジ
スタ３７の出力はアクデイプとなり、ＮＡＮＤ回路３６
に供給される。この後、スタンバイ状態にするとスタン
バイ信号４０がアクティブとなり、ＮＡＮＤ回路３６は
出力を“０“にしかつＩＮＶ回路３４の出力を１゛にす
る。これによりＮＡＮＤ回路４４およびＮＯＲ回路４５
の出力は共に“１″になり、両ＭＯＳトランジスタ３２
．４３に供給される。この結果側ＭＯＳトランジスタ３
２．３４は共にセットオフ状態となり、出力端子３１の
出力は、“ハイ・インピーダンスパとなり、両ＭＯ８ト
ランジスタからなる出力バッファによるドライブ電流が
流れないため低消費電力が実現出来る。
以上説明したように本発明は、モードレジスタをセット
することにより、スタンバイ時に出力を０またはハイ・
インピーダンスに固定できるため出力バッファに流れる
ドライブ電流を制御できるため低消費電力が実現でき、
さらに複雑なプログラムを必要としないという効果があ
る。
することにより、スタンバイ時に出力を０またはハイ・
インピーダンスに固定できるため出力バッファに流れる
ドライブ電流を制御できるため低消費電力が実現でき、
さらに複雑なプログラムを必要としないという効果があ
る。
第１図は、本発明の第１の実施例を示す回路図、第２図
は本発明の第２の実施例を示す回路図、第３図は、従来
のマイクロコンピュータの出力回路を示す図である。 １１．３１・・・出力端子、１２．３２・・・Ｐ型ＭＯ
Ｓトランジスタ、１３．３３・・・電源電位、１４゜２
２．２３，３６．４４・・・ＮＡＮＤ回路、１５゜４１
・・・内部入力信号、１６．３８・・・セット信号、１
７．３９・・・リセット信号、１８．３７・・・モード
レジスタ、１９．４１・・・スタバイ信号、２０゜４２
・・・接地電位、２１．４３・・・Ｎ型ＭＯＳトランジ
スタ、４５・・・ＭＯＲ回路。
は本発明の第２の実施例を示す回路図、第３図は、従来
のマイクロコンピュータの出力回路を示す図である。 １１．３１・・・出力端子、１２．３２・・・Ｐ型ＭＯ
Ｓトランジスタ、１３．３３・・・電源電位、１４゜２
２．２３，３６．４４・・・ＮＡＮＤ回路、１５゜４１
・・・内部入力信号、１６．３８・・・セット信号、１
７．３９・・・リセット信号、１８．３７・・・モード
レジスタ、１９．４１・・・スタバイ信号、２０゜４２
・・・接地電位、２１．４３・・・Ｎ型ＭＯＳトランジ
スタ、４５・・・ＭＯＲ回路。
Claims (1)
- Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを
相補接続したマイクロコンピュータの出力回路において
、マイクロコンピュータからの命令によりセット・リセ
ット状態を設定するモード・レジスタと、スタンバイ状
態時に出力される信号と、前記モードレジスタの出力信
号とにより前記両ＭＯＳトランジスタの出力を、任意の
固定レベル又はハイ・インピーダンスに設定する手段と
を有することを特徴とするマイクロコンピュータの出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259014A JPH01100656A (ja) | 1987-10-13 | 1987-10-13 | マイクロコンピュータの出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259014A JPH01100656A (ja) | 1987-10-13 | 1987-10-13 | マイクロコンピュータの出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100656A true JPH01100656A (ja) | 1989-04-18 |
Family
ID=17328150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259014A Pending JPH01100656A (ja) | 1987-10-13 | 1987-10-13 | マイクロコンピュータの出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887191B1 (ko) * | 2002-06-19 | 2009-03-06 | 주식회사 포스코 | 노즐막힘이 방지되는 연속주조용 노즐 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252979A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | Ｃｍｏｓ入出力回路 |
-
1987
- 1987-10-13 JP JP62259014A patent/JPH01100656A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252979A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | Ｃｍｏｓ入出力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887191B1 (ko) * | 2002-06-19 | 2009-03-06 | 주식회사 포스코 | 노즐막힘이 방지되는 연속주조용 노즐 |
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