JPH01100790A

JPH01100790A - マルチ・ポート型メモリ

Info

Publication number: JPH01100790A
Application number: JP63224369A
Authority: JP
Inventors: Hans J Greub; ハンス・ジェイ・グレウブ
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1987-09-08
Filing date: 1988-09-07
Publication date: 1989-04-19
Also published as: EP0306661A2; JPH0529991B2; US4833649A; EP0306661A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、多数のデータを同時に読出し或いは書込むこ
との可能なマルチ・ポート型のランダム・アクセス・メ
モリに関する。

［従来の技術及び発明が解決しようとする課題］同一の
ＲＡＭ　（ランダム・アクセス・メモリ）に対し、２以
上のデータ処理装置からの読出し又は書込み要求が競合
する場合が多い。例えば、高速コンビコータ・システム
では、ＤＭＡ　（ｔｌ［メモリ・アクセス〉コントロー
ラが、メモリ内のデータ列を読出し、システム入出力バ
ス上に出力したり、この人出力バス上のデータ列を取り
込んでメモリに記憶したりすることが出来る。このよう
なメモリへのアクセスは、コンピユータのＣＰＵ（プロ
セッサ）が他の処理を実行中でも、同時にＤＭＡにより
実行可能である。しかし、ＣＰＵはメモリに対し、デー
タの書込み及び読出しをしなければならないので、ＤＭ
Ａがメモリにアクセス中には、メモリのアクセス以外の
処理を実行するようにＣＰＵの処理は制限される。ＣＰ
Ｕがメモリのアクセスを頻繁に実行する場合には、この
制限はコンピユータ・システムの性能に大きな影響を与
える。１以上のデータ処理装置が同時にメモリの異なる
記憶位置にアクセス出来るようなデュアル型メモリも開
発されている。しかし、従来のデュアル型メモリでは、
書込み動作中には両方の対応する位置にデータを書き込
まなければならない。更に、このようなデュアル型メモ
リでは、入力データや制御信号が人力する経路の人力容
量が大きい為に単一型メモリと比較してアクセス時間が
長くかかってしまう。その上、この入力容量は、記憶デ
ータの状態を変更する為にはその度に充電又は放電しな
ければならない。

従って、本発明の目的は、複数のデータ処理装置から同
時に読出し又は書込みが可能で、且つ高速動作可能なマ
ルチ・ポート型メモリを提供することである。

［課題を解決する為の手段及び作用］本発明の好適実施例によれば、マルチ・ポート型メモリ
の基本型であるデュアル・ボート型メモリは、２つの外
部データ処理装置からの読出しアクセス及び書込みアク
セスに同時に応答してデータの入出力が可能である。こ
のデュアル・ボート型メモリは、１対のメモリ・セルを
各々含む複数のデュアル・メモリ・ユニット群を有する
。１つのメモリ・ユニット内の各セルは１個のデータ・
ビットを記憶し、各セルは互いに独立して読出し及び書
込みのアクセスが可能である。しかし、これらの１対の
セルは、一方のセルに記憶されたデータ・ビットメ状態
が書込み動作中に変化した場合、他方のセルのデータ・
ビットの状態もその書込み動作後に同様に変化するよう
に相互結合されている。

各メモリ・セルは、２状態が可能な読出し／書込みイネ
ーブル信号及び３状態が可能なデータ人力信号を別々に
受け、更に２状態が可能な相互結合信号を共通に受けて
いる。読出しアクセス又は書込みアクセスの為にメモリ
・セルがアドレス指定されると読出し／書込みイネーブ
ル信号が発生する。データ人力信号は、データ・ビット
が書込みアクセス中に設定されるはずの状態を示す。従
って、データ入力信号はセルの書込みアクセス中に第１
又は第２状態（即ち、正又は負の電圧レベル）に設定さ
れている。セルが書込みアクセス中でない時、データ入
力信号は第１及び第２状態の中間レベルである第３状態
（０ボルト・レベル）に設定される。相互結合信号は、
通常各セルのデータ・ビットと同一の状態になっている
が、書込み動作の結果、各セルが記憶しているデータ・
ビットの状態が変化すると、相互結合信号の状態も変化
し得る。各メモリ・セルは３つの状態のデータ出力信号
を発生し得る。データ入力信号が第３状態にある時に読
出し／書込みイネーブル信号が発生すると、メモリ・セ
ルに記憶されているデータ・ビットの状態に従って、メ
モリ・セルの出力信号は第１又は第２状態（正、又は負
レベル）に設定され、読出し動作が実行される。読出し
／書込みイネーブル信号が発生していない場合には、メ
モリ・セルの出力信号は第１状態（正論理レベル）及び
第２状！１４（負論理レベル）の中間レベルである第３
状態（０ボルト・レベル）に設定される。

読出し／書込みイネーブル信号が発生していない場合、
メモリ・セル内のデータ・ビットは、相互結合信号の状
態と一致する状態に設定される。

従って、他のセルによって相互結合信号の状態が変化さ
せられると、メモリ・セル内のデータ・ビットの状態が
変化する。

書込みイネーブルされたセルのデータ・ビットを所望の
状態に設定し得る速度は、データ・ビットの状態を変化
させるのにセルの入力容量を充電又は放電させなければ
ならないので、この人力容量の値によって制限される。

本発明によれば、別々のメモリ・セルが相互結合手段で
ある能動接続回路により相互結合されており、この能動
接続回路は書込み動作後に必要となる充電（又は放電）
電流を追加発生することができるので、データを各セル
に書込む際の速度に対する相互結合の影響を最少に抑制
し、書込み速度の低下を防止している。

以上のデュアル・ボート型メモリのポートの数及びメモ
リ・セルの数を任意に増加して、所望のマルチ・ポート
型メモリを容易に構成し得る。

［実施例］第１図に示した本発明のデュアル・ポート型メ％！Ｊ（
１０）は、別々のデータ・バス、アドレス・バス及び制
御バスを介して２つのデータ処理装置に対して読出しア
クセス及び書込みアクセスの一方或いは両方を同時に実
行することが出来る。

メモリ　（１０）内のｎビットのデータは、各ビット毎
に別々のアドレスに記憶されている。各アドレス毎に別
々にデュアル・ボート・メモリ・ユニッ）（１２）が設
けられ、第２図に更に詳細に示すように、各メモリ・ユ
ニット　（１２）はメモリ・セルＡ（１４）とメモリ・
セルＢ（１６）から成る１対のメモリ・セルを含んでい
る。各メモリ・セルは、別々の双方向差動データ信号（
ＦＡ／ＰＡＢ及びＰＢ／ＰＢＢ）と、別々の２進続出し
／書込みイネーブル信号ＳＡ本及びＳＢ零（但し、「＊
」はセル・アドレスを表す０乃至ｎ−１までの数値を示
す。）と、電流源Ｉ４からの電流信号とにより独立にア
クセス可能である。

メモリ・セルを読出しアクセス又は書込みアクセスする
際に、そのセルに印加するＳＡ本又は５８本で示した読
出し／書込みイネーブル信号が発生する。ＳＡ本の読出
し／書込みイネーブル信号群の中の選択された１、′）
のイネーブル信号が第１図のポートムアドレス・デコー
ダ（１８）によって発生される。このポートムアドレス
・デコーダ（１８）は、メモリ・ユニット群（１２）の
中の特定の１つのユニットのセルＡを読出し／書込みア
クセスする外部データ処理装置（図示せず）から＝？−
トＡアドレス・バスＡＤＤＲ，Ａ上に入力されるアドレ
ス信号をデコードする。所定の１時点で発生されるＳＡ
本の読出し／書込みイネーブル信号は１つだけである。

同様に、５８本の読出し／書込みイネーブル信号群の１
つがポートＢアドレス・デコーダ（２０）により発生さ
れ、このデコーダ（２０）は、メモリ・ユニッ）群（１
２）の中の特定の１つのユニットのセルＢを読出し／書
込みアクセスする外部データ処理装置（図示せず）から
ボートＢアドレス・バスＡＤＤＲ，Ｂ上に人力されるア
ドレス信号をデコードする。

ＰＡ／ＰＡＢデータ信号は、ボー）Ａ書込制御回路（２
２）（尚、この回路の一部（２２ａ）は第２図にも含ま
れている。）によって出力されて、各メモリ・ユニッ）
　（１２）の各セル八に共通に印加される。このボート
Ａ書込制御回路（２２）は、第１゛図のボートＡデー゛
夕・バスＤＡ／ＤＡＢ上に送られたデータ・ビットの状
態を監視すると共に、メモリ・ユニット群（１２）の中
の１つのユニット内のセルＡをアクセスする外部データ
処理装置から出力された差動書込み制御信号ＷＡ／ＷＡ
Ｂも監視する。外部データ処理装置が特定のセルＡに書
込みアクセスする時、そのデータ処理装置は、ポートム
データ・バスＤ　Ａ／Ｄ　Ａ　Ｂ上に適当な状態のデー
タ・ビットを送出し、アドレス・バスＡＤＤＲ，Ａ上の
アドレス信号を設定し、書込み制御信号ＷＡ／ＷＡＢを
出力する。その後、書込制御回路（２２）は、ポートム
データ・バスＤＡ／ＤＡＢ上のデータ・ビットの状態に
従って、ＰＡ／ＰＡＢデータ信号の状態を第１又は第２
状態（正又は負の電圧レベル）に設定する。その後、ボ
ートＡアドレス・デコーダ（１８）が出力した読出し／
書込みイネーブル信号ＳＡ零によってイネーブルされた
特定のセルＡに記憶されているデータ・ビットはＰ　Ａ
／Ｐ　Ａ　Ｂデータ入力信号に一致するように設定され
る。その後、このメモリをアクセスしている外部データ
処理装置が書込み制御信号ＷＡ／ＷＡＢの出力を停止す
るので、ポートＡ書込制御回路（２２）はＰＡ／ＰＡＢ
データ信号を第３状態（０ボルト・レベル）に設定する
。

第２図は、第１図の回路の一部を更に詳細に示した回路
図である。ボー）Ａ書込制御回路（２２）は、データ出
力信号ＸＡ／ＸＡＢを発生して差動増幅器（２６）の入
力に印加する。この差動増幅器（２６＞の出力はボート
Ａデータ・バスＤＡ／ＤＡＢ上に供給される。特定のセ
ルＡを読出しアクセスするには、外部データ処理装置は
、ボートＡアドレス・バスＡＤＤＲ，Ａ上にそのセルの
アドレス信号を出力し、ポートＡアドレス・デコーダ（
１８）に適当な読出し／書込みイネーブル信号を出力さ
せる。しかし、この場合データ処理装置はポー）Ａ書込
制御回路（２２）に対し書込み制御信号ＷＡ／ＷＡＢを
出力しない。この書込み制御信号ＷＡ／ＷＡＢが発生し
ない場合には、書込制御回路（２２）はＦ　Ａ／Ｐ　Ａ
　Ｂデータ信号を監視する。読出し／書込みイネーブル
信号Ｓ八本の発生によって特定のセルＡがイネーブルさ
れ、そのセルＡの記憶データ・ビットの状態に一致する
ようにＦＡ／ＰＡＢデータ信号の状態が正又は負の論理
レベルに設定される。その後、このＰＡ／ＰＡＢデータ
信号に応じて、書込制御回路（２２）はポートムデータ
・バスＤＡ／ＤＡＢ上のデータ・ビットの状態を正又は
負の論理レベルに設定する。従って、特定のメモリ・ユ
ニット（１２）のセルＡを読出しアクセスするには、外
部データ処理装置は、書込み制御信号ＷＡ／ＷＡＢを出
力する必要がなく、ＡＤＤＲ，Ａバス上のセルのアドレ
ス信号を設定し、その後ＤＡ／ＤＡＢデータ・バス上に
出力されるデータ・ビットを読み出すだけで良い。

セルＢへの書込みアクセス中には、ボー）Ｂ書込制御回
路（２４）は、書込制御回路（２２）と同様に、他のデ
ータ処理装置からのＷＢ／ＷＢＢ書込み制御信号を監視
し、ＤＢ／ＤＢＢデータ・バス上のデータ・ビットの状
態を監視し、各メモリ・ユニッ）（１２）のセル已に供
給されるＰＢ／ＰＢＢデータ信号を制御する。読出しア
クセス中には、アドレス指定されたメモリ・ユニット（
１２）のセルＢがＰＢ／ＰＢＢデータ信号を制御し、こ
の信号に応じてポートＢ書込制御回路（２４）がＤＢ／
ＤＢＢバス上のデータ・ビットの状態を設定する。第２
図には、ポートＢ書込制御回路（２４）の回路の一部（
２４ａ）も含まれているが、この回路は、ポートＡ書込
制御回路（２２）の回路の一部（２２ａ＞と同様の回路
である。

第２図に示す様に、各メモリ・ユニッ）（１２）のセル
Ａ及びセルＢは、直列接続された１対の抵抗器Ｒ５及び
Ｒ６の両端間に生じる差動相互結合信号Ｙ／ＹＢによっ
て各々アクセスされる。電流源Ｉ４は、１対の抵抗器Ｒ
５及びＲ６間の接続点（１９）に電流を供給する。セル
Ａ及びセル已に記憶されているデータ・ビットが、共に
正論理状態又は負論理状態のどちらかに一致していると
、相互結合信号Ｙ／ＹＢも同じく正論理状態又は負論理
状態になる。データの書込みアクセス中に、セルＡ又は
Ｂの一方のデータ・ビットの状態が変化すると、その変
化したセルによって相互結合信号Ｙ／ＹＢの状態が変化
し、この相互結合信号Ｙ／ＹＢの変化により、書込み動
作直後に他方のセルのデータ・ビットの状態が変化する
。従って、書込み動作中には、書込みアクセスされたセ
ルが、自身の人力データ信号の状態に応じて相互結合信
号Ｙ／ＹＢの状態を設定し、書込みアクセスされなかっ
た他方のセルは、書込み動作終了後に相互結合信号Ｙ／
ＹＢの状態に応じて適切に自身のデータ・ビットの状態
を設定する。

第３図は第２図の回路の一部を更に詳細に示した回路図
である。メモリ・セルＡ（１４）は、２エミツタ型の第
１及び第２トランジスタＱ１及び　　。

Ｑ２を含んでいる。トランジスタＱ１のコレクタはトラ
ンジスタＱ２のベースに接続し、トランジスタＱ２のコ
レクタはトランジスタＱ１のベースに接続している。ト
ランジスタＱ１のコレクタは、ショットキー・ダイオー
ドＤ１及び抵抗器Ｒ１を並列接続した電圧クランプ回路
（３２）を介して回路接続点（３０）に接続している。

同様に、トランジスタＱ２のコレクタは、ショットキー
・ダイオードＤ２及び抵抗器Ｒ２を並列接続した電圧ク
ランプ回路（３４）を介して回路接続点く３０）に接続
している。読出し／書込みイネーブル信号Ｓ八本が接続
点（３０）に供給される。データ人力信号Ａ／ＡＢが書
込制御回路（２２）の第３及び第４トランジスタＱ３及
びＱ４のベースに夫々供給される。トランジスタＱ３及
びＱ４のコレクタは夫々抵抗器Ｒ３及びＲ４を介して電
圧源＋Ｖに接続している。トランジスタＱ３のエミッタ
はトランジスタＱ１の第１エミツタと第１電流源■１に
接続している。同様に、トランジスタＱ４のエミッタは
、トランジスタＱ２の第１エミツタと第２電流源■２に
接続している。データ信号ＰＡ／ＰＡＢは夫々トランジ
スタＱ３及びＱ４のエミッタに発生する。相互結合信号
Ｙ／ＹＢはトランジスタＱ１及びＱ２の第２エミツタに
夫々印加され、信号Ｙが正論理レベルの時ＹＢは負論理
レベルになるので、Ｑｌの第２エミツタはＱ２の第２エ
ミツタより電圧レベルが高くなる。メモリ・セルＢ（１
６）は、メモリ・セルＡ（１４）と類似の回路であり、
両者の違いは、セルＡのトランジスタＱ１及びＱ２に対
応するトランジスタＱｌ’及びＱ２’の第２エミツタに
セルＡとは逆極性で信号ＹＢ及びＹが夫々印加されるこ
とだけである。

よって、Ｙが正レベルの時、ＹＢは負しベ゛ルなので、
Ｑ２′の第２エミツタがＱｌ’の第２エミツタより電圧
レベルが高くなる。

第２図及び第３図において、セルＡに記憶されるデータ
・ビットの状態は、トランジスタＱ１又はＱ２がオンす
るか否かによって決まる。セルＡのデータ・ビットは、
トランジスタＱ１がオンでトランジスタＱ２がオフの時
、第１状態（正レベル）となり、トランジスタＱ２がオ
ンでトランジスタＱ１がオフの時、第２状態（負レベル
）になる。トランジスタＱ１がオンの時、抵抗器Ｒ５を
介して電流源Ｉ４に電流が流れ、トランジスタＱ１のコ
レクタ電圧は読出し／書込みイネーブル信号ＳＡ本の電
圧より低くなる。トランジスタＱ１のコレクタ電圧が低
いので、トランジスタＱ２のベース電圧も低くなり、ト
ランジスタＱ２はオフ状態に維持される。トランジスタ
Ｑ２がオフなので、抵抗器Ｒ２を介してトランジスタＱ
２のコレクタ及びトランジスタＱ１のベースの電圧が高
くなり、よってトランジスタＱ１はオン状態に維持され
る。同様に、トランジスタＱ２がオンの時、抵抗器Ｒ６
を介して電流源Ｉ４に電流が流れ、トランジスタＱ２の
コレクタ電圧が、読出し／書込みイネーブル信号ＳＡ本
の電圧よりダイオードＤ２の電圧降下分だけ低くなる。

この結果、トランジスタＱ１のベース電圧も低くなるの
で、トランジスタＱ１はオフとなる。トランジスタＱｌ
がオフなので、抵抗器Ｒ１によりトランジスタＱ２のベ
ース電圧も高くなり、トランジスタＱ２はオン状態に維
持される。

セル八に記憶されたデータ・ビットの状態（即ち、トラ
ンジスタＱ１及びＱ２のコレクタ間の電圧の極性）は、
データの書込み動作中に変更することも出来る。例えば
、セルへの記憶データ・ビットを負レベルから正レベル
（第２状態から第１状態）に切り換えるには、データ入
力信号Ａ／ＡＢをＡを正にＡＢを負に設定し、トランジ
スタＱ４のベース電圧をトランジスタＱ３のベース電圧
より高くする。従って、トランジスタＱ３のエミッタ電
圧はトランジスタＱ４のエミッタ電圧より低くなる。そ
の後、読出し／書込みイネーブル信号ＳＡ零が正レベル
になると、トランジスタＱ１及びＱ２のベース電圧が上
昇する。トランジスタＱ１の第１エミツタ電圧はトラン
ジスタＱ２の第１エミツタ電圧より低く、且つトランジ
スタＱ１をオンさせられる程Ｑ１のベース電圧より充分
低いので、トランジスタＱ１は電流源■４に電流供給を
開始する。トランジスタＱ１のコレクタ電流の増加によ
りトランジスタＱ２のベース電圧が低下し、トランジス
タＱ２の導通電流は減少し始める。従って、トランジス
タＱ２のコレクタ電圧は上昇し始め、トランジスタＱ１
のオンへの切り換えに寄与する。このトランジスタＱ１
及びＱ２のコレクタ及びベース間の正帰還により、直ち
にトランジスタＱ１はオンとなり、トランジスタＱ２は
オフとなる。この結果、セルＡに記憶されたデータ・ビ
ットの状態は負レベルから正レベルに変化する。

セルＡのデータ・ビットを正レベルから負レベル（第１
状態から第２状態）に切り換えるには、データ入力信号
Ａ／ＡＢのＡを負レベルにＡＢを正レベルに設定する。

この結果、トランジスタＱ３のベース電圧はトランジス
タＱ４のベース電圧より高くなる。従って、トランジス
タＱ２の第１エミツタはトランジスタＱ１の第１エミツ
タより低電圧レベルになる。そして、読出し／書込みイ
ネーブル信号Ｓ八本が正レベルになると、トランジスタ
Ｑ２は電流の導通を開始し、トランジスタＱ２のコレク
タ電流が増加するので、トランジスタＱ１のベース電圧
が低下してトランジスタＱ１がオフ方向に変化し始める
。このトランジスタＱ１及びＱ２の正帰還により、直ち
にトランジスタＱ１はオフに、トランジスタＱ２はオン
に切り変わる。従って、セルＡのデータ・ビットの状態
は正Ｌ／ベルから負レベルに切り変わる。

書込み動作中以外の時、データ入力信号Ａ／ＡＢは共に
第３状！ｔｉ（Ｏボルト・レベル）に設定されるので、
トランジスタＱ３及びＱ４のベース電圧は共に０ボルト
で等しくなる。この場合、トランジスタＱ３及びＱ４の
コレクタ・エミッタ間インピーダンスは略等しく、差動
データ出力信号ＸＡ／ＸＡＢの状態は、トランジスタＱ
３及びＱ４のコレクタ電流値の相対的な関係によって決
まる。

抵抗器Ｒ３及びＲ４の値と電流源工１及びＩ２の電流値
は次の条件を満足するように選択される。

即ち、読出し／書込みイネーブル信号Ｓ八本が低レベル
の時、つまり、セルＡが読出し／書込みイネーブルされ
ていない時、トランジスタＱ１及びＱ２の第１エミツタ
は共に自身のベース電圧より電圧レベルが高（、両トラ
ンジスタの第１エミツタには電流が流れないように構成
されている。トランジスタＱ３及びＱ４の導通電流は等
しく、抵抗器Ｒ３及びＲ４の電圧降下も等しい。従って
、出力データ信号ＸＡ／ＸＡＢの差動電圧はＯボルト（
第３論理状態）になる。

しかし、読出し動作の為に、読出し／書込みイネーブル
信号Ｓ八本が正レベルに駆動された時、例えば、トラン
ジスタＱ１がオンで、トランジスタＱ２がオフである場
合には、トランジスタＱ１のベース電圧が上昇してトラ
ンジスタＱ１の第１エミツタの電流を増加させる。この
トランジスタＱ１の第１エミツタの電流増加により、ト
ランジスタＱ３を流れる電流が減少し、トランジスタＱ
３のコレクタ電圧がトランジスタＱ４のコレクタ電圧よ
り上昇する。この結果、出力データ信号ＸＡ／ＸＡＢＩ
−！、第１状態（ＸＡが正しヘルテＸＡＢが負レベルの
状態）になる。

他方、読出し動作の為に、読出し／書込みイネーブル信
号Ｓ八本が正レベルに駆動された時、例えば、トランジ
スタＱ２がオンで、トランジスタＱ１がオフの場合には
、トランジスタＱ２のベース電圧が上昇し、トランジス
タＱ２の第１エミツタ電流を増加させる。このトランジ
スタＱ２の第１エミツタの電流増加によりトランジスタ
Ｑ４を流れる電流が減少し、その結果トランジスタＱ４
のコレクタ電圧が上昇する。従って、出力データ信号Ｘ
　Ａ／Ｘ　Ａ　Ｂは、第２状態（ＸＡが負レベルでＸＡ
Ｂが正レベルの状態）になる。

書込み動作中に、セルＡの記憶データ・ビットの状態が
変化する時に相互結合信号Ｙ／ＹＢの状態も変化するこ
とに留意すべきである。例えば、セルＡの記憶データ・
ビットが第１状態（正レベル）ならば、トランジスタＱ
１はオン、トランジスタＱ２はオフ、そして相互結合信
号Ｙ／ＹＢはＹが正レベルＹＢが負レベルになっている
。その後、書込み動作中にトランジスタＱ２がオンに、
トランジスタＱｌがオフに切り換えられると、相互結合
信号Ｙ／ＹＢは、Ｙが負レベルにＹＢが正レベルに切り
変わる。セルＢの構成はセルＡと同様なので、セルＢの
場合にも書込み動作中に記憶データ・ビットの状態が変
化した時、相互結合信号Ｙ／ＹＢの状態を変化すること
が出来る。

セルＡの書込みアクセスの際に、セルＡが相互結合信号
Ｙ／ＹＢの状態を変化させても、電流源Ｉ４の電流は総
てセルＡに流れ、トランジスタＱ１′及びＱ２’がオフ
になっているので、セルＢは直ちに相互結合信号Ｙ／Ｙ
Ｂの変化に応答するわけではない。セルＡの書込みイネ
ーブル状態が終了すると、ＳＡ本のレベルが低くなるの
で、電流源Ｉ４により接続点（１９）の電圧が低下する
。

従って、相互結合信号Ｙ／ＹＢの状態に応じて、トラン
ジスタＱｌ’及びＱ２’の何れか一方の第２エミツタ電
圧が、他方の第２エミツタ電圧より低くなる。これによ
り、トランジスタＱｌ”及びＱ２’の何れかがオンにな
り、その結果セルＢの記憶データ・ビットの状態が相互
結合信号Ｙ／ＹＢの状態に一致するように設定される。

同様に、セルＢが書込みアクセスされた後に、セルＡの
記憶データ・ビットの状態も相互結合信号Ｙ／ＹＢの状
態に一致するように設定される。

メモリ・セルが書込みイネーブル状態の時に、記憶デー
タ・ビットの状態を所望の状態に設定する設定速度は、
読出し／書込みイネーブル信号Ｓ八本及び３８本がデー
タ・ビットの状態変化の為に充放電しなければならない
人力容量の値に影響される。第３図に於いて、この人力
容量は、主としてトランジスタＱ１及びＱ２のベース・
エミッタ間容量及びコレクタ・エミッタ間容量から形成
される。セルＡ及びセルＢは相互結合された構成になっ
ているので、書込みアクセス中のセルのイネーブル信号
Ｓ八本又は３８本は、自身のデータ・ビットの状態を変
化させる為に、他方のセルの人力容量を充放電させる必
要はない。その代わり、必要な充放電電流は書込み動作
後に電流源Ｉ４から供給される。従って、セヲレＢの入
力容量は、セルＡの書込み速度に影響を与えないので、
このデニアル・ポート型メモリの書込みに要する時間は
、セル間が相互結合されていない単一ポート型メモリの
場合と略同程度の時間しかかからない。

第４図は、第１図のポートＡ書込制御回路（２２）の別
の部分の回路図（２２ｂ）を示している。この部分の回
路構成はポートＢ書込制御回路（２４）に関しても同様
である。この回路（２２Ｂ）は、トランジスタ群Ｑ５乃
至ＱＩＯと、抵抗器Ｒ７及びＲ８と、電流源Ｉ５とを含
んでいる。トランジスタＱ７乃至Ｑ１０のエミッタは電
流源Ｉ５に接続している。トランジスタＱ５及びＱ６の
エミッタは共にトランジスタＱ８のコレクタに接続して
いる。トランジスタＱ５及びＱ９のコレクタは、抵抗器
Ｒ７を介して正電源＋Ｖに接続し、トランジスタＱ６及
びＱＩＯのコレクタは抵抗器Ｒ８を介して正電源＋Ｖに
接続している。

トランジスタＱ７のコレクタは直接正電源＋Ｖに接続し
ている。書込み制御信号ＷＡ／ＷＡＢが、トランジスタ
Ｑ７及びＱ９のベース間と、更にトランジスタＱ８及び
ＱＩＯのベース間にも供給される。データ・バスＤＡ／
ＤＡＢがトランジスタＱ６及びＱ５のベースに夫々接続
され、メモリ・ユニットに供給されるデータ入力信号Ａ
／ＡＢがトランジスタＱ５及びＱ６のコレクタに夫々発
生する。

書込み制御信号ＷＡが負レベルの時（即ち、書込み動作
でない時’）　、ＷＡＢは正レベルとなるので、トラン
ジスタＱ９及びＱ１’０のベースは共に正レベルとなり
、トランジスタＱ７及びＱ８のベースは負レベルになる
。よって、トランジスタＱ９及びＱ１０はオンに、トラ
ンジスタＱ７及びＱ８はオフである。電流源Ｉ５により
等しい電流がトランジスタＱ９及びＱＩＯを介して抵抗
器Ｒ７及びＲ８に夫々流れるので、抵抗器Ｒ７の両端電
圧は抵抗器Ｒ８の両端電圧と等しくなる。よって、トラ
ンジスタＱ５及びＱ６のコレクタ電圧は等しく、データ
信号Ａ／ＡＢは共に第３状態（０ボルト・レベル）にな
る。書込み制御信号ＷＡが正レベルに、ＷＡＢが負レベ
ルに駆動されると、トランジスタＱ７及びＱ８がオンし
、トランジスタＱ９及びＱＩＯがオフする。電流源■５
の電流は、トランジスタＱ８を介してトランジスタＱ５
及びＱ６の内オン状態の何れか一方のトランジスタを流
れる。データ・バスＤＡ／ＤＡＢの内ＤＡの信号が正レ
ベルでＤＡＢの信号が負レベルならば、電流はトランジ
スタＱ６及び抵抗器Ｒ８を流れ、トランジスタＱ６のコ
レクタ電圧を低下させる。

この結果、データ信号Ａは正レベル（ＡＢは負レベル）
になる。他方、データ・バスＤＡ／ＤＡＢ上で、ＤＡの
信号が負レベル（ＤＡＢの信号は正レベル）ならば、電
流はトランジスタＱ５を流れ、そのコレクタ電圧を低下
させ、データ信号Ａは負レベル（ＡＢは正レベル）にナ
ル。

上述の本発明の好適実施例では、デニアル・ポート型メ
モリについて説明したが、本発明の別の実施例として、
３ポ一ト以上のマルチ・ポート型メモリを実現すること
も出来る。例えば、第２図において、セルＡ及びＢとバ
ッファ（２６）及び（２８）と同様のメモリ・セルＣ及
びバッファを各メモリ・ユニツ）（１２）に追加し、相
互結合信号Ｙ／ＹＢをセルＣにも供給すれば、３ポート
型メモリを容易に実現することが出来る。第１図に於い
て、ポートＣの書込制御回路とアドレス・デコーダを追
加し、各メモリ・ユニットに相互接続することにより、
追加メモリ・セルの読出し／書込み動作が制御される。

以下同様に、各メモリ・ユニットに対し追加セルを設け
、各ポートに対し書込制御回路及びアドレス・デコーダ
を設ければ、更にポートの数を増加することが出来る。

第１図のデュアル・ポート型メモリは、ｎ個のアドレス
の各アドレス毎に１ビツトのデータを記憶する。第１図
の１ビツト・メモリと同じメモリを単純に多数用いて多
数のメモリ・プレーンを形成し、各アドレスに２ビツト
以上のデータを記憶するように構成しても良い。しかし
、この多数のメモリ・プレーンの対応するメモリ・ユニ
ットにＳＡ＊及びＳ　Ａ　８本のイネーブル信号が並列
に入力される限り、ボー）Ａ及びＢのアドレス・デコー
ダを追加する必要はない。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱する事なく必要に応じて種々の変形
及び変更を実施し得る事は当業者には明らかである。

［発明の効果コ本発明によれば、各記憶位置に対応するメモリ・ユニッ
ト内の１対又はそれ以上のメモリ・セルにデータを書込
む際に、１つのポートに対応する１つのメモリ・セルに
データを書込み、その書込み動作終了後に相互結合手段
により、他のメモリ・セルの内容を書込みデータに応じ
て自動的に設定する。従って、１つのメモリ・セルの内
容を変化させる時に他のメモリ・セルの人力容量を充放
電させる必要がなく、マルチ・ポート型でありながら、
単一ポート型メモリと路間等の書込み速度を実現出来る
。

【図面の簡単な説明】

第１図は、本発明によるマルチ・ポート型メモリの基本
型であるデュアル・ポート型メモリのｌ実施例のブロッ
ク図、第２図は、第１図の装置の一部の回路を示す回路
図、第３図は第２図の回路の一部を更に詳細に示した回
路図、第４図は、第１図のポートＡ書込制御回路の一部
の回路図である。ＳＡ本、８８本は夫々制御信号、ＰＡ／ＰＡＢ。ＦＢ／ＰＢＢは夫々データ信号、Ｙ／ＹＢは相互結合信
号、（１２）はメモリ・ユニツ）、（１４）、（１６）
は夫々メモリ・セル、Ｒ５、Ｒ６、■４は夫々相互結合
手段である。

Claims

【特許請求の範囲】制御信号及びデータ信号を入出力する複数のポートと、該複数のポートに夫々対応し、第１又は第２状態の１ビ
ット・データを夫々記憶し、対応する上記ポートを介し
てデータの読出し及び書込みを独立にアクセス可能な複
数のメモリ・セルを各々有する複数のメモリ・ユニット
と、該各メモリ・ユニット内の複数のメモリ・セル内の１つ
のメモリ・セルに記憶された、データの状態が書込みア
クセスにより変化したとき、この書込みアクセスの終了
後に上記１つのメモリ・セルの記憶データに応じて、そ
の他のメモリ・セルの記憶データの状態を設定する相互
結合手段とを具えることを特徴とするマルチ・ポート型
メモリ。