JPH01100942A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01100942A JPH01100942A JP62258675A JP25867587A JPH01100942A JP H01100942 A JPH01100942 A JP H01100942A JP 62258675 A JP62258675 A JP 62258675A JP 25867587 A JP25867587 A JP 25867587A JP H01100942 A JPH01100942 A JP H01100942A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- circuit
- wiring layer
- feed
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はスタンダードセル方式による半導体集積回路
に係り、特に回路の修正が容易に行なえるようにした改
良に関する。
に係り、特に回路の修正が容易に行なえるようにした改
良に関する。
（従来の技術）
第５図は、電子計ｎ機により自動設計されたスタンダー
ドセル方式によるＬＳＩチップ全体の構成を示す平面図
である。チップ本体１０内には複数のスタンダードセル
が一列に配置されたセル列１１が複数構成されている。
ドセル方式によるＬＳＩチップ全体の構成を示す平面図
である。チップ本体１０内には複数のスタンダードセル
が一列に配置されたセル列１１が複数構成されている。
さらに上記セル列１１の他に、例えばメモリ等からなる
マクロセル１２が構成されている。上記各セル列１１で
は、使用するスタンダードセルの個数が必ずしも同じで
はないので、各セル列１１相互の幅合せ及び各セル列１
１に対して電源電圧を供給する目的で、各セル列１１に
はフィードセル（Ｆｅｅｄ Ｃｅ１ｌ ） １３が必要
個数だけ配置されている。
マクロセル１２が構成されている。上記各セル列１１で
は、使用するスタンダードセルの個数が必ずしも同じで
はないので、各セル列１１相互の幅合せ及び各セル列１
１に対して電源電圧を供給する目的で、各セル列１１に
はフィードセル（Ｆｅｅｄ Ｃｅ１ｌ ） １３が必要
個数だけ配置されている。
従来、このフィードセル１３は第６図の平面図に示すよ
うに、高電位側及び低電位側のｉｆｆｆｆ圧電圧給する
ための例えばアルミニウムによる一対の配線層１５Ａ、
１５Ｂと、使用する基板の導電型が例えばＰ型の場合
にはＮ型のウェル領域１６が設けられた構成にされてい
る。、そして、あるセル列に対して必要個数だけこのフ
ィードセルを配置し、図示しない１１ｇ！配線からの高
電位側及び低電位側の電源電圧を各一対の配線ＷＪ１５
Ａ、 １５Ｂそれぞれによって経由し、対応するセル列
内の各スタンダードセルに供給するようにしている。
うに、高電位側及び低電位側のｉｆｆｆｆ圧電圧給する
ための例えばアルミニウムによる一対の配線層１５Ａ、
１５Ｂと、使用する基板の導電型が例えばＰ型の場合
にはＮ型のウェル領域１６が設けられた構成にされてい
る。、そして、あるセル列に対して必要個数だけこのフ
ィードセルを配置し、図示しない１１ｇ！配線からの高
電位側及び低電位側の電源電圧を各一対の配線ＷＪ１５
Ａ、 １５Ｂそれぞれによって経由し、対応するセル列
内の各スタンダードセルに供給するようにしている。
ところで、このようなスタンダードセル方式のＬＳＩに
おいて、試作後に例えば仕様変更等により回路に修正を
施す必要が生じた場合、従来では最初の工程から再度製
造し直すようにしている。
おいて、試作後に例えば仕様変更等により回路に修正を
施す必要が生じた場合、従来では最初の工程から再度製
造し直すようにしている。
このため、従来ではＬＳＩの開発期間及びＩＦＩＩ宛費
の増大等の問題があった。
の増大等の問題があった。
（発明が解決しようとする問題点）
このように従来では、試作後に回路に修正を施す必要が
生じた場合には最初から再度製造し直すようにしている
ので、開発期間及び開発費が増大するという問題がある
。
生じた場合には最初から再度製造し直すようにしている
ので、開発期間及び開発費が増大するという問題がある
。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、開発期間及び開発費の削減を図るこ
とができるスタンダードセル方式による半導体集積回路
を提供することにある。
あり、その目的は、開発期間及び開発費の削減を図るこ
とができるスタンダードセル方式による半導体集積回路
を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明の半導体集積回路は、フィードセル内に配線層
とともに少なくとも１個のＭｏＳトランジスタを構成す
るソース、ドレイン拡散層及びゲート配線層を設けるよ
うにしている。
とともに少なくとも１個のＭｏＳトランジスタを構成す
るソース、ドレイン拡散層及びゲート配線層を設けるよ
うにしている。
（作用）
この発明の半導体集積回路では、従来、幅合せ及び配線
としての機能しか持っていなかったフィードセル内に、
配線層とともに素子としての機能を持たせることにより
、回路変更等で修正が必要となった場合にこの素子を使
用し、配線層以降の工程の修正で回路変更が行なえる。
としての機能しか持っていなかったフィードセル内に、
配線層とともに素子としての機能を持たせることにより
、回路変更等で修正が必要となった場合にこの素子を使
用し、配線層以降の工程の修正で回路変更が行なえる。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の半導体集積回路で使用されるフィー
ドセルの構成を示す平面図である。図中、１３はフィー
ドセルであり、このセル内には従来と同様にアルミニウ
ムによる一対の配置１ＷＪ１５Ａ。
ドセルの構成を示す平面図である。図中、１３はフィー
ドセルであり、このセル内には従来と同様にアルミニウ
ムによる一対の配置１ＷＪ１５Ａ。
１５Ｂと、Ｎ型ウェル領域１６とが設けられている。
さらにこのセル内には、一対のＰ型拡散領域１１Ａ。
１７Ｂと一対のＮ型拡散領域１８Ａ、 １８Ｂとが・設
けられており、両頭域１７Ａ、 １７Ｂ相互間と両頭域
１８Ａ。
けられており、両頭域１７Ａ、 １７Ｂ相互間と両頭域
１８Ａ。
１８Ｂ相互間には連続的にゲート配線としての多結晶シ
リコン層１９が設けられている。
リコン層１９が設けられている。
ここで、例えば第２図（ａ）の等価回路で示されるよう
にノアゲート２１とインバータ２２とからなる回路を実
際のチップ上のあるセル列で構成する場合には、第３図
の平面図に示すようにノアゲート用スタンダードセル３
１とインバータ用スタンダードセル３２を配置し、この
セル列には上記第１図に示す構成のフィードセル１３を
必要な個数だけ、例えば１３Ａ〜１３Ｇの３個を配置す
る。そして、電子計算機によって設計された配線層形成
用のマスクパターンを用いて上記ノアゲート用スタンダ
ードセル３１とインバータ用スタンダードセル３２相互
を接続する配Ｊ！！ａ！を形成することによってＬＳＩ
が製造される。このとき、各フィードセル１３Ａ〜１３
Ｇに対しては１５Ａ、 １５Ｂ以外の配線層は形成され
ず、これらフィードセル１３は単なるセル列相互間の幅
合せと一対の配線層１５Ａ、 １５Ｂによるｆｆｉ源電
圧電圧給という機能しか果たさない。
にノアゲート２１とインバータ２２とからなる回路を実
際のチップ上のあるセル列で構成する場合には、第３図
の平面図に示すようにノアゲート用スタンダードセル３
１とインバータ用スタンダードセル３２を配置し、この
セル列には上記第１図に示す構成のフィードセル１３を
必要な個数だけ、例えば１３Ａ〜１３Ｇの３個を配置す
る。そして、電子計算機によって設計された配線層形成
用のマスクパターンを用いて上記ノアゲート用スタンダ
ードセル３１とインバータ用スタンダードセル３２相互
を接続する配Ｊ！！ａ！を形成することによってＬＳＩ
が製造される。このとき、各フィードセル１３Ａ〜１３
Ｇに対しては１５Ａ、 １５Ｂ以外の配線層は形成され
ず、これらフィードセル１３は単なるセル列相互間の幅
合せと一対の配線層１５Ａ、 １５Ｂによるｆｆｉ源電
圧電圧給という機能しか果たさない。
このようなＬＳＩの試作後に、使用変更等により第２図
（ａ）の等価回路に対し、第２図（ｂ）に示すように新
たにインバータ２３とナントゲート２４からなる回路２
５を追加する必要が生じた場合でも、最初の工程から再
度製造し直す必要がなく、予め形成されているフィード
セル１３を利用し、上記インバータ２３及びナントゲー
ト２４からなる回路２５を最終工程である多層アルミニ
ウムによる配線層の設計並びに配線層の形成工程だけ変
更することによって追加することができる。
（ａ）の等価回路に対し、第２図（ｂ）に示すように新
たにインバータ２３とナントゲート２４からなる回路２
５を追加する必要が生じた場合でも、最初の工程から再
度製造し直す必要がなく、予め形成されているフィード
セル１３を利用し、上記インバータ２３及びナントゲー
ト２４からなる回路２５を最終工程である多層アルミニ
ウムによる配線層の設計並びに配線層の形成工程だけ変
更することによって追加することができる。
第４図は上記のように、多層アルミニウムによる配線層
の設計並びに配ａｍの形成工程の変更により上記回路２
５が追加されたＬＳＩチップを示す平面図である。この
例ではアルミニウムによる配線層は２層にされている。
の設計並びに配ａｍの形成工程の変更により上記回路２
５が追加されたＬＳＩチップを示す平面図である。この
例ではアルミニウムによる配線層は２層にされている。
図中、４１はＰ型拡散領域と配置１１１５Ａとを接続す
るフンタクトホール、４２はＮ型拡ｒｌｌ領域と配線ｍ
１５Ｂとを接続するコンタクトホール、４３は新たに
追加された第１層目のアルミニウムによる配ａ層、４４
は新たに追加された第２層目のアルミニウムによる配線
層、４５はＰ型拡散領域と配線層４３とを接続するコン
タクトホール、４６はＮ型拡散領域と配線ＷＪ４３とを
接続するコンタクトホール、４７は追加された第１層目
のアルミニウムによる配線層４３と新たに追加された第
２ＷＪ目のアルミニウムによる配線４４とを接続するス
ルーホールである。ここでは、フィーｇｌドセル１３Ａ
と１３８とによって前記第２図（ｂ）中のナントゲート
２４が実現されており、フィー廣ドセル１３Ｇによって
同じくインバータ２３が実現されている。
るフンタクトホール、４２はＮ型拡ｒｌｌ領域と配線ｍ
１５Ｂとを接続するコンタクトホール、４３は新たに
追加された第１層目のアルミニウムによる配ａ層、４４
は新たに追加された第２層目のアルミニウムによる配線
層、４５はＰ型拡散領域と配線層４３とを接続するコン
タクトホール、４６はＮ型拡散領域と配線ＷＪ４３とを
接続するコンタクトホール、４７は追加された第１層目
のアルミニウムによる配線層４３と新たに追加された第
２ＷＪ目のアルミニウムによる配線４４とを接続するス
ルーホールである。ここでは、フィーｇｌドセル１３Ａ
と１３８とによって前記第２図（ｂ）中のナントゲート
２４が実現されており、フィー廣ドセル１３Ｇによって
同じくインバータ２３が実現されている。
このように上記実施例のＬＳＩでは、フィードセル内に
配線層とともにＭｏＳトランジスタを構成するソース、
ドレイン拡散層及びゲート配線層を設けるようにしてい
るので、ある回路機能を持つものを試作した優に回路に
修正を施す必要が生じた場合でも、配線層以降の工程の
修正で回路変更が行なえる。この結果、従来に比べて開
発期間及び開発費の削減を図ることができる。
配線層とともにＭｏＳトランジスタを構成するソース、
ドレイン拡散層及びゲート配線層を設けるようにしてい
るので、ある回路機能を持つものを試作した優に回路に
修正を施す必要が生じた場合でも、配線層以降の工程の
修正で回路変更が行なえる。この結果、従来に比べて開
発期間及び開発費の削減を図ることができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではフィードセル１３内には実質的にＰチャ
ネル及びＮチャネル両ＭＯＳトランジスタを設ける場合
について説明したが、これはいずれか一方のみを設ける
ようにしてもよい。
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではフィードセル１３内には実質的にＰチャ
ネル及びＮチャネル両ＭＯＳトランジスタを設ける場合
について説明したが、これはいずれか一方のみを設ける
ようにしてもよい。
［発明の効果］
以上説明したようにこの発明によれば、開発期間及び開
発費の削減を図ることができるスタツグ
発費の削減を図ることができるスタツグ
第１図はこの発明の一実施例回路で使用されるセルの構
成を示す平面図、第２図はこの実施例で実現すべき回路
の等価回路図、第３図は実際のチップ上のあるセル列の
構成を示す平面図、第４図は変更されたセル列の構成を
示す平面図、第５図。 はスタンダードセル方式によるＬＳＩチップ全体の構成
を示す平面図、第６図は従来のフィードセルの構成を示
す平面１嘆る。 １３・・・フィードセル、１５Ａ、 １５Ｂ・・・配線
層、１６・・・Ｎ型ウェル領域、１７Ａ、 １７Ｂ・・
・Ｐ型拡散領域、１８Ａ、 １８Ｂ・・・Ｎ型拡散領域
、１９・・・多結晶シリコン層。 出願人代理人 弁理士 鈴江武彦 ＾ メーｒｃｌ
Ｄ
成を示す平面図、第２図はこの実施例で実現すべき回路
の等価回路図、第３図は実際のチップ上のあるセル列の
構成を示す平面図、第４図は変更されたセル列の構成を
示す平面図、第５図。 はスタンダードセル方式によるＬＳＩチップ全体の構成
を示す平面図、第６図は従来のフィードセルの構成を示
す平面１嘆る。 １３・・・フィードセル、１５Ａ、 １５Ｂ・・・配線
層、１６・・・Ｎ型ウェル領域、１７Ａ、 １７Ｂ・・
・Ｐ型拡散領域、１８Ａ、 １８Ｂ・・・Ｎ型拡散領域
、１９・・・多結晶シリコン層。 出願人代理人 弁理士 鈴江武彦 ＾ メーｒｃｌ
Ｄ
Claims (2)
- （１）電子計算機を使用した自動配置設計法によって複
数のスタンダードセルを半導体チップ上に形成するとと
もに、複数のスタンダードセルが一列に配置されたスタ
ンダードセル列で各セル列間の位置整合用もしくはセル
列上での通過配線領域を確保するための単位セルとして
フィードセルを使用するようにした半導体集積回路にお
いて、上記フィードセル内に配線層とともに少なくとも
１個のＭＯＳトランジスタを構成するソース、ドレイン
拡散層及びゲート配線層を設けるようにしたことを特徴
とする半導体集積回路。 - （２）前記フィードセル内にはそれぞれ１個のＰチャネ
ル及びＮチャネルＭＯＳトランジスタそれぞれを構成す
るソース、ドレイン拡散層及びゲート配線層が設けられ
ている特許請求の範囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258675A JP2659970B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258675A JP2659970B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100942A true JPH01100942A (ja) | 1989-04-19 |
| JP2659970B2 JP2659970B2 (ja) | 1997-09-30 |
Family
ID=17323540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258675A Expired - Lifetime JP2659970B2 (ja) | 1987-10-14 | 1987-10-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659970B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174536A (ja) * | 1990-11-07 | 1992-06-22 | Nec Corp | 半導体集積回路 |
| USRE39469E1 (en) | 1996-12-27 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with mixed gate array and standard cell |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5972742A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | マスタスライスｌｓｉのマスタ方法 |
| JPS60189240A (ja) * | 1984-03-08 | 1985-09-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS62176144A (ja) * | 1986-01-30 | 1987-08-01 | Seiko Epson Corp | 半導体集積回路 |
-
1987
- 1987-10-14 JP JP62258675A patent/JP2659970B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5972742A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | マスタスライスｌｓｉのマスタ方法 |
| JPS60189240A (ja) * | 1984-03-08 | 1985-09-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS62176144A (ja) * | 1986-01-30 | 1987-08-01 | Seiko Epson Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04174536A (ja) * | 1990-11-07 | 1992-06-22 | Nec Corp | 半導体集積回路 |
| USRE39469E1 (en) | 1996-12-27 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with mixed gate array and standard cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659970B2 (ja) | 1997-09-30 |
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|---|---|---|---|
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