JPH01100962A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH01100962A JPH01100962A JP62259011A JP25901187A JPH01100962A JP H01100962 A JPH01100962 A JP H01100962A JP 62259011 A JP62259011 A JP 62259011A JP 25901187 A JP25901187 A JP 25901187A JP H01100962 A JPH01100962 A JP H01100962A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に％、り、％に
１）ランジスタ型ダイナミック・メモリセルの製造方法
に関する。
１）ランジスタ型ダイナミック・メモリセルの製造方法
に関する。
従来、この種の容量絶縁膜に窒化膜を用いる１トラ／・
ジスタ型ダイナミック・メモリセルの製造方法は、第２
図（ａ）乃至第２図（ｄ）の様な製造方法に従っていた
。即ち、第２図（ａ）Ｋ示すように、電荷蓄積領域が各
々規定されている半導体基体２１の主表面に、酸化膜２
２を被着し、その表面に第１のシリコン窒化膜２３を被
着し、次に第２図（ｂ）に示すように、第１の多結晶シ
リコン膜を成長させ、フォトエツチング法にて一部除去
し、容ｉ−（セル）プレート２４を形成し、次に第２図
（ｃ）Ｋ示すように、熱酸化法により、容量プレート２
４の主表面及び側面に、絶縁用熱酸化膜２７を被着し、
第１の多結晶シリコン２４の下部以外の箇所の第１の窒
化ＪＧ！２３、酸化膜２２をウェットエツチング法によ
り除去し、熱葭化法により、表面にゲート熱酸化膜２８
を被着し、次に第２の多結晶シリコン膜２９を成長させ
た後、フォトエツチング法によりゲート電極を形成する
という方法をとっていた。
ジスタ型ダイナミック・メモリセルの製造方法は、第２
図（ａ）乃至第２図（ｄ）の様な製造方法に従っていた
。即ち、第２図（ａ）Ｋ示すように、電荷蓄積領域が各
々規定されている半導体基体２１の主表面に、酸化膜２
２を被着し、その表面に第１のシリコン窒化膜２３を被
着し、次に第２図（ｂ）に示すように、第１の多結晶シ
リコン膜を成長させ、フォトエツチング法にて一部除去
し、容ｉ−（セル）プレート２４を形成し、次に第２図
（ｃ）Ｋ示すように、熱酸化法により、容量プレート２
４の主表面及び側面に、絶縁用熱酸化膜２７を被着し、
第１の多結晶シリコン２４の下部以外の箇所の第１の窒
化ＪＧ！２３、酸化膜２２をウェットエツチング法によ
り除去し、熱葭化法により、表面にゲート熱酸化膜２８
を被着し、次に第２の多結晶シリコン膜２９を成長させ
た後、フォトエツチング法によりゲート電極を形成する
という方法をとっていた。
前述した従来の製造方法は、第１の多結晶シリコン膜２
４に、絶縁用熱酸化ｇ２７を被着する際Ｋ、第１のシリ
コン窒化膜２３が酸化されにくいため、多結晶シリコン
膜２４の側面に被着する熱酸化［２７が−様な厚さとな
らず、第２の多結晶シリコン膜２９を被着した際、第１
の多結晶シリコン膜２４との間が、いびつに入シ込んだ
形となり、絶縁用熱酸化膜２７が十分な絶縁目的を果さ
ず、最悪の場合には第１の多結晶シリコン２４と第２の
多結晶シリコン２９とが短絡してしまうという欠点があ
りた。
４に、絶縁用熱酸化ｇ２７を被着する際Ｋ、第１のシリ
コン窒化膜２３が酸化されにくいため、多結晶シリコン
膜２４の側面に被着する熱酸化［２７が−様な厚さとな
らず、第２の多結晶シリコン膜２９を被着した際、第１
の多結晶シリコン膜２４との間が、いびつに入シ込んだ
形となり、絶縁用熱酸化膜２７が十分な絶縁目的を果さ
ず、最悪の場合には第１の多結晶シリコン２４と第２の
多結晶シリコン２９とが短絡してしまうという欠点があ
りた。
本発明の目的は、前記欠点が解決され、ゲート電極下の
絶縁膜が局部的に薄くなることがなく、絶縁破壊や短絡
事故が発生しないようにする半導体集積回路装置の製造
方法を提供することにある。
絶縁膜が局部的に薄くなることがなく、絶縁破壊や短絡
事故が発生しないようにする半導体集積回路装置の製造
方法を提供することにある。
本発明の構成は、容量絶縁膜に窒化膜を用いるｌトラン
ジスタ型ダイナミック優メモリセルのを形成する半導体
集積回路装置の製造方法において、半導体基体の主表面
に少なくとも第１の窒化膜を形成する工程と、さらに第
１の多結晶シリコン膜を形成し、この膜をフォトエツチ
ング法によってエツチングし、セルプレートを形成した
後、第２の窒化膜を表面に成長させ、シリカフィルムを
塗布し、熱処理を行った上で部分的にエツチングし、前
記第１の多結晶シリフン上の前記第２の窒化膜を露出さ
せ、この窒化膜のエツチングを行い、前記第１の多結晶
シリコン膜の主表面及び側面に接する前記第２の窒化膜
及び前記第１の窒化膜の一部を除去する工程と、さらに
前記主表面及び側面に酸化膜を形成する工程と、少なく
とも前記シリカフィルム、及びこの下の第２の窒化膜を
除去し、多結晶シリコン膜からなるゲート電極を形成す
る工程とを備えている。
ジスタ型ダイナミック優メモリセルのを形成する半導体
集積回路装置の製造方法において、半導体基体の主表面
に少なくとも第１の窒化膜を形成する工程と、さらに第
１の多結晶シリコン膜を形成し、この膜をフォトエツチ
ング法によってエツチングし、セルプレートを形成した
後、第２の窒化膜を表面に成長させ、シリカフィルムを
塗布し、熱処理を行った上で部分的にエツチングし、前
記第１の多結晶シリフン上の前記第２の窒化膜を露出さ
せ、この窒化膜のエツチングを行い、前記第１の多結晶
シリコン膜の主表面及び側面に接する前記第２の窒化膜
及び前記第１の窒化膜の一部を除去する工程と、さらに
前記主表面及び側面に酸化膜を形成する工程と、少なく
とも前記シリカフィルム、及びこの下の第２の窒化膜を
除去し、多結晶シリコン膜からなるゲート電極を形成す
る工程とを備えている。
次に本発明について図面を参照して詳細に説明する。
第１図（ａ）乃至第１図（ｈ）は本発明の一実施例の半
導体集積回路装置の製造方法を工程順に示す断面図であ
る。まず第１図（ａ）において、半導体基体１１の電荷
蓄積領域が各々規定されている主表面に、容量酸化膜１
２を被着し、前記酸化膜１２上に第１のシリコン窒化膜
１３を被着する。次に第１図（ｂ）に示すように、第１
のシリコン窒化膜１３上に、第１の多結晶シリコンを被
着し、フォトエツチング法により、容ｔ（セル）プレー
ト１４を形成する。次に第１図（ｃ）において、−面に
第２の窒化膜１５を被着した後、第１図（ｄ）に示すよ
うに、シリカフィルム１６を塗布し、熱処理をｔｌどこ
した。
導体集積回路装置の製造方法を工程順に示す断面図であ
る。まず第１図（ａ）において、半導体基体１１の電荷
蓄積領域が各々規定されている主表面に、容量酸化膜１
２を被着し、前記酸化膜１２上に第１のシリコン窒化膜
１３を被着する。次に第１図（ｂ）に示すように、第１
のシリコン窒化膜１３上に、第１の多結晶シリコンを被
着し、フォトエツチング法により、容ｔ（セル）プレー
ト１４を形成する。次に第１図（ｃ）において、−面に
第２の窒化膜１５を被着した後、第１図（ｄ）に示すよ
うに、シリカフィルム１６を塗布し、熱処理をｔｌどこ
した。
次に第１図（ｅ）において、多結晶シリコン１４の主表
面に被着している１０５が露出するようにシリカフィル
ム１６を部分的にエツチングした。第１図（ｆ）におい
て、窒化膜エッチングにより、多結晶シリコン１４の主
表面及び側面部分に被着している第２のシリコン窒化膜
１５、及び第１のシリコン窒化膜１３の一部を除去する
。第１図ωにおいて、熱酸化法によって、容量プレート
１４の主表上面及び側面に、−様な厚さで形状の良い絶
縁酸化ｙＸ１７を被着する。次に第１図（ｈ）忙おいて
、容量部以外の部分の窒化膜１５及び容量酸化膜１２を
エッチングにより除去し、新たにゲート酸化膜１８を熱
酸化法により被着した後、第２の多結晶シリコン膜１９
を被着しフォトエツチング法により、ゲート電極を形成
する。
面に被着している１０５が露出するようにシリカフィル
ム１６を部分的にエツチングした。第１図（ｆ）におい
て、窒化膜エッチングにより、多結晶シリコン１４の主
表面及び側面部分に被着している第２のシリコン窒化膜
１５、及び第１のシリコン窒化膜１３の一部を除去する
。第１図ωにおいて、熱酸化法によって、容量プレート
１４の主表上面及び側面に、−様な厚さで形状の良い絶
縁酸化ｙＸ１７を被着する。次に第１図（ｈ）忙おいて
、容量部以外の部分の窒化膜１５及び容量酸化膜１２を
エッチングにより除去し、新たにゲート酸化膜１８を熱
酸化法により被着した後、第２の多結晶シリコン膜１９
を被着しフォトエツチング法により、ゲート電極を形成
する。
以上説明したように、本発明は、絶縁酸化する第１の多
結晶シリコンの主表面及び側面の第２の窒化膜と、一部
の第１の窒化膜とを、除去し、この除去されたところに
酸化膜を形成することＫよって、第１の多結晶シリコン
の側面に−様な厚さの酸化膜を破着することができ、第
２の多結晶シリコンとの十分な絶縁耐圧を得ることがで
きるという効果がある。
結晶シリコンの主表面及び側面の第２の窒化膜と、一部
の第１の窒化膜とを、除去し、この除去されたところに
酸化膜を形成することＫよって、第１の多結晶シリコン
の側面に−様な厚さの酸化膜を破着することができ、第
２の多結晶シリコンとの十分な絶縁耐圧を得ることがで
きるという効果がある。
第１図（ａ）乃至第１図（ｈ）は本発明の一実施例の半
導体集積回路装置の製造方法を工程順に示す断面図、第
２図（ａ）乃至第２図（ｄ）は従来の製造方法を工程順
に示す断面図である。 １１．２１・・・・・・半導体基体、１２．２２・・・
・・・熱酸化膜、１３，２３・・・・・・第１のシリコ
ン窒化膜、１０５・・・・・・第２のシリコン窒化膜、
１４．２４・・・・・・多結晶シリコン膜（容量プレー
ト）、１６・・・・・・シリカフィルム、１７，２７・
・・・・・絶縁熱酸化膜、１８，２８・・・・・・ゲー
ト熱酸化膜、１９．２９・・・・・・多結晶シリコン膜
（ゲート）。 代理人 弁理士 内 原 音 第１ 図 第７図 第２図
導体集積回路装置の製造方法を工程順に示す断面図、第
２図（ａ）乃至第２図（ｄ）は従来の製造方法を工程順
に示す断面図である。 １１．２１・・・・・・半導体基体、１２．２２・・・
・・・熱酸化膜、１３，２３・・・・・・第１のシリコ
ン窒化膜、１０５・・・・・・第２のシリコン窒化膜、
１４．２４・・・・・・多結晶シリコン膜（容量プレー
ト）、１６・・・・・・シリカフィルム、１７，２７・
・・・・・絶縁熱酸化膜、１８，２８・・・・・・ゲー
ト熱酸化膜、１９．２９・・・・・・多結晶シリコン膜
（ゲート）。 代理人 弁理士 内 原 音 第１ 図 第７図 第２図
Claims (1)
- 容量絶縁体の一部に窒化膜を用いる１トランジスタ型
ダイナミック・メモリセルを形成する半導体集積回路装
置の製造方法において、電荷蓄積領域が各々規定されて
いる半導体基体の主表面に、酸化膜を被着し、前記酸化
膜上に第１の窒化膜を被着する工程と、前記第１の窒化
膜上に第１の多結晶シリコン膜を成長し、フォトエッチ
ング法にて前記電荷蓄積領域の対極としてのセルプレー
トを形成する工程と、次に第２の窒化膜を表面に被着し
、シリカフィルムを塗布し、熱処理した後にエッチバッ
クし、前記第１の多結晶シリコン膜上の前記第２の窒化
膜を露出させる工程と、第１の多結晶シリコン膜の主表
面及び側面に被着した前記第２の窒化膜をエッチングし
除去する工程と、前記エッチングにより露出した前記第
１の窒化膜をエッチングし除去する工程と、前記シリカ
フィルムをエッチングして除去する工程と、熱酸化法に
より前記第１の多結晶シリコンの主表面及び側面に酸化
膜を被着させる工程と、前記第２の窒化膜をエッチング
により除去する工程とを備えていることを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259011A JPH01100962A (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259011A JPH01100962A (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100962A true JPH01100962A (ja) | 1989-04-19 |
Family
ID=17328111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259011A Pending JPH01100962A (ja) | 1987-10-13 | 1987-10-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100962A (ja) |
-
1987
- 1987-10-13 JP JP62259011A patent/JPH01100962A/ja active Pending
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