JPS6279625A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6279625A JPS6279625A JP21926185A JP21926185A JPS6279625A JP S6279625 A JPS6279625 A JP S6279625A JP 21926185 A JP21926185 A JP 21926185A JP 21926185 A JP21926185 A JP 21926185A JP S6279625 A JPS6279625 A JP S6279625A
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- polysilicon
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- oxide film
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- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分骨） 。
この発明は半導体装置の製造方法に関し、詳しくは、ポ
リシリコンのテーパー側面の形成方法に関するものであ
る。
リシリコンのテーパー側面の形成方法に関するものであ
る。
（従来の技術）
従来、ポリシリコンの側面をテーパーとするには、−例
として昭和６０年巻重第３２回応用物理学関係連合構演
会講演予稿東ｐ ３３７ 、３０ａ−に−５で示される
ように、ポリシリコンの上にノンドープのＣＶＤ酸化膜
を形成した後、ホトレジストバターニングを行い、酸化
膜のウェットエツチングでアンダーカットを生じさせ、
ドライエツチングで・ポリシリコンをエツチングするこ
とで、ポリシリコン側面をテーパーのついた形状にして
いた。
として昭和６０年巻重第３２回応用物理学関係連合構演
会講演予稿東ｐ ３３７ 、３０ａ−に−５で示される
ように、ポリシリコンの上にノンドープのＣＶＤ酸化膜
を形成した後、ホトレジストバターニングを行い、酸化
膜のウェットエツチングでアンダーカットを生じさせ、
ドライエツチングで・ポリシリコンをエツチングするこ
とで、ポリシリコン側面をテーパーのついた形状にして
いた。
このテーパーにより、２層目のポリシリコンやｋｔ配線
のエツチング時のエツチング残りを区域させていた。
のエツチング時のエツチング残りを区域させていた。
（発明が解決しようとする問題点） −しかしながら
、上記方法では、ポリシリコン上のＣＶＤ酸化膜のウェ
ハ内の膜厚や、ＣＶＤ酸化膜を除去するウェットエツチ
ングに使用するエツチング液のエツチングレートにポリ
シリコンのテーパー角が大きく依存するため、均一なテ
ーパー角にポリシリコンを形成することが條しいという
問題点があった。
、上記方法では、ポリシリコン上のＣＶＤ酸化膜のウェ
ハ内の膜厚や、ＣＶＤ酸化膜を除去するウェットエツチ
ングに使用するエツチング液のエツチングレートにポリ
シリコンのテーパー角が大きく依存するため、均一なテ
ーパー角にポリシリコンを形成することが條しいという
問題点があった。
この発明は上記の点に錯みなされたもので、その目的は
、ウェハ内およびウェハ間で均一性よく、しかも簡単な
方法でポリシリコンパターンの側面をテーパーとするこ
とにある。
、ウェハ内およびウェハ間で均一性よく、しかも簡単な
方法でポリシリコンパターンの側面をテーパーとするこ
とにある。
（問題点を解決するための手段）
この発明では、半導体基板上に窒化膜を形成し、その窒
化膜上にポリシリコンパターンを形成した後、そのポリ
シリコンパターンの表層を低温酸化により絶縁物とし、
その後、この絶縁物を除去する。
化膜上にポリシリコンパターンを形成した後、そのポリ
シリコンパターンの表層を低温酸化により絶縁物とし、
その後、この絶縁物を除去する。
（作 用）
窒化膜上に形成されたポリシリコンパターンの゛表層を
低温酸化により絶縁物とすると、この絶縁物は、ポリシ
リコンパターンの残存ポリシリコンの側面がテーパーと
なるように形成される。したがって、次に、前記絶縁物
を除去することにより、残存ポリシリコンからなる、側
面がテーパー面のポリシリコンパターンが得られること
になる。
低温酸化により絶縁物とすると、この絶縁物は、ポリシ
リコンパターンの残存ポリシリコンの側面がテーパーと
なるように形成される。したがって、次に、前記絶縁物
を除去することにより、残存ポリシリコンからなる、側
面がテーパー面のポリシリコンパターンが得られること
になる。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
第１図（ａ）ないし第１図（ｅ）は、この発明を、高濃
度不純物を含む多層ポリシリコン構造のＭＯ８半導体装
置の製造方法に適用した場合の工程を説明する断面図で
ある。
度不純物を含む多層ポリシリコン構造のＭＯ８半導体装
置の製造方法に適用した場合の工程を説明する断面図で
ある。
まず、第１図（ａ）において、１はシリコン単結晶半導
体基板（以下、基板と略称する）であり、この基板１上
に熱酸化によって第１のゲート酸化膜２を形成し、さら
に、第１のゲートの容量を大きくするため、高誘電体で
ある薄いシリコン窒化膜３を形成する。その後、第１の
ゲートの絶縁耐圧を向上させるため、シリコン窒化膜３
を、１０〜３０大の酸化膜が形成される条件で酸化して
もよい。第１のゲート膜である前記第１のゲート酸化膜
２とシリコン窒化膜３上に電極となる第１のぎりシリコ
ン膜４を形成し、この第１のポリシリコン膜４に導電性
をもたせ且つ低抵抗にするため、リンなどの不純物を熱
拡散法あるいはイオン注入法を用いて３ Ｘ １０２０
ｃｍ−３〜６ Ｘ １０２０ｃｍ−３程度の高濃度に導
入する。
体基板（以下、基板と略称する）であり、この基板１上
に熱酸化によって第１のゲート酸化膜２を形成し、さら
に、第１のゲートの容量を大きくするため、高誘電体で
ある薄いシリコン窒化膜３を形成する。その後、第１の
ゲートの絶縁耐圧を向上させるため、シリコン窒化膜３
を、１０〜３０大の酸化膜が形成される条件で酸化して
もよい。第１のゲート膜である前記第１のゲート酸化膜
２とシリコン窒化膜３上に電極となる第１のぎりシリコ
ン膜４を形成し、この第１のポリシリコン膜４に導電性
をもたせ且つ低抵抗にするため、リンなどの不純物を熱
拡散法あるいはイオン注入法を用いて３ Ｘ １０２０
ｃｍ−３〜６ Ｘ １０２０ｃｍ−３程度の高濃度に導
入する。
次に、第１図（ｂ）Ｋ示すように、第１のゲート電極お
よび配線となる部分以外の第１のぎりシリコン膜４をホ
トリソグラフィ技術によりホトレジストをマスクとして
エツチングし、ホトレジストを除去し、パターンを形成
する。
よび配線となる部分以外の第１のぎりシリコン膜４をホ
トリソグラフィ技術によりホトレジストをマスクとして
エツチングし、ホトレジストを除去し、パターンを形成
する。
次いで、パターン形成を行った第１のポリシリコン膜４
を、比較的低温の酸化、例えば８００〜８５０℃程度の
酸化で、約１５００〜２５００Ｘ酸化膜が形成される酸
化条件で酸化することにより、第１図（ｃ）に示すよう
に、その第１のポリシリコン膜４の表面部にポリシリコ
ン酸化膜５（絶縁物）を形成する。この時、第１のポリ
シリコン膜４以外のところでは、シリコン窒化膜３で覆
われているので酸化されない。また、前記ポリシリコン
酸化膜５は、比較的低温の酸化で形成されているので、
図中イで示される部分（シリコン窒化膜３と接する部分
）においては薄くなり、その結果として、第１のポリシ
リコン膜４の残存ポリシリコンの側面にテーパーがつく
。
を、比較的低温の酸化、例えば８００〜８５０℃程度の
酸化で、約１５００〜２５００Ｘ酸化膜が形成される酸
化条件で酸化することにより、第１図（ｃ）に示すよう
に、その第１のポリシリコン膜４の表面部にポリシリコ
ン酸化膜５（絶縁物）を形成する。この時、第１のポリ
シリコン膜４以外のところでは、シリコン窒化膜３で覆
われているので酸化されない。また、前記ポリシリコン
酸化膜５は、比較的低温の酸化で形成されているので、
図中イで示される部分（シリコン窒化膜３と接する部分
）においては薄くなり、その結果として、第１のポリシ
リコン膜４の残存ポリシリコンの側面にテーパーがつく
。
次に、第１図（ｄ）に示すように、ポリシリコン酸化膜
５を緩衝ＨＦで全面除去する。これにより、残存ポリシ
リコンからなる、側面がテーパー面の第１のポリシリコ
ン膜４′が得られる。この時、ポリシリコン酸化膜５以
外の部分は、シリコン窒化膜３で覆われていて、官化膜
が緩衝ＨＦ（エッチャント）に対してエツチングされず
らいので、殆どエツチングされない。
５を緩衝ＨＦで全面除去する。これにより、残存ポリシ
リコンからなる、側面がテーパー面の第１のポリシリコ
ン膜４′が得られる。この時、ポリシリコン酸化膜５以
外の部分は、シリコン窒化膜３で覆われていて、官化膜
が緩衝ＨＦ（エッチャント）に対してエツチングされず
らいので、殆どエツチングされない。
次いで、第１図（ｅ）に示すように、第１のボリシＪ】
コン膜４′をマスクとして、第１のゲート膜であるシリ
コン窒化膜３と第１のゲート酸化膜２をエツチングする
。その後、９０００Ｃ〜１０００℃の酸化を行うことに
より、基板１上に第２のゲート酸化膜５、第１のポリシ
リコン膜り′上に層間絶縁膜６を形成する。この時、基
板１上の第２のゲート酸化膜５が２００〜４００λ厚に
形成されるのに対して、第１のポリシリコン膜り′上の
層間ｔｌ！Ｉ縁膜６は６００〜１２００λ厚に形成され
る。また、この酸化は、９００〜１０００℃と比較的高
温なので、均一に第１のポリシリコン膜り′上に層間絶
縁膜６が形成される。
コン膜４′をマスクとして、第１のゲート膜であるシリ
コン窒化膜３と第１のゲート酸化膜２をエツチングする
。その後、９０００Ｃ〜１０００℃の酸化を行うことに
より、基板１上に第２のゲート酸化膜５、第１のポリシ
リコン膜り′上に層間絶縁膜６を形成する。この時、基
板１上の第２のゲート酸化膜５が２００〜４００λ厚に
形成されるのに対して、第１のポリシリコン膜り′上の
層間ｔｌ！Ｉ縁膜６は６００〜１２００λ厚に形成され
る。また、この酸化は、９００〜１０００℃と比較的高
温なので、均一に第１のポリシリコン膜り′上に層間絶
縁膜６が形成される。
その俵、第２の電極となる第２のポリシリコン膜７を塩
漬させるとともに、不純物の導入、ホトリソ技術による
パターン形成を行う。この時、図にも示しているように
、第１のポリシリコン膜４′の側面にテーパーがついて
いるので、第２のポリシリコン膜７をエツチングした時
のエツチング残りを減少させることが可能となる。
漬させるとともに、不純物の導入、ホトリソ技術による
パターン形成を行う。この時、図にも示しているように
、第１のポリシリコン膜４′の側面にテーパーがついて
いるので、第２のポリシリコン膜７をエツチングした時
のエツチング残りを減少させることが可能となる。
しかる後、図には示していないが拡散層、中間絶縁膜、
配線用金属パターンおよび保護用酸化膜を公知の技術に
より形成し、ＭＯ８半導体装置を完成する。
配線用金属パターンおよび保護用酸化膜を公知の技術に
より形成し、ＭＯ８半導体装置を完成する。
（発明の効果）
以上詳細に説明したように、この発明の方法によれば、
窒化膜上に形成されたポリシリコンパターンの低温酸化
と、そ、れにより形成された絶縁物の除去という簡単な
方法で、ポリシリコンパターンの側面をテーパーとする
ことができる。また、この方法によれば、ウェハ内およ
びウェハ間で均一性よくポリシリコンパターン側面をテ
ーパー面とすることができる。
窒化膜上に形成されたポリシリコンパターンの低温酸化
と、そ、れにより形成された絶縁物の除去という簡単な
方法で、ポリシリコンパターンの側面をテーパーとする
ことができる。また、この方法によれば、ウェハ内およ
びウェハ間で均一性よくポリシリコンパターン側面をテ
ーパー面とすることができる。
（図 面）
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図である。 １・・・シリコン単結晶半導体基板、２・・・第１のゲ
ート酸化膜、３・・・シリコン窒化膜、４，４′・・・
第１のポリシリコン膜、５・・・ポリシリコン酸化膜。 代理人弁理士 菊 池 弘 、、−１・
−ニニ 。
示す工程断面図である。 １・・・シリコン単結晶半導体基板、２・・・第１のゲ
ート酸化膜、３・・・シリコン窒化膜、４，４′・・・
第１のポリシリコン膜、５・・・ポリシリコン酸化膜。 代理人弁理士 菊 池 弘 、、−１・
−ニニ 。
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に窒化膜を形成する工程と、（ｂ）
その窒化膜上にポリシリコンパターンを形成する工程と
、 （ｃ）そのポリシリコンパターンの表層を低温酸化によ
り絶縁物とすることにより、残存ポリシリコンの側面を
テーパーとする工程と、 （ｄ）その後、前記絶縁物を除去する工程とを具備して
なる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21926185A JPS6279625A (ja) | 1985-10-03 | 1985-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21926185A JPS6279625A (ja) | 1985-10-03 | 1985-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279625A true JPS6279625A (ja) | 1987-04-13 |
Family
ID=16732749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21926185A Pending JPS6279625A (ja) | 1985-10-03 | 1985-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279625A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393683A (en) * | 1992-05-26 | 1995-02-28 | Micron Technology, Inc. | Method of making semiconductor devices having two-layer gate structure |
| US7459758B2 (en) * | 1993-11-30 | 2008-12-02 | Stmicroelectronics, Inc. | Transistor structure and method for making same |
-
1985
- 1985-10-03 JP JP21926185A patent/JPS6279625A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393683A (en) * | 1992-05-26 | 1995-02-28 | Micron Technology, Inc. | Method of making semiconductor devices having two-layer gate structure |
| US7459758B2 (en) * | 1993-11-30 | 2008-12-02 | Stmicroelectronics, Inc. | Transistor structure and method for making same |
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