JPS63117468A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63117468A JPS63117468A JP26427786A JP26427786A JPS63117468A JP S63117468 A JPS63117468 A JP S63117468A JP 26427786 A JP26427786 A JP 26427786A JP 26427786 A JP26427786 A JP 26427786A JP S63117468 A JPS63117468 A JP S63117468A
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- insulating film
- gate electrode
- gate
- semiconductor substrate
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- 238000004519 manufacturing process Methods 0.000 title description 9
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にプラズマエ
ツチング法を用いてゲート電極を形成する工程を有する
ＭＯＳ型の半導体装置の製造方法に関する。
ツチング法を用いてゲート電極を形成する工程を有する
ＭＯＳ型の半導体装置の製造方法に関する。
従来、この種の半導体装置の製造方法は、半導体素子の
ゲート電極を形成する場合、ウェブＩ・エツチング法ま
たはドライエツチング法が用いられるが、ウェットエツ
チング法はパターン寸法の制御性が悪いという欠点があ
ることがら、最近の高集積度化した半導体素子の形成に
おいてはドライエツチング法が用いられ、ながでもサイ
ドエッチが少く、ゲート電極材料とゲート絶縁膜との選
択比がすぐれたプラズマエツチング法が多く用いられて
いる。
ゲート電極を形成する場合、ウェブＩ・エツチング法ま
たはドライエツチング法が用いられるが、ウェットエツ
チング法はパターン寸法の制御性が悪いという欠点があ
ることがら、最近の高集積度化した半導体素子の形成に
おいてはドライエツチング法が用いられ、ながでもサイ
ドエッチが少く、ゲート電極材料とゲート絶縁膜との選
択比がすぐれたプラズマエツチング法が多く用いられて
いる。
上述した従来の半導体装置の製造方法は、プラズマエツ
チング法によりゲート電極を形成する方法となっている
ので、エツチング中にゲート電極に電荷が蓄えられ、こ
の電荷がエツチング処理が終ると同時にゲート絶縁膜を
通して半導体基板に流れ、ゲート絶縁膜を破壊し特性不
良になることが多いという欠点がある。この現象は、ゲ
ート絶縁膜の膜圧が５００人より薄い高集積度化した半
導体装置において多く発生する。
チング法によりゲート電極を形成する方法となっている
ので、エツチング中にゲート電極に電荷が蓄えられ、こ
の電荷がエツチング処理が終ると同時にゲート絶縁膜を
通して半導体基板に流れ、ゲート絶縁膜を破壊し特性不
良になることが多いという欠点がある。この現象は、ゲ
ート絶縁膜の膜圧が５００人より薄い高集積度化した半
導体装置において多く発生する。
本発明の目的は、ゲート絶縁膜の破壊を防止することが
でき、不良率を低減することができる半導体装置の製造
方法を提供することにある。
でき、不良率を低減することができる半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜とこのゲート絶縁膜に続くフィールド絶縁膜と
を形成した後、前記ゲート絶縁膜に近接した前記フィー
ルド絶縁膜の一部を開口して前記半導体基板に達する開
口部を形成する工程と、前記ゲート絶縁膜、フィールド
絶縁膜及び開口部の各表面に電極層を形成する工程と、
前記電極層をプラズマエツチング法によ選択的にエツチ
ングし、ゲート電極とこのゲート電極に接続しかつ前記
開口部を介して前記半導体基板に接続する放電電極部と
を形成する工程と、前記ゲート電極と前記放電電極部と
を切断し絶縁する工程とを有している。
ト絶縁膜とこのゲート絶縁膜に続くフィールド絶縁膜と
を形成した後、前記ゲート絶縁膜に近接した前記フィー
ルド絶縁膜の一部を開口して前記半導体基板に達する開
口部を形成する工程と、前記ゲート絶縁膜、フィールド
絶縁膜及び開口部の各表面に電極層を形成する工程と、
前記電極層をプラズマエツチング法によ選択的にエツチ
ングし、ゲート電極とこのゲート電極に接続しかつ前記
開口部を介して前記半導体基板に接続する放電電極部と
を形成する工程と、前記ゲート電極と前記放電電極部と
を切断し絶縁する工程とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体装置の断面図である。
めの製造工程順に示した半導体装置の断面図である。
まず、第１図（ａ）に示すように、半導体基板１上にＬ
ＯＣＯ３法により酸化膜のゲート絶縁膜２とこのゲート
絶縁膜２に続くフィールド絶縁膜３とを形成した後、ゲ
ート絶縁膜２に近接したフィールド絶縁膜３の一部に、
ホトレジストをマスクとしてプラズマエツチング法によ
り半導体基板１に達するまで開口して開口部４を形成す
る。
ＯＣＯ３法により酸化膜のゲート絶縁膜２とこのゲート
絶縁膜２に続くフィールド絶縁膜３とを形成した後、ゲ
ート絶縁膜２に近接したフィールド絶縁膜３の一部に、
ホトレジストをマスクとしてプラズマエツチング法によ
り半導体基板１に達するまで開口して開口部４を形成す
る。
次に、第１図（ｂ）に示すように、ゲート絶縁膜２．フ
ィールド絶縁膜３及び開口部４の各表面にＣＶＤ法によ
り多結晶シリコンの電極層５を形成する。
ィールド絶縁膜３及び開口部４の各表面にＣＶＤ法によ
り多結晶シリコンの電極層５を形成する。
次に、第１図（ｃ）に示すように、ホトレジストをマス
クとしてプラズマエツチング法によりゲート電極６と、
このゲート電極６に接続しかつ開口部４を介して半導体
基板１と接続する放電電極部７とを形成する。
クとしてプラズマエツチング法によりゲート電極６と、
このゲート電極６に接続しかつ開口部４を介して半導体
基板１と接続する放電電極部７とを形成する。
続いて、第１図（ｄ）に示すように、ホトレジストをマ
スクとしてウェットエツチング法によりゲート電極６と
放電電極部７とを切断、分離し、これらを電気的に絶縁
する。
スクとしてウェットエツチング法によりゲート電極６と
放電電極部７とを切断、分離し、これらを電気的に絶縁
する。
この方法によると、ゲート電極６が放電電極部７により
半導体基板１と導通して形成されるので、プラズマエツ
チング中にゲート電極６に電荷が蓄積されず、ゲート絶
縁膜１の破壊を防止することができる。
半導体基板１と導通して形成されるので、プラズマエツ
チング中にゲート電極６に電荷が蓄積されず、ゲート絶
縁膜１の破壊を防止することができる。
なお、第１図において、開口部４はフィールド絶縁膜３
の一部を薄くし開口しやすくして形成されているが、薄
くせずに開口してもよい。
の一部を薄くし開口しやすくして形成されているが、薄
くせずに開口してもよい。
第２図はゲート絶縁膜３に対する破壊電界強度の度数分
布を示す特性図である。
布を示す特性図である。
第２図に示すように、本実施例によるゲート絶縁膜３の
破壊電界強度は低いところには無く、０ 、７〜０ 、
９ Ｍ Ｖ ／ ｃｍの狭い範囲に集中して分布してい
るのに対し、従来例によるものは低いところから多く分
布し、本実施例による効果の大きいことが分る。
破壊電界強度は低いところには無く、０ 、７〜０ 、
９ Ｍ Ｖ ／ ｃｍの狭い範囲に集中して分布してい
るのに対し、従来例によるものは低いところから多く分
布し、本実施例による効果の大きいことが分る。
第３図は半導体装置の不良率と歩留りとの関係を示す特
性図である。
性図である。
第３図に示すように、本実施例によると、同一の歩留り
であっても不良率は著しく低下する。
であっても不良率は著しく低下する。
以上説明したように本発明は、ゲート電極をプラズマエ
ツチング法により形成する際に、ゲート電極を放電電極
部により半導体基板と導通させながら形成することによ
り、ゲート絶縁膜の破壊を防止することができ、不良率
を低減することができる効果がある。
ツチング法により形成する際に、ゲート電極を放電電極
部により半導体基板と導通させながら形成することによ
り、ゲート絶縁膜の破壊を防止することができ、不良率
を低減することができる効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体装置の断面図、第２図は
ゲート絶縁膜に対する破壊電界強度の度数分布を示す特
性図、第３図は半導体装置の不良率と歩留りとの関係を
示す特性図である。 １・・・半導体基板、２・・・ゲート絶縁膜、３・・・
フィールド絶縁膜、４・・・開口部、５・・・電極層、
６・・・ゲート電極、７・・・放電電極部、８・・・切
断部。 万１目
めの製造工程順に示した半導体装置の断面図、第２図は
ゲート絶縁膜に対する破壊電界強度の度数分布を示す特
性図、第３図は半導体装置の不良率と歩留りとの関係を
示す特性図である。 １・・・半導体基板、２・・・ゲート絶縁膜、３・・・
フィールド絶縁膜、４・・・開口部、５・・・電極層、
６・・・ゲート電極、７・・・放電電極部、８・・・切
断部。 万１目
Claims (1)
- 半導体基板上にゲート絶縁膜とこのゲート絶縁膜に続
くフィールド絶縁膜とを形成した後、前記ゲート絶縁膜
に近接した前記フィールド絶縁膜の一部を開口して前記
半導体基板に達する開口部を形成する工程と、前記ゲー
ト絶縁膜、フィールド絶縁膜及び開口部の各表面に電極
層を形成する工程と、前記電極層をプラズマエッチング
法により選択的にエッチングし、ゲート電極とこのゲー
ト電極に接続しかつ前記開口部を介して前記半導体基板
に接続する放電電極部とを形成する工程と、前記ゲート
電極と前記放電電極部とを切断し絶縁する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26427786A JPS63117468A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26427786A JPS63117468A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63117468A true JPS63117468A (ja) | 1988-05-21 |
Family
ID=17400933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26427786A Pending JPS63117468A (ja) | 1986-11-05 | 1986-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63117468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178136A (ja) * | 1989-12-06 | 1991-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6274921B1 (en) | 1997-12-22 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including protective transistor protecting another transistor during processing |
-
1986
- 1986-11-05 JP JP26427786A patent/JPS63117468A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178136A (ja) * | 1989-12-06 | 1991-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6274921B1 (en) | 1997-12-22 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including protective transistor protecting another transistor during processing |
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