JPH01101519A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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- JPH01101519A JPH01101519A JP62258854A JP25885487A JPH01101519A JP H01101519 A JPH01101519 A JP H01101519A JP 62258854 A JP62258854 A JP 62258854A JP 25885487 A JP25885487 A JP 25885487A JP H01101519 A JPH01101519 A JP H01101519A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アク”ティブマトリクス方式の液晶デイスプ
レィやエレクトロクロミックデイスプレィ等に用いられ
るアクティブマトリクス基板に関する。
レィやエレクトロクロミックデイスプレィ等に用いられ
るアクティブマトリクス基板に関する。
従来のアクティブマトリクス基板は、例えば、ＪＡＰＡ
Ｎ ＤＩＳＰＬＡＹ’８６の１９６〜１９８ページに
見られる様に、配線材料としてＩＴＯ１不純物を含む多
結晶シリコン等が用いられている。
Ｎ ＤＩＳＰＬＡＹ’８６の１９６〜１９８ページに
見られる様に、配線材料としてＩＴＯ１不純物を含む多
結晶シリコン等が用いられている。
第３図（ａ）は、従来のアクティブマトリクス基板の上
視図であり、Ｈ３図（ｂ）は前記第３図（ａ）のＢＢ’
における断面図である。又、従来のアクティブマトリク
ス基板の製造工程の一部の上視図を第４図（ａ）〜（ｄ
）に、断面図をｔｓ４図（ａ′）〜（也′）に示した。
視図であり、Ｈ３図（ｂ）は前記第３図（ａ）のＢＢ’
における断面図である。又、従来のアクティブマトリク
ス基板の製造工程の一部の上視図を第４図（ａ）〜（ｄ
）に、断面図をｔｓ４図（ａ′）〜（也′）に示した。
（ａ） １、（ａ’ ）は下地絶縁Ｈ４１１上に薄膜ト
ランジスタのチャンネル領域４０５、ソース領域４０６
、ドレイン領域４０７及びゲート絶縁膜４０９を形成し
た図である。（ｂ）、（ｂ’）はゲート電極、及びゲー
ト配置１４０１を形成した図であり、（Ｃ）、（Ｃ′）
においてゲート配線４０１とソース配置！１ｔ４０２を
絶縁する絶縁膜４１０を形成し、さらにＭＵ）ランジス
タのソース領域４０６とソース配置１４０１、及び該薄
膜トランジスタのドレイン領域４０７と画素電極４０４
を接合するためのコンタクトホール４０８を所定の位置
に形成する。さらに（ｄ）、（ｄ’）においてソース配
線４０２と画素電極４０４を形成することによって、従
来のアクティブマトリクス基板が作られる。
ランジスタのチャンネル領域４０５、ソース領域４０６
、ドレイン領域４０７及びゲート絶縁膜４０９を形成し
た図である。（ｂ）、（ｂ’）はゲート電極、及びゲー
ト配置１４０１を形成した図であり、（Ｃ）、（Ｃ′）
においてゲート配線４０１とソース配置！１ｔ４０２を
絶縁する絶縁膜４１０を形成し、さらにＭＵ）ランジス
タのソース領域４０６とソース配置１４０１、及び該薄
膜トランジスタのドレイン領域４０７と画素電極４０４
を接合するためのコンタクトホール４０８を所定の位置
に形成する。さらに（ｄ）、（ｄ’）においてソース配
線４０２と画素電極４０４を形成することによって、従
来のアクティブマトリクス基板が作られる。
以上の工程を見れば明らかな様に、従来のアクティブマ
トリクス基板の配線方法では、−２回の配線用の薄膜の
形成と２回のフォトエツチング工程が必要である。
トリクス基板の配線方法では、−２回の配線用の薄膜の
形成と２回のフォトエツチング工程が必要である。
前記の、従来の配線材料であるＩＴＯ等は、その比抵抗
が３００μΩ１と大きく、信号遅延等の観点から、配線
材料として用いることができるのは、約１０ｃｍ程度の
画面サイズが限界となり、それ以上の大型化は不可能で
ある。したがって上記以上の画面サイズを実現するため
には、より低抵抗の配線材料による配線が不可欠となる
。しかし、従来の配線と構造のままで、配線の材料を変
えると、ソース配線の材料と画素電極の材料が異なるた
めに、薄膜形成とフォトエツチングの回数が１回づつ増
え、製造工程を非常に複雑なものにする。
が３００μΩ１と大きく、信号遅延等の観点から、配線
材料として用いることができるのは、約１０ｃｍ程度の
画面サイズが限界となり、それ以上の大型化は不可能で
ある。したがって上記以上の画面サイズを実現するため
には、より低抵抗の配線材料による配線が不可欠となる
。しかし、従来の配線と構造のままで、配線の材料を変
えると、ソース配線の材料と画素電極の材料が異なるた
めに、薄膜形成とフォトエツチングの回数が１回づつ増
え、製造工程を非常に複雑なものにする。
本発明は、この様な問題点を解決するもので、その目的
とするところは、より大型で信頼性の高いアクティブマ
トリクス基板を提供することにある。
とするところは、より大型で信頼性の高いアクティブマ
トリクス基板を提供することにある。
薄膜トランジスタ、ソース配線、ゲート配線、画素１ｊ
１ｔｉ、前記ソース配線と前記ゲート配線を絶線する絶
縁膜を具備するアクティブマトリクス基板において、本
発明のアクティブマトリクス基板は、前記ゲート配線と
同じ材質で同時に形成された一部のソース配線、前記一
部のソース配線を結合させる様に前記画素電極とｉじ材
質で同時に形成された架橋配線を具備するか、又は前記
ソース配線と同じ材質で同時に形成された一部のゲート
配線、前記ゲート配線を結合させる様に前記画素電極と
同じ材質で同時に形成された架橋配線を具備することを
特徴とする。
１ｔｉ、前記ソース配線と前記ゲート配線を絶線する絶
縁膜を具備するアクティブマトリクス基板において、本
発明のアクティブマトリクス基板は、前記ゲート配線と
同じ材質で同時に形成された一部のソース配線、前記一
部のソース配線を結合させる様に前記画素電極とｉじ材
質で同時に形成された架橋配線を具備するか、又は前記
ソース配線と同じ材質で同時に形成された一部のゲート
配線、前記ゲート配線を結合させる様に前記画素電極と
同じ材質で同時に形成された架橋配線を具備することを
特徴とする。
（実施例）
以下、本発明について、実施例に基づき詳細に説明する
。
。
実施例１
第１図は本発明によるアクティブマトリクス基板の一例
の上視図である。１０３０Ｍ橋配線により、ソース配置
１１０２とゲート配４ｓ１０１の交差部を架橋している
のが特徴である。Ｈ２図に第１図のＡＡ’における断面
図を示した。
の上視図である。１０３０Ｍ橋配線により、ソース配置
１１０２とゲート配４ｓ１０１の交差部を架橋している
のが特徴である。Ｈ２図に第１図のＡＡ’における断面
図を示した。
本発明の、実施例をｔｌＥ５図の、上視図（ａ）〜（ｄ
）、断面図（ａ′）〜（ｄ′）を用いて、工程順に、さ
らに詳しく説明する。まず、（ａ）、（ａ′）の如く、
ガラス、石英、サファイア等の絶縁性基板上に、二酸化
硅素、窒化硅素等から成る清浄な下地絶縁膜５１１を形
成する。その上に１５００λ〜３０００λ程度のドナー
、あるいはアクセプタとなる不純物を含む、多結晶シリ
コン膜、若しくは非晶質シリコン膜を所定の形状に形成
する。さらにその上に１００λ〜５００λ程度の該不純
物を含まない多結晶シリコン、又は非晶質シリコンから
なる薄膜を、所定の形状に形成する。この工程により薄
膜トランジスタのチャンネル領１５０５、ソース領域５
０６、ドレイン領域６０７が形成される。その上に５０
０λ〜３０００λ程度の二酸化硅素、窒化硅素等の絶縁
膜を形成し、ゲート絶縁膜５０９とする。
）、断面図（ａ′）〜（ｄ′）を用いて、工程順に、さ
らに詳しく説明する。まず、（ａ）、（ａ′）の如く、
ガラス、石英、サファイア等の絶縁性基板上に、二酸化
硅素、窒化硅素等から成る清浄な下地絶縁膜５１１を形
成する。その上に１５００λ〜３０００λ程度のドナー
、あるいはアクセプタとなる不純物を含む、多結晶シリ
コン膜、若しくは非晶質シリコン膜を所定の形状に形成
する。さらにその上に１００λ〜５００λ程度の該不純
物を含まない多結晶シリコン、又は非晶質シリコンから
なる薄膜を、所定の形状に形成する。この工程により薄
膜トランジスタのチャンネル領１５０５、ソース領域５
０６、ドレイン領域６０７が形成される。その上に５０
０λ〜３０００λ程度の二酸化硅素、窒化硅素等の絶縁
膜を形成し、ゲート絶縁膜５０９とする。
次に、（ｂ）、（ｂ’）に示す様にアルミニウム、モリ
ブデン、タングステン、タンタル、ニオブ、チタンおよ
びその硅化物、各種合金、超電導物質等の低抵抗材料を
用いて１０００λ〜７０００λ程度の薄膜を所定の形状
に形成し、ゲート配Ｉａ５０１およびソース配置１５０
２とする。ここで注目すべきことは、該ゲート配線と該
ソース配線の交差部においては、ソース配線が形成され
ていないことである。この構造を採用することによって
、ゲート配線とソース配線の大部分を同時に形成するこ
とが可能となる。
ブデン、タングステン、タンタル、ニオブ、チタンおよ
びその硅化物、各種合金、超電導物質等の低抵抗材料を
用いて１０００λ〜７０００λ程度の薄膜を所定の形状
に形成し、ゲート配Ｉａ５０１およびソース配置１５０
２とする。ここで注目すべきことは、該ゲート配線と該
ソース配線の交差部においては、ソース配線が形成され
ていないことである。この構造を採用することによって
、ゲート配線とソース配線の大部分を同時に形成するこ
とが可能となる。
次に（ｃ） 、（ｃ’ ）に示されるようにソース配線
とゲート配線を絶縁する絶縁膜と薄膜トランジスタを保
護するパッジベージ３ン膜をかねた二酸化硅素、窒化硅
素等からなる絶縁膜５１０を３０００人〜ｔｏｏｏｏλ
程度形成し、図に示した様に所定の形状にコンタクトホ
ール５０８を形成する。
とゲート配線を絶縁する絶縁膜と薄膜トランジスタを保
護するパッジベージ３ン膜をかねた二酸化硅素、窒化硅
素等からなる絶縁膜５１０を３０００人〜ｔｏｏｏｏλ
程度形成し、図に示した様に所定の形状にコンタクトホ
ール５０８を形成する。
次に（ｄ）、（ｄ’）に示される様にＩ ＴＯｐＡを所
定の形状に形成し、画素透明電極５０４、および該ゲー
ト配線とソース配線の交差部においてソース配線を架橋
する５０３の架橋配線を得る。
定の形状に形成し、画素透明電極５０４、および該ゲー
ト配線とソース配線の交差部においてソース配線を架橋
する５０３の架橋配線を得る。
又、この工程によりソース配線５０１とソース領域５０
６、画素電極５０４とドレイン領域５０７のコンタクト
がとられる。
６、画素電極５０４とドレイン領域５０７のコンタクト
がとられる。
以上の工程を経て、本発明によるアクティブマトリクス
の１例が製造される。
の１例が製造される。
実施例２
前実施例では、ソース配線を架橋したが、ゲート配線を
、架橋することも可能であり、 第６図（ａ）〜（ｃ）
に示した。
、架橋することも可能であり、 第６図（ａ）〜（ｃ）
に示した。
薄膜トランジスタの、チャンネル領域６０５、ソース領
域６０６、ドレイン領域６０７を形成した後、絶縁膜を
形成し、前実施例と同様な低抵抗材料を用いてソース配
１１６０２とゲート配線６０１の大部分を形成する。こ
の時、該ソース配線とゲート配線の交差部のゲート配線
を形成せず、絶縁膜を形成し、コンタクトホール６０８
を形成した後で、この交差部のゲート配線６０３を画素
電極６０４及び薄膜トランジスタのソース領域６０６と
ソース配線６０２を結ぶ配線６１３と同時に形成する。
域６０６、ドレイン領域６０７を形成した後、絶縁膜を
形成し、前実施例と同様な低抵抗材料を用いてソース配
１１６０２とゲート配線６０１の大部分を形成する。こ
の時、該ソース配線とゲート配線の交差部のゲート配線
を形成せず、絶縁膜を形成し、コンタクトホール６０８
を形成した後で、この交差部のゲート配線６０３を画素
電極６０４及び薄膜トランジスタのソース領域６０６と
ソース配線６０２を結ぶ配線６１３と同時に形成する。
以上に述べたように本発明によれば、従来より工程数を
まったく増やすことな（、ゲート配線、ソース配線の低
抵抗化が可能となる。これにより以下のような効果が得
られる。
まったく増やすことな（、ゲート配線、ソース配線の低
抵抗化が可能となる。これにより以下のような効果が得
られる。
ａ、ゲート配線の低抵抗化により、薄膜トランジスタの
スイッチング時間を短縮できるため、画素数を増やすこ
とができ、画面の大型化が可能となる。
スイッチング時間を短縮できるため、画素数を増やすこ
とができ、画面の大型化が可能となる。
ｂ、ソース配線の低抵抗化により、画素に対する古き込
み時間を短縮できるため、ａと同様な効果がある。
み時間を短縮できるため、ａと同様な効果がある。
Ｃ１配線を細くすることが可能となるために、ゲート配
線とソース配線の間の容量等の寄生容量を小さくできる
。これらの寄生容量はトランジスタのスイッチング速度
を低下させる原因の１つであるため、本発明によって該
寄生容量を小さくすることが可能となると、トランジス
タの高速化が可能となり、その結果ａと同様な効果があ
る。
線とソース配線の間の容量等の寄生容量を小さくできる
。これらの寄生容量はトランジスタのスイッチング速度
を低下させる原因の１つであるため、本発明によって該
寄生容量を小さくすることが可能となると、トランジス
タの高速化が可能となり、その結果ａと同様な効果があ
る。
ｄ、配線を細くすることが可能となるために、画素の開
口率を太き（することができ、より明るい画像が得られ
る。
口率を太き（することができ、より明るい画像が得られ
る。
ｅ、単純に配線を金属等の、低抵抗材料にすると、膜形
成工程、フォトエツチング工程が、それぞれ１回増え、
信頼性および歩留りの低下を招くが、本発明の工程数は
従来の技術の工程数とかわりないため、これを回遊する
ことが可能である。
成工程、フォトエツチング工程が、それぞれ１回増え、
信頼性および歩留りの低下を招くが、本発明の工程数は
従来の技術の工程数とかわりないため、これを回遊する
ことが可能である。
したがって本発明によれば、信頼性および歩留りの低下
を招（ことな（、アクティブマトリクス基板の大型化お
よび高精細化、高開口率化による高画像品質化が可能と
なる。
を招（ことな（、アクティブマトリクス基板の大型化お
よび高精細化、高開口率化による高画像品質化が可能と
なる。
ｔｔＥｔ図は、本発明の実施例の上視図である。第２図
は、第１図のＡＡ’の断面図である。第３図（ａ）は従
来のアクティブマトリクス基板の１例の上視図、（ｂ）
はＢＢ’の断面図である。第４図（ａ）〜（ｄ）、（ａ
’）〜（ｄ′）は従来例の製造工程を示したもので、（
ａ）〜（ｄ）は上視図、（ａ’）〜（ｄ′）は断面図で
ある。第５図（８Ｌ）〜（ｄ）、（ａ′）〜（ｄ′）は
、本発明の実施例の製造工程を示したもので、（ａ）〜
（ｄ）は、上視図、（ａ′）〜（ｄ′）は断面図である
。ｔＪＢ図（ａ）〜（Ｃ）は実施例の製造工程を示した
上視図である。 １０１．２０１．３０１４０１．５０ｉ６０１・・・ゲ
ート配線 １０２．２０２．３０２．４０２．５０２．６０２・・
・ソース配線 １０３．２０３．５０．３．６０３・・・Ｍ橋配線１０
４．４０４，５０４．６０４・・・画素電極１０５．４
０５．５０５．８０５・・・チャンネル領域 １０ｆ３．４０Ｂ、５０８，８０８・・・ソース領域 １０７．４０７．５０７．８０７・・・ドレイ／領域 １０８．４０８．５０８．８０８・・・コ／ククトホー
ル ２０９．３０９．４０９．５０９・・・ゲート絶縁膜 ２１０．３１０．４１０．５１０・・・ソース配線、ゲ
ート配線間絶縁膜 ２１１．３１１．４１１５１１・・・下地絶縁４１２．
３１２．４１２．５１２・・・絶縁性基板 ６１３・・・ソース領域、ソース配線間配線以 上 ￥７１唄 図面の浄８ ″”４Ｉｆ闇 図面の浄書 、Ｖ７Ｌ７−）￥Ｉ 図面の浄書゛ 吊り１ｇ１ ■ ＾ Ｎ１− −←−メゝ
へ ζｎ 革４１ｆｉ 手続補正書（方式）膣 昭和６３年２月１８日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年 特許願 第２５８８５４号３、補正する者
僚事件との
関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ５、補正命令の日付 昭和６３年 １月２６日 ６、補正の対象 明 細 書 （図面の簡単な説明） 手続補正書 １、明細書第１Ｏ頁第１２行目、「第４図」から最終行
「である、」を以下の如く補正する。 「第４図（ａ）〜（ｈ）は従来例の製造工程を示したも
ので（ａ）、（ｃ）、（ｅ）、（ｇ）は上視図、（ｂ）
、（ｄ）、（ｆ）、（ｈ）は断面図である。第５図（ａ
）〜（ｈ）は、本発明の実施例１の製造工程を示したも
ので（ａ）、（ｃ）、（ｅ）、（ｇ）は上視図（ｂ）、
（ｄ）、（ｆ）は断面図である。」 ２、第４図、第５図を別紙の如く補正する。
は、第１図のＡＡ’の断面図である。第３図（ａ）は従
来のアクティブマトリクス基板の１例の上視図、（ｂ）
はＢＢ’の断面図である。第４図（ａ）〜（ｄ）、（ａ
’）〜（ｄ′）は従来例の製造工程を示したもので、（
ａ）〜（ｄ）は上視図、（ａ’）〜（ｄ′）は断面図で
ある。第５図（８Ｌ）〜（ｄ）、（ａ′）〜（ｄ′）は
、本発明の実施例の製造工程を示したもので、（ａ）〜
（ｄ）は、上視図、（ａ′）〜（ｄ′）は断面図である
。ｔＪＢ図（ａ）〜（Ｃ）は実施例の製造工程を示した
上視図である。 １０１．２０１．３０１４０１．５０ｉ６０１・・・ゲ
ート配線 １０２．２０２．３０２．４０２．５０２．６０２・・
・ソース配線 １０３．２０３．５０．３．６０３・・・Ｍ橋配線１０
４．４０４，５０４．６０４・・・画素電極１０５．４
０５．５０５．８０５・・・チャンネル領域 １０ｆ３．４０Ｂ、５０８，８０８・・・ソース領域 １０７．４０７．５０７．８０７・・・ドレイ／領域 １０８．４０８．５０８．８０８・・・コ／ククトホー
ル ２０９．３０９．４０９．５０９・・・ゲート絶縁膜 ２１０．３１０．４１０．５１０・・・ソース配線、ゲ
ート配線間絶縁膜 ２１１．３１１．４１１５１１・・・下地絶縁４１２．
３１２．４１２．５１２・・・絶縁性基板 ６１３・・・ソース領域、ソース配線間配線以 上 ￥７１唄 図面の浄８ ″”４Ｉｆ闇 図面の浄書 、Ｖ７Ｌ７−）￥Ｉ 図面の浄書゛ 吊り１ｇ１ ■ ＾ Ｎ１− −←−メゝ
へ ζｎ 革４１ｆｉ 手続補正書（方式）膣 昭和６３年２月１８日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６２年 特許願 第２５８８５４号３、補正する者
僚事件との
関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ５、補正命令の日付 昭和６３年 １月２６日 ６、補正の対象 明 細 書 （図面の簡単な説明） 手続補正書 １、明細書第１Ｏ頁第１２行目、「第４図」から最終行
「である、」を以下の如く補正する。 「第４図（ａ）〜（ｈ）は従来例の製造工程を示したも
ので（ａ）、（ｃ）、（ｅ）、（ｇ）は上視図、（ｂ）
、（ｄ）、（ｆ）、（ｈ）は断面図である。第５図（ａ
）〜（ｈ）は、本発明の実施例１の製造工程を示したも
ので（ａ）、（ｃ）、（ｅ）、（ｇ）は上視図（ｂ）、
（ｄ）、（ｆ）は断面図である。」 ２、第４図、第５図を別紙の如く補正する。
Claims (2)
- （１）薄膜トランジスタ、ソース配線、ゲート配線、画
素電極、前記ソース配線と前記ゲート配線を絶縁する絶
縁膜を具備するアクティブマトリクス基板において、前
記ゲート配線と同じ材質で同時に形成された一部のソー
ス配線、前記一部のソース配線を結合させる様に前記画
素電極と同じ材質で同時に形成された架橋配線を具備す
ることを特徴とするアクティブマトリクス基板。 - （２）前記ソース配線と同じ材質で同時に形成された一
部のゲート配線、前記一部のゲート配線を結合させる様
に前記画素電極と同じ材質で同時に形成された架橋配線
を具備することを特徴とする特許請求の範囲第１項に記
載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25885487A JPH0812354B2 (ja) | 1987-10-14 | 1987-10-14 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP25885487A JPH0812354B2 (ja) | 1987-10-14 | 1987-10-14 | アクティブマトリクス基板の製造方法 |
Publications (2)
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| JPH0812354B2 JPH0812354B2 (ja) | 1996-02-07 |
Family
ID=17325959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25885487A Expired - Lifetime JPH0812354B2 (ja) | 1987-10-14 | 1987-10-14 | アクティブマトリクス基板の製造方法 |
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