JPH01101752A - 高速ネットワーク制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理装置のネットワークにおいて、高速で
情報処理する高速ネットワーク制御装置に関する。

（従来技術） 従来、Ｌ　Ａ　Ｎ　（Ｌｏｃａｌ＾「ｅａ　Ｎｅｔｗｏ
ｒｋ）等の高速ネットワーク制御装置において、その装
置の構成として内部バス直結方式とインテリジェント方
式が知られている。

内部バス直結方式は第６図に示すようにネットワークコ
ントローラがホストＣＰＵＩ＋の内部バス１２に直接に
接続される構成である。このネットワークコントローラ
１３はＯ８１参照モデルの２層（データリンク層）に関
するデータリンク制御を行ない、ネットワーク・ケーブ
ル１４とメインメモリ１５中のネットワークバッフｙ　
（ＮＢ）１６間のデータ高速を行なう。転送終了後１．
ホストＣＰ　ＬＩ　Ｉ＋はネットワークバッフ、（ＮＢ
）＋６上でＯ５＋　３゜４層に関するネットワークルー
ティング処理及びトランスポート処理を行なう。その後
、ネットワークバッフｙ　（ＮＢ）１６とプロセスバッ
フｙ　（ＰＢ）間１７のデータ転送を行ない、プロセス
バッフｙ　（ＰＢ）１７にデータを引渡す。以上の受信
動作を第８図のフローチャートに示す。尚、送信の場合
は逆の動作順になる。

他方、インテリジェント方式の構成例を第７図のブロッ
ク図に示す。受信の場合は、ネットワークコントローラ
３０によりネットワークケーブル１４上のデータがロー
カルメモリ１９のネットワークバッファ　（ＮＢ）２０
に転送される。その後ローカルＣＰＬ１２１がネットワ
ークバッフｙ　（ＮＢ）２０上のデータに対しＯＳＩ３
．４ｆｆの処理を行なった後、ＤＭＡＣ（ＤＭＡコント
ローラ）２２が、処理されたネットワークバッフｙ　（
ＮＢ）２０上のデータをメインメモリ２３上のテンポラ
リ・バッファ（ＴＢ）２４に転送する。転送が終了する
と、ホストＣＰＵ２５がテンポラリ・バッフｙ　（ＴＢ
）２４から対応するプロセスバッフｙ　（ＰＢ）２９に
転送し、プロセスバッファ２９にデータを引き渡す。以
上の受信動作を第９図のフローチャートに示す。尚、送
信の場合は逆の動作順となる。

（発明が解決としようとする問題点） これら（従来の２方式を比較すると、内部バス直結方式
はインテリジェント方式が有するネットワークバッフｙ
　（ＮＢ）　ＩＳ、　テンポラリ・バッフｙ　（ＴＢ）
１７間の転送が不要なので、ネットワークケーブル１４
とプロセスバッファ　（ＰＢ）１７間の転送が高速とな
る長所がある。しかしその反面、０Ｓ１３層以上の処理
はホストＣＰＵＩ＋が行なう必要があるので、ホストＣ
ＰＵＩ＋への通信処理に対する不可が大きいという短所
がある。また、その伝送速度（例えばＩＯＭｂｐｓ）以
上の速度でプロセスバッフｙ　（Ｐａ）　１７．　　ネ
ットワークコントローラ１３間の転送を行なわなければ
ならないので、ホストＣＰＵＩＩ、ＤＭＡデバイス２７
のアクセスは通常、数μｓ以下でなければデータの損失
なしに転送を行なうことができないという短所がある。

一方、インテリジェント方式では、データはローカルバ
ス上２８上のローカルメモリ１９のネットワークバッフ
ｙ　（ＮＢ）２０ヘバツフ７リングされるので、プロセ
スバッフｙ　（ＰＢ）　２９．ネットワークコントロー
ラ３０間の転送に関する信頼性は高い短所がある。また
、ＯＳＩ４７７以下をネットワーク制御部３１で行なう
為、ホストＣＰＵ２５への不可が小さくなる長所がある
。しかし、内部バス直結方式に比べて全体の転送時間は
ネットワークバッファ（ＮＯ）２Ｇテンポラリ・バッフ
ｙ　（ＴＢ）　２４間の転送の為に遅（なる短所がある
。

［発明の構成］ （問題点を解決するための手段） 本発明は、ネットワークのフレームデータをＯ８１参照
モデルの４層までのヘッダ部と情報データ部とに分割し
、ヘッダ部と情報データ部とを別途の格納手段に格納し
、ヘッダ部の解析処理と情報データ部の転送を並行して
行なうことによって高速処理を行なう。

（作用） フレームデータの解析処理および情報データの転送等の
処理を高速に行なうことができる。

（実施例） 次に本発明の一実施例を示す第１図について本発明を説
明する。

第１図は本発明の構成を示すブロック図で、４０は本発
明による高速ネットワーク制御装置を示す。

高速ネットワーク制御装置４０はシステムバス４１に接
続されたホストＣＰＬＩ４２の発行するコマンド指令に
よりＯＳＩ３．４ｆｆプロトコルに関する処理を行なう
ローカルＣＰＵ４３と、ローカルＣＰ　ｔＪ４３の３，
４層処理に関するファームウェア領域（Ｆ／Ｗ）４４と
ローカルＣＰＵ４３とホストＣＰＵ４２間のコマンド／
ステータス受渡し領域であるホストＩ／Ｆ４５とフレー
ムのヘッダ部用バッファ領域（ＮＢヘッダ）４６から成
る第１のＲＡＭ４７と、ローカルＣＰＵ４３と後述のネ
ットワークコントローラ４Ｂ間のコマンド／ステータス
受は渡し領域のコントローラｌ／Ｆ４９とフレームデー
タ転送の為のバッフ７デイスクリブタ（ＢＤ）５０とフ
レームの情報データ部用バッファ領域（ＮＯ・ＩＮＦＯ
）５１から成る第２のＲＡＭ５２と、０８１２層に相当
するプロトコルに基づいてデータ転送制御を行ない、第
２のＲＡＭ５２に格納されているブロック化されたバッ
フ７デイスクリブタ（ＢＤ）５０に基づきネットワーク
ケーブル１４と第１°のＲＡＭ４７のフレームのヘッダ
部用バッファ領域（ＮＢヘッダ）４６および第２のＲＡ
Ｍ５２のフレームの情報データ部用バッファ領域（ＮＯ
・ＩＮＦＯ）５１間でフレームデータの転送を行なうネ
ットワークコントローラ４８を有する。

更に高速ネットワーク制御部４０は、ネットワークとネ
ットワークコントローラ４Ｂ間をインターフェイスする
ネットワークＩ／Ｆ５３と、第１および第２のＲＡＭ４
７．５２のネットワークバッフｙ　（ＮＢ）　　（第１
のＲＡＭ４７のフレームヘッダ部用バッファ領域（ＮＯ
ヘッダ）４６と第２のＲＡＭ５２のフレームの情報デー
タ部用バッファ領域５１（ＮＢ・ＩＮＦＯ）との総称）
とシステムバス４１に接続されたメインメモリ５４上の
プロセスバッファ（ＦＢ）５５間でＤＭＡ転送を行なう
ＤＭＡコントローラ（ＤＭＡＣ）５Ｂと、ローカルＣＰ
　Ｕ　４３．　　ホストＣＰＵ４２．　　ネットワーク
コントローラ４８の第１のＲＡＭ４７に対するアクセス
をパスサイクスル毎にアクセス権制御を行なう第１のマ
ルチボート制御部５７と、同様にローカルＣＰ　Ｕ　４
３．　　ダイナミックコントローラ（ＤＭＡＣ）５８．
　　ネットワークコントローラ４日の第２のＲＡＭ５２
に対するアクセスをバスサイクル毎にアクセス権制御を
行なう第２のマルチボート制御部５８を有する。

さらに高速ネットワーク制御装置４０は、ネットワーク
コントローラ４Ｂが第１のＲＡＭ４７に対してライト（
Ｗｒｉｔｅ）動作を行なったことを検出し、ローカルＣ
ＰＵ４３に対してヘッダ割込みにより通知する第１のＲ
ＡＭのアクセス検出部５９と、システムバス４１と内部
バスであるＨ−ＢＵＳ６０．Ｄ−ＢＵＳ６１とのインタ
ーフェイスをするシステムバス１／Ｆ８２と、ローカル
ＣＰＵ４３がネットワークコントローラ４日の内部レジ
スタにアクセスするためのトランシーバ６３を備えて構
成される。

次に本発明の高速ネットワーク制御装置４０により処理
するフレームデータの一例として第２図に示すＣ３ＭＡ
／ＣＤ方式ＬＡＮのフォーマット６４を説明する。フレ
ームはｏｓ＋ｉ〜４層までのヘップ部と情報データ部か
ら成る。１，２層のヘッダは固定長であり、３，４Ｈの
ヘッダはヘッダ長を示すＬｌ、基本的なコマンド、パラ
メータを有する固定長の固定部及び可変長であって、オ
プションのパラメータを有する可変部を備えている。

次に第２のＲＡＭ５２のバッフ７デイスクリブタ（ＢＤ
）５０について説明する。第３図はバッフ７デイスクリ
ブタ（ＢＤ）５０の構成例をネットワークバッフｙ　（
ＮＢ）との関連で示したブロック図で、バッフ７デイス
クリブタ（ＢＤ）５０はネットワークコントローラ４８
によりフォーマットが定められている。バッファディス
クリブタ（ＢＤ）５０は１つのフレームを複数個のブロ
ック単位に分割し、ネットワークバッフｙ　（ＮＯ）を
ブロック毎に記述している。１つのバッフ７デイスクリ
ブタはフレームの最終ブロックを示すＥＯＦ、受信のと
きバッフ７ブロツクがフルになったことを示すＢＦ、送
信時にはバッフ７ブロツクが空になったことを示すＢＥ
、　ブロックのサイズを示すＮＢ・ＢＩｏｃｋ−Ｓｉｚ
ｅ　（送信バッフ７デイスクリブタと異なる）転送バイ
ト数を示すＮＢ−Ｂｌ。

ｃｋ−ｃＮＴ、　ブロックの先頭アドレスを示すＮＢ−
ＢＩｏｃｋ−ＰＮＴ、及び次のバッフ７デイスクリブタ
の先頭アドレスを示すＮ０ｘｔ−ＢＤ・ＰＮＴから成る
。

次に本発明の詳細な説明する。

まずデータを受信する場合について説明すると、始めに
受信バッフ７デイスクリブタ（以下ＢＤと称する）５０
を設定する。全てのＢＤに対して、ＥｏＦ−ｏ、ＢＦ−
０，ＮＢ−Ｂ　Ｉ　ｏｃｋ　　ＣＮＴ■Ｏに初期設定し
、フレームの最初のＢＤについてはフレームの４層Ｍヘ
ッダの固定部までの長さをＮＢｓＢｌｏｃｋ−ｓｉｚｅ
に、その他のＢＤに対しては最適な任意サイズに設定す
る。また最初のＢＤのＮＢ−Ｂ１０Ｃｋ−ＰＮＴは第１
のＲＡＭ４７のヘッダ部用バッファ領域（ＮＢヘッタ）
４６を指すように、その他のＢＤは第２のＲＡＭ５２の
情報データ部用バッファ領域（ＮＢ・ＩＮＦＯ）を指す
ように設定する。

次にローカルＣＰＵ４３はトランシーバ６３を介しネッ
トワークコントローラ４８に対して受信イネーブルコマ
ンドを送信し、ネットワークコントローラ４８は受信イ
ネーブル状態となる。ネットワークケーブル１４上にデ
ータが現われるとネットワーク１／Ｆ５３はキャリアを
検知しネットワークコントローラ４日に伝送する。ネッ
トワークコントローラ４８はあらかじめ設定されている
時局アドレスとフレーム上のＳＡとを比較して一致して
いれば、受信ＤＢに基づきフレームのヘッダ部を第１の
ＲＡＭ４７のフレームヘッダ部用バッファ領域（ＮＢヘ
ッダ）４６へ転送する。次に第１のＲＡＭのアクセス検
出部５９によりネットワークコントローラ４日による第
１のＲＡＭ４７へのライト（ｗｒｉ＋ａ）アクセスが行
なわれることによってヘッダ割込みが発生し、ローカル
ｃｐｕ４３は第２のＲＡＭ５２の最初のＢＤがＢＦ−１
となるまでポーリングして待つ。ネットワークコントロ
ーラ４Ｂによるヘッダ部の転送が終了するとＢＦ−ｉと
され、ローカルＣＰＵ４３はヘッダ部の終了したことを
認識する。その後、ローカルＣＰＵ４３はフレームヘッ
ダ部用バッファ領域（ＮＢヘッダ）４６でＣ−ＢＵＳ６
５を介してヘッダの解析処理を行なう。同時にネットワ
ークコントローラ４８は引き続くフレームの４層ヘッダ
の可変部と情報部をＮ−ＢＬＩＳ５ｉｉを介して第２の
Ｒ，ＡＭＳ２の情報データ部用バッファ領域（ＮＢ・Ｉ
ＮＦＯ）５１へ転送する。

ローカルｃｐｕ４３によるヘッダ解析処理では、まずヘ
ッダのＬｌにより可変部があるか否かを解析し、可変部
がある場合は次のＢＤがＢＦ−１になった後、第２のＲ
ＡＭ５２の情報データ部バッファ領域（ＮＢ・ＩＮＦＯ
）から第１のＲＡＭ４７へ可変部を転送し、ヘッダ部を
連結させて生成する。

以上の動作により、フレームのヘッダ部と情報データ部
とを分割し、ヘッダ部はは第１のＲＡＭ４７のフレーム
ヘッダ部用バッファ領域（ＮＢヘッダ）４６に格納され
たことになる。

次にローカルＣＰＵ４３はヘッダ部のコマンド。

パラメータにより３．４層処理をＣ−ＢＵＳ６５を介し
て第１のＲＡＭ４７で行なう。したがってローカルＣＰ
Ｕ４３による３、４層解析処理とネットワークコントロ
ーラ４Ｂによる情報データ部の転送は、それぞれ独立し
た内部バスであるＣ　−Ｂ　Ｕ　Ｓ　８５゜Ｎ−ＢＵＳ
６Ｂを介し、独立した第１のＲＡＭ４７゜第２のＲＡＭ
５２で行なわれるので、同時に並行して行なうことがで
きる。

ローカルＣＰＬＪ４３による３、４層処理が終了すると
、ＢＦ■１となった情報データ部御トローラ（ＤＢＡＣ
）５５がブロック単位でメインメモリ５４のプロセスバ
ッファ領域（ＰＢ）５５へＤ−ＢＵＳ６１．　　システ
ムバス４１を介して転送される。

ネットワークコントローラ４８は情報データ部の転送が
終了するとＥＯＦ−１とする。ＤＭＡコントｏ−５（Ｄ
ＭＡＣ）　５８Ｌｔ上述の転送をＥＯＦ−１のブロック
まで繰り返す。この後、ローカルＣＰＬＩ４３は第１の
ＲＡＭ４７のホストＩ／Ｆ４５ヘステータスをライト（
ｗｒＮｅ）　Ｌ、、ホストＣＰＵ４２へ受信フレーム終
了情報をローカル割込みにより伝送する。

以上の受信時の転送・処理の動作（第４図参照）は、第
８図、第９図に示す従来のシーケンシャルな転送・処理
と異なり、ネットワークコントローラ４日による情報デ
ータ部のネットワークバッファへの転送と３，４層処理
とを同時に並行して行ない、かつ３．４層処理がネット
ワークコントローラ４８からネットワークバッフｙ（Ｎ
Ｏ）への転送より早く終了した場合には、さらにこの転
送とネットワークバッフｙ（ＮＢ）からメインメモリ５
４のプロセスバッフ、（ＰＢ）５５への転送とを一部並
行して行なうことができ、従来の第８図に示す動作より
高速にネットワークからメインメモリ５４のプロセスバ
ッフ、（ＰＢ）５５への転送を行なうことができる。

次に送信の場合の動作を説明する。送信の場合の動作は
受信の動作とほぼ逆の手順となる。

まず、ホストＣＰＵ４２が第１のＲＡＭ４７のホスト１
／Ｆ４５に対し送信コマンド、パラメータを転送し、ロ
ーカルＣＰＵ４３に対しホスト割込みを発生させその実
行を要求する。ローカルＣＰＵ４３はホストＣＰＵ４２
からのコマンド、パラメータを解析し、２．　３．　４
層のヘッダを組立て第１のＲＡＭ４７のフレームヘッダ
部用バッフｙ　領ｔｔ　（Ｎ　Ｂヘッダ）４６に格納す
るなどの３，４層処理をＣ−ＢＵＳ８５を介して行ない
送信ＤＢを設定する。と同時にＤＭＡコントローラ（Ｄ
ＭＡＣ）５６は、ローカルＣＰＵ４３の制御によりＤ−
ＢＵＳ６１を介してメインメモリ５４のプロセスバッフ
、（ＰＢ）５５から第２のＲＡＭ５２の情報データ部用
バッファ領域（ＮＢ−Ｉ　ＮＦＯ）５１へ情報データを
転送する。

したがってフレームのヘッダ部と情報データ部とを分離
し、独立した第１および第２のＲＡＭ４７゜５２に格納
でき、かつ前記のローカルＣＰＵ４３による３、４層処
理とＤＭＡコントローラ（ＤＭＡＣ）５６によるメイン
メモリ５４のプロセスバッフｙ　（ＰＢ）５５から第２
のＲＡＭ５２の情報データ部用バッファ領域（ＮＢ−Ｉ
　ＮＦＯ）５１への転送は同時に並行して行なうことが
できる。

上記のローカルＣＰＵ４３による処理と転送終了後、ロ
ーカルＣＰＵ４３の起動によりネットワークコントロー
ラ４日が送信ＤＢに基づきネットワークケーブル１４に
フレームを送信する。以上の送信処理の動作を第５図に
示すフローチャートに示す。

送信の場合でも従来の方式（第９図参照）に比べて、メ
インメモリ５４のプロセスバッフｙ（Ｐａ）５５からネ
ットワークへの転送を高速に行なうことができる。

［発明の効果コ 以上詳述したように本発明よれば、フレームの転送と処
理の並行動作によってネットワークケーブルとメインメ
モリのプロセスバッファ間の転送処理を高速化できる。

また、ＯＳＩ参照モデルの４層以下を本発明による高速
ネットワーク制御装置で行なっているので、ホストＣＰ
Ｕに対するネットワーク処理の負荷を軽減することがで
きる。

また、フレームデータは本発明による高速ネットワーク
制御装置でバッフ７リングされるので、他のＤＭＡデバ
イス等が長時間に亘ってシステムバスを使用してもデー
タをし紛失することなくデータ転送の信頼性を高めるこ
とができる。

【図面の簡単な説明】

第１図は本発明による高速ネットワーク制御装置の構成
を示すブロック図、第２・図はデータフレームのフォー
マットを示す説明図、第３図はバッフ７デイスクリブタ
とネットワークバッファとの説明図、第４図は本発明の
受信、転送の動作を示すフローチャート、第５図は本発
明の送信、転送の動作を示すフローチャートである。第
６図は従来の内部バス直結方式の構成例を示すブロック
図。 第７図は従来のインテリジェント方式の構成例を示すブ
ロック図、第８図、第９図は従来方式による受信、転送
の動作を示すフローチャートである。 ４３・・・ローカルｃｐｕ。 ４６・・・ヘッダ部用バッファ領域（ＮＢヘッダ）。 ４７・・・第１のＲＡＭ。 ４Ｂ・・・ネットワークコントローラ。 ５１・・・情報データ部用バッファ領域（ＮＢ・ＩＮＦ
Ｏ）。 ５２・・・第２のＲＡＭ。 同　　　　　山下−

Claims (1)

【特許請求の範囲】
1. ネットワークのフレームデータをＯＳＩ参照モデルの４
   層までのヘッダ部と情報データ部とに分割する分割処理
   手段と、前記分割処理手段により分割された前記ヘッダ
   部を格納する第１の格納手段と、前記分割処理手段によ
   り分割された前記情報データ部を格納する第２の格納手
   段と、前記ヘッダ部の情報を解析処理と前記情報データ
   部の転送とを並行して行なう情報処理手段とを備えたこ
   とを特徴とする高速ネットワーク制御装置。