JPH01102794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01102794A JPH01102794A JP62262541A JP26254187A JPH01102794A JP H01102794 A JPH01102794 A JP H01102794A JP 62262541 A JP62262541 A JP 62262541A JP 26254187 A JP26254187 A JP 26254187A JP H01102794 A JPH01102794 A JP H01102794A
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- JP
- Japan
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- potential
- sense amplifier
- transistor
- conductivity type
- bit line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
５この発明はダイナミック型ランダムアクセスメモリ（
ＤＲＡＭ）などに用いられるセンスアンプ回路に関し、
特にそのセンスアンプ回路の動作の高速化に関する。
ＤＲＡＭ）などに用いられるセンスアンプ回路に関し、
特にそのセンスアンプ回路の動作の高速化に関する。
［従来の技術］
第４図は従来のダイナミック型ランダムアクセスメモリ
の一部分の構成を示す回路図である。通常ダイナミック
ランダムアクセスメモリ（以下、ＤＲＡＭと称す）は、
複数の行および列とからなるマトリクス状に配列された
メモリセルアレイを有しているが、第４図においてはこ
のメモリマトリクスのうちの１列に関係する主要部分が
示されている。
の一部分の構成を示す回路図である。通常ダイナミック
ランダムアクセスメモリ（以下、ＤＲＡＭと称す）は、
複数の行および列とからなるマトリクス状に配列された
メモリセルアレイを有しているが、第４図においてはこ
のメモリマトリクスのうちの１列に関係する主要部分が
示されている。
第４図において、１対のビット線２，７は折返しビット
線構成−を有し、互いに相補なデータＢｎ。
線構成−を有し、互いに相補なデータＢｎ。
ｉπが伝達される。メモリセルマトリクスの１行を選択
するワード線３とビット線２との交点には１ビツトのデ
ータを記憶するメモリセル１が配置される。ワード線３
には、ワード線を選択するためのワード線選択信号Ｒｎ
が伝達される。メモリセル１は、メモリセルデータを電
荷の形態で記憶する容量６と、メモリセル容量６と節点
４を介して接続され、ワード線３に伝達されるワード線
選択信号Ｒｎに応答してメモリセル容量６をビット線２
に接続するｎチャネル絶縁ゲート型電界効果トランジス
タ（以下、ＭＯＳトランジスタと略称する）とから構成
される。メモリセルキャパシタ６の他端は接地線に接続
される。ビット線対２゜７の一方端には、ビット線対２
．７を待機状態（１つのメモリサイクル終了後から次の
メモリサイクル開始までの間）ビット線対２．７の電位
を同一電位に保つ平衡用トランジスタ１２が設けられる
。平商用トランジスタ１２は、そのゲートに信号線１３
を介して平衡化信号φＥを受ける。また、ビット線２．
７はそれぞれ充電用のｎチャネルＭＯＳ）ランジスタ９
．１０を介して、Ｖｃｃ／２の一定電位が供給される電
源線８に接続される。充電用トランジスタ９，１０は、
端子１１を介して与えられる充電用信号φＰに応答して
オン状態となり、メモリセル待機状態にビット線２゜７
をそれぞれＶ ｃ ｃ ／ ２の電位に充電する。ここ
でＶｃｃはメモリデバイスの動作電源電圧を示している
。
するワード線３とビット線２との交点には１ビツトのデ
ータを記憶するメモリセル１が配置される。ワード線３
には、ワード線を選択するためのワード線選択信号Ｒｎ
が伝達される。メモリセル１は、メモリセルデータを電
荷の形態で記憶する容量６と、メモリセル容量６と節点
４を介して接続され、ワード線３に伝達されるワード線
選択信号Ｒｎに応答してメモリセル容量６をビット線２
に接続するｎチャネル絶縁ゲート型電界効果トランジス
タ（以下、ＭＯＳトランジスタと略称する）とから構成
される。メモリセルキャパシタ６の他端は接地線に接続
される。ビット線対２゜７の一方端には、ビット線対２
．７を待機状態（１つのメモリサイクル終了後から次の
メモリサイクル開始までの間）ビット線対２．７の電位
を同一電位に保つ平衡用トランジスタ１２が設けられる
。平商用トランジスタ１２は、そのゲートに信号線１３
を介して平衡化信号φＥを受ける。また、ビット線２．
７はそれぞれ充電用のｎチャネルＭＯＳ）ランジスタ９
．１０を介して、Ｖｃｃ／２の一定電位が供給される電
源線８に接続される。充電用トランジスタ９，１０は、
端子１１を介して与えられる充電用信号φＰに応答して
オン状態となり、メモリセル待機状態にビット線２゜７
をそれぞれＶ ｃ ｃ ／ ２の電位に充電する。ここ
でＶｃｃはメモリデバイスの動作電源電圧を示している
。
ビット線対２．７の他方端にはビット線対２゜７の信号
電圧を検出して増幅するセンスアンプが設けられる。セ
ンスアンプはクロスカップルされたｐチャンネルＭＯＳ
トランジスタ１５．１６と、クロスカップルされたｎチ
ャネルＭＯＳ）ランジスタ１８，１９とから構成される
。ｐチャネル間Ｏ８）ランジスタ１５．１６の一方電極
は、クロック信号線１４に接続され、クロック信号線１
４に伝達されるクロック信号（第１のセンスアンプ活性
化信号φ、）に応答して活性化され、ビット線対２．７
のうち高電位のビット線電位をより高電位に充電する。
電圧を検出して増幅するセンスアンプが設けられる。セ
ンスアンプはクロスカップルされたｐチャンネルＭＯＳ
トランジスタ１５．１６と、クロスカップルされたｎチ
ャネルＭＯＳ）ランジスタ１８，１９とから構成される
。ｐチャネル間Ｏ８）ランジスタ１５．１６の一方電極
は、クロック信号線１４に接続され、クロック信号線１
４に伝達されるクロック信号（第１のセンスアンプ活性
化信号φ、）に応答して活性化され、ビット線対２．７
のうち高電位のビット線電位をより高電位に充電する。
ｎチャネルＭＯＳ）ランジスタ１５．１６の他方電極は
それぞれビット線２．７に接続される。クロック信号線
１４の他方端にはセンスアンプの活性化タイミングを与
えるために、第１の定電圧源端子２２とクロック信号線
１４との間に接続され、センスアンプ駆動信号φ、Ｐに
応答してオン状態となってクロック信号線１４を電源電
圧Ｖｃｃレベルに充電する第１のセンスアンプ駆動用ト
ランジスタ（ｎチャネルＭＯＳトランジスタ）２３が設
けられる。第１のセンスアンプ駆動信号φ、Ｐは端子２
５を介して第１のセンスアンプ駆動用トランジスタ２３
のゲート電極へ与えられる。
それぞれビット線２．７に接続される。クロック信号線
１４の他方端にはセンスアンプの活性化タイミングを与
えるために、第１の定電圧源端子２２とクロック信号線
１４との間に接続され、センスアンプ駆動信号φ、Ｐに
応答してオン状態となってクロック信号線１４を電源電
圧Ｖｃｃレベルに充電する第１のセンスアンプ駆動用ト
ランジスタ（ｎチャネルＭＯＳトランジスタ）２３が設
けられる。第１のセンスアンプ駆動信号φ、Ｐは端子２
５を介して第１のセンスアンプ駆動用トランジスタ２３
のゲート電極へ与えられる。
ｎチャネルＭＯＳ）ランジスタ１８，１９の一方電極は
、共にクロック信号φ、が供給される信号線１７へ接続
され、他方電極はビット線２．７゛にそれぞれ接続され
る。クロック信号線１７の他方端には、センスアンプ活
性化のタイミングを与えるために、第２のセンスアンプ
駆動信号φ５Ｍに応答してオン状態となり、クロック信
号線１７を接地電位に放電する第２のセンスアンプ駆動
用トランジスタ（ｎチャネルＭＯＳトランジスタ）２４
が設けられる。゛第２のセンスアンプ駆動用トランジス
タ２４は、その−万端が第２のクロック信号線１７に接
続され、その他方電極が接地電位に接続され、そのゲー
ト電極は端子２６を介して第２のセンスアンプ駆動信号
φｇ”Ｍを受ける。ＭＯＳトランジスタ１５，１６．１
８および１９はフリップフロップ回路からなるセンスア
ンプ囲路を構成している。ここでビット線２および７に
は、それぞれ寄生容量２７．２８が存在し、第１のクロ
ック信号線１４には寄生容ｆｆ１２０が存在し、第２の
クロック信号線１７には寄生容量２１が存在する。
、共にクロック信号φ、が供給される信号線１７へ接続
され、他方電極はビット線２．７゛にそれぞれ接続され
る。クロック信号線１７の他方端には、センスアンプ活
性化のタイミングを与えるために、第２のセンスアンプ
駆動信号φ５Ｍに応答してオン状態となり、クロック信
号線１７を接地電位に放電する第２のセンスアンプ駆動
用トランジスタ（ｎチャネルＭＯＳトランジスタ）２４
が設けられる。゛第２のセンスアンプ駆動用トランジス
タ２４は、その−万端が第２のクロック信号線１７に接
続され、その他方電極が接地電位に接続され、そのゲー
ト電極は端子２６を介して第２のセンスアンプ駆動信号
φｇ”Ｍを受ける。ＭＯＳトランジスタ１５，１６．１
８および１９はフリップフロップ回路からなるセンスア
ンプ囲路を構成している。ここでビット線２および７に
は、それぞれ寄生容量２７．２８が存在し、第１のクロ
ック信号線１４には寄生容ｆｆ１２０が存在し、第２の
クロック信号線１７には寄生容量２１が存在する。
第５図は第４図に示されるＤＲＡＭの論理“１”（“Ｈ
”）のデータを読出すための動作を示す波形図である。
”）のデータを読出すための動作を示す波形図である。
以下、第４図および第５図を参照して従来のＤＲＡＭの
動作について説明する。ここでメモリセル１の読出動作
を説明するためには、前のサイクルからの動作の説明を
する必要があるため、第５図においては前のす′イクル
における動作波形図も併せて示されている。今、メモリ
セル１が選択された場合について説明する。 ゛
第５図に示されるように前のサイクルにおいて、ビット
線２または７に接続されたいずれかのメモリセルからデ
ー多を読出したことにより、ビット線２の電位がＯｖ１
ビット線７電位がＶｃｃレベルの状態になっているとす
る。このビット線電位の状態は単なる一例であり、この
逆の状態も存在する。今この状態にｉいて、上述のいず
れかのメモリセルを選択してきたワード線（図示せず）
電位がＯｖになり、１つのメモリサイクルが終了する。
動作について説明する。ここでメモリセル１の読出動作
を説明するためには、前のサイクルからの動作の説明を
する必要があるため、第５図においては前のす′イクル
における動作波形図も併せて示されている。今、メモリ
セル１が選択された場合について説明する。 ゛
第５図に示されるように前のサイクルにおいて、ビット
線２または７に接続されたいずれかのメモリセルからデ
ー多を読出したことにより、ビット線２の電位がＯｖ１
ビット線７電位がＶｃｃレベルの状態になっているとす
る。このビット線電位の状態は単なる一例であり、この
逆の状態も存在する。今この状態にｉいて、上述のいず
れかのメモリセルを選択してきたワード線（図示せず）
電位がＯｖになり、１つのメモリサイクルが終了する。
時刻ｔｏにおいて、センスアンプ駆動信号φ。
Ｐ、φ、Ｎがそれぞれ上昇、下降を始め、ＭＯＳトラン
ジスタ２３．２４が共に非導通状態となり、センスアン
プが非活性化される。
ジスタ２３．２４が共に非導通状態となり、センスアン
プが非活性化される。
時刻ｔ１において、ビット線の平衡化信号φＥが上昇を
始めると、平衡用トランジスタ１２が導通状態となる。
始めると、平衡用トランジスタ１２が導通状態となる。
これにより、電位の高いビット線７から電位のの低いビ
ット線２へと電荷が移動し、ビット線２．７の電圧は共
にＶ ｃ ｃ ／ ２に平衡化される。ビット線電位が
Ｖ ｃ ｃ ／ ２となると、応じてセンスアンプ駆動
信号線１４．１７間が導通状態となり、電位の高いセン
スアンプ駆動信号線１４から電位の低いセンスアンプ駆
動信号線１７に電荷が移動し、センスアンプ駆動信号線
１４電位は、ビット線のプリチャージ電圧Ｖ ｃ ｃ
／ ２よりもＭＯＳトランジスタ１５．１６のしきい値
電圧ｖＴＨ，の絶対値骨だけ高い電圧Ｖ ｃ ｃ ／
２ ＋ＩＶＴＨＰＩとなり、一方センスアンプ駆動信号
線１７の電位は、ビット線のプリチャージ電位（平衡電
位）Ｖｃｃ／２よりＭＯＳ）ランジスタ１８．１９のし
きい値電圧ＶＴ）ＩＮの分だけ低い電位ＶｃＣ／２−Ｖ
ｖ、ＩＮとなる。
ット線２へと電荷が移動し、ビット線２．７の電圧は共
にＶ ｃ ｃ ／ ２に平衡化される。ビット線電位が
Ｖ ｃ ｃ ／ ２となると、応じてセンスアンプ駆動
信号線１４．１７間が導通状態となり、電位の高いセン
スアンプ駆動信号線１４から電位の低いセンスアンプ駆
動信号線１７に電荷が移動し、センスアンプ駆動信号線
１４電位は、ビット線のプリチャージ電圧Ｖ ｃ ｃ
／ ２よりもＭＯＳトランジスタ１５．１６のしきい値
電圧ｖＴＨ，の絶対値骨だけ高い電圧Ｖ ｃ ｃ ／
２ ＋ＩＶＴＨＰＩとなり、一方センスアンプ駆動信号
線１７の電位は、ビット線のプリチャージ電位（平衡電
位）Ｖｃｃ／２よりＭＯＳ）ランジスタ１８．１９のし
きい値電圧ＶＴ）ＩＮの分だけ低い電位ＶｃＣ／２−Ｖ
ｖ、ＩＮとなる。
時刻ｔ２において、ビット線２．７の電位をＶｃ ｃ
／ ２に安定化させるために、クロック信号（充電用信
号）φＰがＯｖから上昇し始め、これによりＭＯＳトラ
ンジスタ（充電用トランジスタ）９．１０が導通状態と
なり、Ｖｃｃ／２の電位を有する電源線８にビット線２
．７が接続される。
／ ２に安定化させるために、クロック信号（充電用信
号）φＰがＯｖから上昇し始め、これによりＭＯＳトラ
ンジスタ（充電用トランジスタ）９．１０が導通状態と
なり、Ｖｃｃ／２の電位を有する電源線８にビット線２
．７が接続される。
時刻ｔ３において、充電用クロック信号φＰの上昇が終
了することにより前のサイクルの動作が終了する。これ
により１つのメモリサイクルが終了し、待機状態に入る
。
了することにより前のサイクルの動作が終了する。これ
により１つのメモリサイクルが終了し、待機状態に入る
。
時刻ｔ４において、ビット線２．７の平衡化および充電
を終了して、次のサイクルすなわち現サイクルを開始す
るため、ビット線平衡化信号φＥおよび充電信号φＰが
下降を始め、ＭｏＳトランジスタ９．１０および１２が
非導通状態となる。
を終了して、次のサイクルすなわち現サイクルを開始す
るため、ビット線平衡化信号φＥおよび充電信号φＰが
下降を始め、ＭｏＳトランジスタ９．１０および１２が
非導通状態となる。
時刻ｔ５において、図示しないデコーダ手段によりワー
ド線３が選択され、ワード線選択信号Ｒｎが上昇すると
、メモリセル１のＭＯＳトランジスタ５が導通状態とな
り、メモリセル容量６に蓄積されていた電荷がビット線
２に移動してビット線２の電位が上昇を始める。このビ
ット線２の電位変化は、センスアンプのＭｏ８）ランジ
スタ１９を導通させ、これによりビット線７、センスア
ンプ駆動信号線１４．１７の電位が変化する。このビッ
ト線７．センスアンプ駆動信号線１４，１７の電位変化
の詳細は後述する。ビット線２の電位変化は微少（数１
００ｍＶ）でありかつ一般に数Ｉｏｎｓの時定数を有し
ている。
ド線３が選択され、ワード線選択信号Ｒｎが上昇すると
、メモリセル１のＭＯＳトランジスタ５が導通状態とな
り、メモリセル容量６に蓄積されていた電荷がビット線
２に移動してビット線２の電位が上昇を始める。このビ
ット線２の電位変化は、センスアンプのＭｏ８）ランジ
スタ１９を導通させ、これによりビット線７、センスア
ンプ駆動信号線１４．１７の電位が変化する。このビッ
ト線７．センスアンプ駆動信号線１４，１７の電位変化
の詳細は後述する。ビット線２の電位変化は微少（数１
００ｍＶ）でありかつ一般に数Ｉｏｎｓの時定数を有し
ている。
時刻ｔ６において、センスアンプ駆動信号φ。
Ｐ１φｇＮをそれぞれ下降、上昇させてセンスアンプ活
性化信号φ６．φ、を活性状態としてセンスアンプを駆
動し、このビット線２．７上に現われた微少信号を増幅
する。センスアンプを安定に動作させるためにはできる
だけその入力信号、すなわち、ビット線２．７の電位差
を大きくする方が好ましい。このためには、時刻ｔ５と
時刻ｔ６との間の時間を大きくとる必要があるが、続出
速度を速くする意味から一般に時刻ｔ５と時刻ｔ６の間
は１５ｎＳ〜２５ｎＳに設定されている。
性化信号φ６．φ、を活性状態としてセンスアンプを駆
動し、このビット線２．７上に現われた微少信号を増幅
する。センスアンプを安定に動作させるためにはできる
だけその入力信号、すなわち、ビット線２．７の電位差
を大きくする方が好ましい。このためには、時刻ｔ５と
時刻ｔ６との間の時間を大きくとる必要があるが、続出
速度を速くする意味から一般に時刻ｔ５と時刻ｔ６の間
は１５ｎＳ〜２５ｎＳに設定されている。
時刻ｔ７において、センスアンプによる増幅が終了する
と、ビット線２．７の電位はそれぞれＶＣＣ％ＯＶとな
り、完全な論理“１”、“０”レベルとなる。このビッ
ト線２．７上に現われた電位は、図示しない読出部（列
選択トランジスタおよびデータ線）を通して読出される
。
と、ビット線２．７の電位はそれぞれＶＣＣ％ＯＶとな
り、完全な論理“１”、“０”レベルとなる。このビッ
ト線２．７上に現われた電位は、図示しない読出部（列
選択トランジスタおよびデータ線）を通して読出される
。
次に、メモリセルの有する情報を読出す際の、ワード線
駆動信号Ｒｎが立ち上がった後ビット線２．７に現われ
る微少電圧変化について図面を参照して詳しく説明する
。
駆動信号Ｒｎが立ち上がった後ビット線２．７に現われ
る微少電圧変化について図面を参照して詳しく説明する
。
第６図はワード線電位立ち上がり時における各ビット線
およびセンスアンプ駆動信号線に現われる電位変化を詳
細に示す波形図であり、第５図の時刻ｔ４から時刻ｔ６
の間の状態変化を示す図である。すなわち第６図の動作
波形図はセンスアンプが活性状態となる前の状態を示す
図である。
およびセンスアンプ駆動信号線に現われる電位変化を詳
細に示す波形図であり、第５図の時刻ｔ４から時刻ｔ６
の間の状態変化を示す図である。すなわち第６図の動作
波形図はセンスアンプが活性状態となる前の状態を示す
図である。
今、」二連の説明と同様にメモリセル１から論理“１゛
のデータを読出す場合を考える。ワード線駆動信号Ｒｎ
が立ち上がり、そのレベルがＶｃｃ／ ２ ＋ＶＴ Ｈ
Ｎ （ＶＴ ＨＮはｎチャネルＭＯＳトランジスタの
しきい値電圧）を越えると、メモリセル１のＭＯＳトラ
ンジスタ５が導通し始め、ビット線２と節点４が接続さ
れる。これにより節点４からビット線２に向かってメモ
リセルキャパシタ６が有する電荷が移動し始め、ビット
線２の電位が上昇し始める。ここで、上述の説明および
以下の説明においてｎチャネルＭＯＳ）ランジスタはす
べて同一のしきい値電圧ＶＴ）ＩＮを有し、またｐチャ
ネルＭＯＳトランジスタもすべて同一のしきい値電圧Ｖ
ＴＨＰを有しているものとする。
のデータを読出す場合を考える。ワード線駆動信号Ｒｎ
が立ち上がり、そのレベルがＶｃｃ／ ２ ＋ＶＴ Ｈ
Ｎ （ＶＴ ＨＮはｎチャネルＭＯＳトランジスタの
しきい値電圧）を越えると、メモリセル１のＭＯＳトラ
ンジスタ５が導通し始め、ビット線２と節点４が接続さ
れる。これにより節点４からビット線２に向かってメモ
リセルキャパシタ６が有する電荷が移動し始め、ビット
線２の電位が上昇し始める。ここで、上述の説明および
以下の説明においてｎチャネルＭＯＳ）ランジスタはす
べて同一のしきい値電圧ＶＴ）ＩＮを有し、またｐチャ
ネルＭＯＳトランジスタもすべて同一のしきい値電圧Ｖ
ＴＨＰを有しているものとする。
このビット線２の電位上昇により、センスアンプのＭＯ
Ｓトランジスタ１９が導通を始め、ビット線７からセン
スアンプ駆動信号線１７に向かって電荷が移動し、セン
スアンプ駆動信号線１７の電位が上昇するとともに、ビ
ット線７の電位が低下する。このビット線７の電位低下
により、今度はＭｏ３）ランジスタ１５が導通し始め、
センスアンプ駆動信号線１４からビット線２に向かって
電荷が移動し、ビット線２の電位が上昇する。この現象
が繰返されると、ビット線２の電位が次第に大きくなっ
ていくように考えられるが、実際には、センスアンプ駆
動信号線１７に付随する寄生容量２１の容量値が、ビッ
ト線７に付随する寄生容量２８に比べて小さいため、セ
ンスアンプ駆動信号線１７の電位がより速く上昇し、こ
れによりＭＯＳトランジスタ１９が導通しにくくなるた
め、ビット線２の電位上昇は比較的小さな値で停止する
。
Ｓトランジスタ１９が導通を始め、ビット線７からセン
スアンプ駆動信号線１７に向かって電荷が移動し、セン
スアンプ駆動信号線１７の電位が上昇するとともに、ビ
ット線７の電位が低下する。このビット線７の電位低下
により、今度はＭｏ３）ランジスタ１５が導通し始め、
センスアンプ駆動信号線１４からビット線２に向かって
電荷が移動し、ビット線２の電位が上昇する。この現象
が繰返されると、ビット線２の電位が次第に大きくなっ
ていくように考えられるが、実際には、センスアンプ駆
動信号線１７に付随する寄生容量２１の容量値が、ビッ
ト線７に付随する寄生容量２８に比べて小さいため、セ
ンスアンプ駆動信号線１７の電位がより速く上昇し、こ
れによりＭＯＳトランジスタ１９が導通しにくくなるた
め、ビット線２の電位上昇は比較的小さな値で停止する
。
この現象は過渡現象であり、詳細な解析にはこの過渡現
象に対する計算が必要であるが、ここでは、本発明と大
まかに比較するという目的で、電荷の移動が停止した最
終状態について以下に第７図を参照して説明する。
象に対する計算が必要であるが、ここでは、本発明と大
まかに比較するという目的で、電荷の移動が停止した最
終状態について以下に第７図を参照して説明する。
第７図は電荷の移動経路と各信号線における電位変化後
の電位とを示す図である。
の電位とを示す図である。
今電荷移動後のビット線２，７およびセンスアンプ駆動
信号線１４．１７の電位変化をそれぞれΔＶ＋ΔＶ２、
Δｖ７、ＡＶ１４、ΔＶ１７とする。ここでΔＶはメモ
リセル１からの論理“１＃データの読出に伴なう電位変
化量である。また容ｆｆ１２０．２１．２７および２８
の容量値をそれぞれＣ２０，Ｃ２１，Ｃ２７およびＣ２
８とする。
信号線１４．１７の電位変化をそれぞれΔＶ＋ΔＶ２、
Δｖ７、ＡＶ１４、ΔＶ１７とする。ここでΔＶはメモ
リセル１からの論理“１＃データの読出に伴なう電位変
化量である。また容ｆｆ１２０．２１．２７および２８
の容量値をそれぞれＣ２０，Ｃ２１，Ｃ２７およびＣ２
８とする。
まず、ビット線２とセンスアンプ駆動信号線１４との間
の電荷の移動を考えると、電荷の保存則により、 （Ｖｃｃ／２＋ΔＶ）−Ｃ２７ ＋ （ＶＣＣ／２＋１ＶＴ１１ Ｐ ＋） ・Ｃ２
Ｏ−（Ｖｃｃ／２＋ΔＶ＋ΔＶ２）−Ｃ２７＋ （Ｖｃ
ｃ／２＋ ！ ＶＴ ＨＰ ｌ−ΔＶ１４）−した
がって、 Ｃ２７−ＡＶ２−Ｃ２０−ＡＶ１４・ （１）が求めら
れる。同様にビット線７とセンスアンプ駆動信号線１７
との間でも、 Ｃ２８−ＡＶ７−Ｃ２１−ＡＶ１７・ （２）となる。
の電荷の移動を考えると、電荷の保存則により、 （Ｖｃｃ／２＋ΔＶ）−Ｃ２７ ＋ （ＶＣＣ／２＋１ＶＴ１１ Ｐ ＋） ・Ｃ２
Ｏ−（Ｖｃｃ／２＋ΔＶ＋ΔＶ２）−Ｃ２７＋ （Ｖｃ
ｃ／２＋ ！ ＶＴ ＨＰ ｌ−ΔＶ１４）−した
がって、 Ｃ２７−ＡＶ２−Ｃ２０−ＡＶ１４・ （１）が求めら
れる。同様にビット線７とセンスアンプ駆動信号線１７
との間でも、 Ｃ２８−ＡＶ７−Ｃ２１−ＡＶ１７・ （２）となる。
また、ＭｏＳトランジスタ１９が非導通状態となり、セ
ンスアンプ駆動信号線１７への電荷の移動が停止すると
いうことから、 Ｖｃ Ｃ／２＋ΔＶ＋ΔＶ、２−Ｖｖ ＨＮ−ｍＶｃｃ
／２−ＶＴ ＨＮ＋ΔＶ１７すなわち、 Δｖ＋Δｖ２−ＡＶ１７ −、＜３＞となる。同様に
、ＭＯＳトランジスタ１５が非導通状態となり、ビット
線２への電荷の移動が停止するということから、 Ｖ ｃ ｃ ／ ２−ΔＶ７＋ ｌ ＶＴ １１ Ｐ
１−Ｖｃ ｃ／２＋ ｌ ＶＴ １１ Ｐ ＋−Δ
Ｖ１４すなわち、 ΔＶ７−ΔＶ１４ −（４） となる。上式（４）を式（２）に代入すると、Ｃ２８−
ΔＶ１４−Ｃ２１−ＡＶ１７・ （５）となる。
ンスアンプ駆動信号線１７への電荷の移動が停止すると
いうことから、 Ｖｃ Ｃ／２＋ΔＶ＋ΔＶ、２−Ｖｖ ＨＮ−ｍＶｃｃ
／２−ＶＴ ＨＮ＋ΔＶ１７すなわち、 Δｖ＋Δｖ２−ＡＶ１７ −、＜３＞となる。同様に
、ＭＯＳトランジスタ１５が非導通状態となり、ビット
線２への電荷の移動が停止するということから、 Ｖ ｃ ｃ ／ ２−ΔＶ７＋ ｌ ＶＴ １１ Ｐ
１−Ｖｃ ｃ／２＋ ｌ ＶＴ １１ Ｐ ＋−Δ
Ｖ１４すなわち、 ΔＶ７−ΔＶ１４ −（４） となる。上式（４）を式（２）に代入すると、Ｃ２８−
ΔＶ１４−Ｃ２１−ＡＶ１７・ （５）となる。
式 （１）よ′す、
ΔＶ１４− （Ｃ２７／Ｃ２０） −ΔＶ２・ （
６）となる。式（６）を式（５）へ代入すると、（Ｃ２
７−Ｃ２８／Ｃ２０）−ＡＶ２ −Ｃ２１−ΔＶ１７ すなわち、 ΔＶ１７− （Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）・Δ
Ｖ２ − ・・・（７） 式（７）を式（３）へ代入すると、 ΔＶ−１（Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）−１）
・ΔＶ２、 すなわち、 ＡＶ２−ＡＶ／ ｌ （Ｃ２７−Ｃ２８／Ｃ２０−Ｃ２
１）−１１ ・・・（８） 同様にして、 ΔＶ７−ＩＶ１４−ΔＶ／ （（Ｃ２８／Ｃ２１）−（
Ｃ２０／Ｃ２７）１ ・・・（９） ΔＶ１７− （Ｃ２８／Ｃ２１）−ΔＶ１４−ＡＶ／
ｉｌ、−（Ｃ２０−Ｃ２１／Ｃ２７−Ｃ２８））
・・・（１０）が得られる。こ
こで、 （Ｃ２７−Ｃ２ｇ）： （Ｃ２０−０２１）ｚｌＯ：
ｌ。
６）となる。式（６）を式（５）へ代入すると、（Ｃ２
７−Ｃ２８／Ｃ２０）−ＡＶ２ −Ｃ２１−ΔＶ１７ すなわち、 ΔＶ１７− （Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）・Δ
Ｖ２ − ・・・（７） 式（７）を式（３）へ代入すると、 ΔＶ−１（Ｃ２７・Ｃ２８／Ｃ２０・Ｃ２１）−１）
・ΔＶ２、 すなわち、 ＡＶ２−ＡＶ／ ｌ （Ｃ２７−Ｃ２８／Ｃ２０−Ｃ２
１）−１１ ・・・（８） 同様にして、 ΔＶ７−ＩＶ１４−ΔＶ／ （（Ｃ２８／Ｃ２１）−（
Ｃ２０／Ｃ２７）１ ・・・（９） ΔＶ１７− （Ｃ２８／Ｃ２１）−ΔＶ１４−ＡＶ／
ｉｌ、−（Ｃ２０−Ｃ２１／Ｃ２７−Ｃ２８））
・・・（１０）が得られる。こ
こで、 （Ｃ２７−Ｃ２ｇ）： （Ｃ２０−０２１）ｚｌＯ：
ｌ。
ΔＶｚ２００ｍＶ
とすると、
ΔＶ２−２００／９９４２ｍＶ。
ΔＶ７−ΔＶ１４＝１．１ｘ’２００−２２０ｍΔＶ１
７− （１００／９９） ・２００−２０２Ｖ が得られる。上述の値より、センスアンプの入力電位差
Ｖｓは、 Ｖｓ−Ｖ２−Ｖ７ ・・・（１１）−Ｖｃｃ／２
＋ΔＶ＋ΔＶ２−（Ｖｃｃ／２−ΔＶ７） 膳ΔＶ＋Δｖ２＋Δｖ７ −２００＋２＋２２０ 曝４２２ｍＶ となる。
７− （１００／９９） ・２００−２０２Ｖ が得られる。上述の値より、センスアンプの入力電位差
Ｖｓは、 Ｖｓ−Ｖ２−Ｖ７ ・・・（１１）−Ｖｃｃ／２
＋ΔＶ＋ΔＶ２−（Ｖｃｃ／２−ΔＶ７） 膳ΔＶ＋Δｖ２＋Δｖ７ −２００＋２＋２２０ 曝４２２ｍＶ となる。
［発明が解決しようとする問題点］
上述のセンスアンプの入力電位差Ｖｓの値は、第５図に
示される時刻ｔ５と時刻ｔ６の間を無限大にとった場合
の値であり、実際にはこの時間は高速読出のために比較
的短い有限の値に設定されているため、実際においては
センスアンプの入力電位差Ｖｓは上述の値よりも小さな
値となる。また、隣接ビット線間の容量結合による電圧
ノイズ成分、さらに実際の記憶装置製造工程時において
付随的に生じるビット線間の電気的非平衡により、ビッ
ト線間の電位差は上述の値の１／３〜１／４程度（１４
０〜１０５ｍＶ）となり、センスアンプの入力電位差が
小さな値となり、センスアンプの動作余裕度が小さくな
るという問題があった。
示される時刻ｔ５と時刻ｔ６の間を無限大にとった場合
の値であり、実際にはこの時間は高速読出のために比較
的短い有限の値に設定されているため、実際においては
センスアンプの入力電位差Ｖｓは上述の値よりも小さな
値となる。また、隣接ビット線間の容量結合による電圧
ノイズ成分、さらに実際の記憶装置製造工程時において
付随的に生じるビット線間の電気的非平衡により、ビッ
ト線間の電位差は上述の値の１／３〜１／４程度（１４
０〜１０５ｍＶ）となり、センスアンプの入力電位差が
小さな値となり、センスアンプの動作余裕度が小さくな
るという問題があった。
それゆえ、この発明の目的は上述のような従来の半導体
記憶装置の有する欠点を除去し、１対のビット線間の電
位差を比較的短時間で大きくして、センスアンプの動作
を安定させかつ高速にすることのできる半導体記憶装置
を提供することである。
記憶装置の有する欠点を除去し、１対のビット線間の電
位差を比較的短時間で大きくして、センスアンプの動作
を安定させかつ高速にすることのできる半導体記憶装置
を提供することである。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、センスアンプを活性
化するためのセンスアンプ駆動信号線のそれぞれに定電
圧回路を設け、メモリセル情報のビット線上への読出し
後センスアンプが活性化されるまでの間センスアンプ駆
動信号線の電位を一定に保つようにしたものである。
化するためのセンスアンプ駆動信号線のそれぞれに定電
圧回路を設け、メモリセル情報のビット線上への読出し
後センスアンプが活性化されるまでの間センスアンプ駆
動信号線の電位を一定に保つようにしたものである。
［作用］
この発明に係る半導体記憶装置においては、センスアン
プ駆動信号線にそれぞれ定電圧回路が設けられ、メモリ
セル情報読出後センスアンプが活性状態となる直前まで
駆動信号線は定電圧に保たれるため、ビット線電位の充
放電に伴なう各センスアンプ駆動信号線の電位の上昇ま
たは下降が生じることはなく、低電位のビット線からセ
ンスアンプを介したセンスアンプ駆動信号線への放電お
よび高電位のビット線へのセンスアンプを介したセンス
アンプ駆動信号線からの充電が途中で停止することなく
十分に行なわれるので、ビット線対間の電位差を十分に
大きくすることができ、センスアンプに対する人力電位
差を大きな値にすることができ、センスアンプの動作余
裕度を高めることができる。
プ駆動信号線にそれぞれ定電圧回路が設けられ、メモリ
セル情報読出後センスアンプが活性状態となる直前まで
駆動信号線は定電圧に保たれるため、ビット線電位の充
放電に伴なう各センスアンプ駆動信号線の電位の上昇ま
たは下降が生じることはなく、低電位のビット線からセ
ンスアンプを介したセンスアンプ駆動信号線への放電お
よび高電位のビット線へのセンスアンプを介したセンス
アンプ駆動信号線からの充電が途中で停止することなく
十分に行なわれるので、ビット線対間の電位差を十分に
大きくすることができ、センスアンプに対する人力電位
差を大きな値にすることができ、センスアンプの動作余
裕度を高めることができる。
［発明の実施例〕
第１図はこの発明の一実施例である半導体記憶装置の要
部を示す図であり、第１図において、第４図と同一また
は相当部分には同一の参照・番号が付されている。
部を示す図であり、第１図において、第４図と同一また
は相当部分には同一の参照・番号が付されている。
第１図において、この発明の特徴として、メモリセルデ
ータ読出時においてセンスアンプ駆動信号線１４．１７
の電位を一定に保つための定電圧回路１００が設けられ
る。定電圧回路１００は、センスアンプ駆動信号線１４
の電位を一定に保つための部分と、センスアンプ駆動信
号線１７を一定の電位に保つための部分とを有する。
ータ読出時においてセンスアンプ駆動信号線１４．１７
の電位を一定に保つための定電圧回路１００が設けられ
る。定電圧回路１００は、センスアンプ駆動信号線１４
の電位を一定に保つための部分と、センスアンプ駆動信
号線１７を一定の電位に保つための部分とを有する。
センスアンプ駆動信号１４を一定電位に保つための部分
は、端子２２を介して電源電圧Ｖｃｃにその一方電極（
ドレイン）が接続され、゛その他方電極（ソース）が第
１のセンスアンプ駆動信号線１４に接続されるｎチャネ
ルＭＯＳ）ランジスタ２９と、ｎチャネルＭＯＳトラン
ジスタ２９のゲートに結合され、ｎチャネルＭＯＳトラ
ンジスタ２９のゲート電位を安定させるための安定化容
量３０と、ＭＯＳ）ランジスタ２９のゲート電極に所定
の定電位を与えるための定電圧印加部とを備える。
は、端子２２を介して電源電圧Ｖｃｃにその一方電極（
ドレイン）が接続され、゛その他方電極（ソース）が第
１のセンスアンプ駆動信号線１４に接続されるｎチャネ
ルＭＯＳ）ランジスタ２９と、ｎチャネルＭＯＳトラン
ジスタ２９のゲートに結合され、ｎチャネルＭＯＳトラ
ンジスタ２９のゲート電位を安定させるための安定化容
量３０と、ＭＯＳ）ランジスタ２９のゲート電極に所定
の定電位を与えるための定電圧印加部とを備える。
同様に、第２のセンスアンプ駆動信号線１７の電位を一
定に保つための部分は、その−刃端５（ドレイン）が接
地電位に接続され、その他方電極（ソース）がセンスア
ンプ駆動信号線１７に接続されるｎチャネルＭＯＳトラ
ンジスタ３６と、ｐチャネルＭＯＳ）ランジスタ３６の
ゲートに接続され、ＭＯＳトランジスタ３６のゲート電
位を安定化するための安定化容量３８と、ｎチャネルＭ
ＯＳトランジスタ３６のゲートに所定の電位を印加する
ための定電圧印加部とを有する。
定に保つための部分は、その−刃端５（ドレイン）が接
地電位に接続され、その他方電極（ソース）がセンスア
ンプ駆動信号線１７に接続されるｎチャネルＭＯＳトラ
ンジスタ３６と、ｐチャネルＭＯＳ）ランジスタ３６の
ゲートに接続され、ＭＯＳトランジスタ３６のゲート電
位を安定化するための安定化容量３８と、ｎチャネルＭ
ＯＳトランジスタ３６のゲートに所定の電位を印加する
ための定電圧印加部とを有する。
ＭＯＳ）ランジスタ２９，３６のそれぞれのゲートに所
定の電位を印加するための定電圧印加部は、両者に共通
に用いられ、電源端子２２を介１てその一方端が電源電
圧Ｖ ｃ、 ｃに接続される抵抗３２と、抵抗３２の他
方端にそのゲートおよびドレインが接続されるｎチャネ
ルＭＯＳトランジスタ３３と、節点３４を介してそのソ
ースがｎチャネルＭＯＳトランジスタ３３のソースに接
続され、そのゲートおよびドレインが節点４３に接続さ
れたｎチャネルＭＯＳトランジスタ３５と、そのゲート
およびドレインが節点４３を介してｐチャネルＭＯＳ）
ランジスタ３５のゲートおよびドレイ゛ ンに接続され
、そのソースが節点４１に接続されるｎチャネルＭＯＳ
トランジスタ４２と、そのソースが節点４１を介してｎ
チャネルＭＯＳトランジスタ４２のソースに接続され、
そのゲートおよびドレインが互いに接続されるｎチャネ
ルＭＯＳトランジスタ４０と、ｐチャネルＭＯＳ）ラン
ジスタ４０のゲートおよびドレインにその他方端が接続
され、その−刃端が接地電位に接続される抵抗３９とか
ら構成される。抵抗３２の他方端が節点３１を介してＭ
ＯＳトランジスタ２９のゲート電極に接続される。抵抗
３９の他方端が節点３７を介してＭＯＳトランジスタ３
６のゲート電極に接続される。この定電圧回路１００に
含まれるＭＯＳ）ランジスタはセンスアンプに含まれる
ＭＯＳトランジスタなどと同様のしきい値電圧を有して
いる。すなわち、各ｎチャネルＭＯＳトランジスタはし
きい値電圧Ｖ丁ＭＮを有し、各ｐチャネルＭＯＳトラン
ジスタはしきい値電圧ｖ、Ｈｒを有している。また、抵
抗３２．３９の抵抗値、は数１０〜数１００にΩと大き
い値を有しており、かつ互いに等しい値に設定される。
定の電位を印加するための定電圧印加部は、両者に共通
に用いられ、電源端子２２を介１てその一方端が電源電
圧Ｖ ｃ、 ｃに接続される抵抗３２と、抵抗３２の他
方端にそのゲートおよびドレインが接続されるｎチャネ
ルＭＯＳトランジスタ３３と、節点３４を介してそのソ
ースがｎチャネルＭＯＳトランジスタ３３のソースに接
続され、そのゲートおよびドレインが節点４３に接続さ
れたｎチャネルＭＯＳトランジスタ３５と、そのゲート
およびドレインが節点４３を介してｐチャネルＭＯＳ）
ランジスタ３５のゲートおよびドレイ゛ ンに接続され
、そのソースが節点４１に接続されるｎチャネルＭＯＳ
トランジスタ４２と、そのソースが節点４１を介してｎ
チャネルＭＯＳトランジスタ４２のソースに接続され、
そのゲートおよびドレインが互いに接続されるｎチャネ
ルＭＯＳトランジスタ４０と、ｐチャネルＭＯＳ）ラン
ジスタ４０のゲートおよびドレインにその他方端が接続
され、その−刃端が接地電位に接続される抵抗３９とか
ら構成される。抵抗３２の他方端が節点３１を介してＭ
ＯＳトランジスタ２９のゲート電極に接続される。抵抗
３９の他方端が節点３７を介してＭＯＳトランジスタ３
６のゲート電極に接続される。この定電圧回路１００に
含まれるＭＯＳ）ランジスタはセンスアンプに含まれる
ＭＯＳトランジスタなどと同様のしきい値電圧を有して
いる。すなわち、各ｎチャネルＭＯＳトランジスタはし
きい値電圧Ｖ丁ＭＮを有し、各ｐチャネルＭＯＳトラン
ジスタはしきい値電圧ｖ、Ｈｒを有している。また、抵
抗３２．３９の抵抗値、は数１０〜数１００にΩと大き
い値を有しており、かつ互いに等しい値に設定される。
また、ｎチャネルＭＯＳトランジスタ３３．４２の導通
抵抗はそれぞれ等しくかつ低く設定される。同様にｐチ
ャネルＭＯＳ）ランジ各夕３５，４０の導通抵抗もそれ
ぞれ等しくかつ低く設定されている。この回路構成にお
いては、節点４３を介してちょうど上下が対称な形に配
置された構成となっている。したがって、節点４３にお
ける電位は電源電位ＶｃＣの半分すなわち、Ｖ ｃ ｃ
／ ２の電位に保たれることになる。
抵抗はそれぞれ等しくかつ低く設定される。同様にｐチ
ャネルＭＯＳ）ランジ各夕３５，４０の導通抵抗もそれ
ぞれ等しくかつ低く設定されている。この回路構成にお
いては、節点４３を介してちょうど上下が対称な形に配
置された構成となっている。したがって、節点４３にお
ける電位は電源電位ＶｃＣの半分すなわち、Ｖ ｃ ｃ
／ ２の電位に保たれることになる。
第２図は三の発明の一実施例である半導体記憶装置にお
けるメモリセルデータ読出時における各信号線の電位変
化を示す図であり、第６図に対応する図である。第２図
に示される状態では、ワード線３およびビット線２に接
続されるメモリセル１が論理“１”の情報を有し、かつ
このメモリセル１がビット線２に接続された場合の電位
変化が示される。以下、第１図および第２図を参照して
この発明の一実施例である半導体記憶装置の動作につい
て説明する。
けるメモリセルデータ読出時における各信号線の電位変
化を示す図であり、第６図に対応する図である。第２図
に示される状態では、ワード線３およびビット線２に接
続されるメモリセル１が論理“１”の情報を有し、かつ
このメモリセル１がビット線２に接続された場合の電位
変化が示される。以下、第１図および第２図を参照して
この発明の一実施例である半導体記憶装置の動作につい
て説明する。
上述のように抵抗３２．３９の抵抗値は等しくかつ高抵
抗（数１０〜数１００にΩ）に設定されており、かつｎ
チャネルＭＯＳトランジスタ３３゜４２の導通抵抗値は
互いに等しく、かつｐチャネルＭＯ８）ランジスタ３５
．４０の導通抵抗値も互いに等しく設定されかつそれぞ
れの導通抵抗値は低く設定されている。したがって節点
４３の電位は電源端子２２と接地線の電・位の中間のＶ
ｃｃ／２となる。
抗（数１０〜数１００にΩ）に設定されており、かつｎ
チャネルＭＯＳトランジスタ３３゜４２の導通抵抗値は
互いに等しく、かつｐチャネルＭＯ８）ランジスタ３５
．４０の導通抵抗値も互いに等しく設定されかつそれぞ
れの導通抵抗値は低く設定されている。したがって節点
４３の電位は電源端子２２と接地線の電・位の中間のＶ
ｃｃ／２となる。
また、ＭＯＳトランジスタ３３．３５．４２゜４０はそ
れぞれそのドレインとゲートが接続されたダイオード接
続構成となっているため、そのしきい値電圧に対応する
順方向電圧降下を与えることになる。したがって、第１
のセンスアンプ駆動信号線１４を定電位に保つための回
路部分、すなわちＭｏ３）ランジスタ２９．３Ｂ、３５
、抵抗３２、容量３０からなる回路部の各部の電位は次
のようになる。
れぞれそのドレインとゲートが接続されたダイオード接
続構成となっているため、そのしきい値電圧に対応する
順方向電圧降下を与えることになる。したがって、第１
のセンスアンプ駆動信号線１４を定電位に保つための回
路部分、すなわちＭｏ３）ランジスタ２９．３Ｂ、３５
、抵抗３２、容量３０からなる回路部の各部の電位は次
のようになる。
節点３４：節点４３の電位十ＭＯ３）ランジスタ３５の
しきい値電圧 ＭＶＣＣ／２＋ ｌ ＶＴ １１ Ｐ ｌ ｓ節点３
１：節点３４の電位十ＭＯＳトランジスタ３３のしきい
値電圧 −ＶＣＣ／２＋ｌＶＴＭＦ ｌ＋ＶＴ１１Ｎ％センス
アンプ駆動信号線１４：節点３１の電位−ＭＯＳトラン
ジスタ２９のしきい値電圧−Ｖｃ ｃ／２＋ ｌ Ｖｖ
１１ Ｐ ｌ ・（１１）ここでＭＯＳト
ランジスタ２９が」１述のような機能を行なうのは、い
わゆるソースフォロワの形に接続されているからである
。この状態（式（１１）の状態）は、ＭｏＳトランジス
タ２９が導通状態と非導通状態の境界状態におかれてい
ることを意味している。すなわち、もしセンスアンプ駆
動信号線１４の電位力Ｖ ｃ ｃ／ ２＋ ｌ ＶＴ
）ｌ Ｐ ＋よりも下がろうとすると、ＭＯＳトラン
ジスタ２９が導通して、電源端子２２より電荷を移動さ
せて、センスアンプ駆動信号線１４の電位を上昇させ、
Ｖｃ ｃ／２＋ Ｉ Ｖｖ ＨＰ ｌの一定値に保つ
。逆にセンスアンプ駆動信号線１４電位がこの電位より
高くなると、Ｍｏ５）ランジスタ２９は非導通状態とな
る。− 同様にして、Ｍｏ５）ランジスタ３６．４０゜４２、抵
抗３９、容量３８からなる回路はセンスアンプ駆動信号
線１７の電位をＶＣＣ／２ ＶＴ、Ｎの一定電位に保
つ機能を行なう。この回路部分においては、ＭＯＳトラ
ンジスタ３６が導通状態と非導通状態の境界の状態に置
かれている。したがってもし、センスアンプ駆動信号線
１７の電位がＶｃｃ／２−ＶＴ Ｈｕよりも上昇しよう
とする場合には、ＭＯＳトランジスタ３６が導通して、
センスアンプ駆動信号線１７の電荷を接地電位へ放電し
、センスアンプ駆動信号線１７の電位が下降し、これに
よりセンスアンプ駆動信号線１７の電位はＶｃ ｃ／２
−Ｖｙ ＨＮの一定値に保たれる。
しきい値電圧 ＭＶＣＣ／２＋ ｌ ＶＴ １１ Ｐ ｌ ｓ節点３
１：節点３４の電位十ＭＯＳトランジスタ３３のしきい
値電圧 −ＶＣＣ／２＋ｌＶＴＭＦ ｌ＋ＶＴ１１Ｎ％センス
アンプ駆動信号線１４：節点３１の電位−ＭＯＳトラン
ジスタ２９のしきい値電圧−Ｖｃ ｃ／２＋ ｌ Ｖｖ
１１ Ｐ ｌ ・（１１）ここでＭＯＳト
ランジスタ２９が」１述のような機能を行なうのは、い
わゆるソースフォロワの形に接続されているからである
。この状態（式（１１）の状態）は、ＭｏＳトランジス
タ２９が導通状態と非導通状態の境界状態におかれてい
ることを意味している。すなわち、もしセンスアンプ駆
動信号線１４の電位力Ｖ ｃ ｃ／ ２＋ ｌ ＶＴ
）ｌ Ｐ ＋よりも下がろうとすると、ＭＯＳトラン
ジスタ２９が導通して、電源端子２２より電荷を移動さ
せて、センスアンプ駆動信号線１４の電位を上昇させ、
Ｖｃ ｃ／２＋ Ｉ Ｖｖ ＨＰ ｌの一定値に保つ
。逆にセンスアンプ駆動信号線１４電位がこの電位より
高くなると、Ｍｏ５）ランジスタ２９は非導通状態とな
る。− 同様にして、Ｍｏ５）ランジスタ３６．４０゜４２、抵
抗３９、容量３８からなる回路はセンスアンプ駆動信号
線１７の電位をＶＣＣ／２ ＶＴ、Ｎの一定電位に保
つ機能を行なう。この回路部分においては、ＭＯＳトラ
ンジスタ３６が導通状態と非導通状態の境界の状態に置
かれている。したがってもし、センスアンプ駆動信号線
１７の電位がＶｃｃ／２−ＶＴ Ｈｕよりも上昇しよう
とする場合には、ＭＯＳトランジスタ３６が導通して、
センスアンプ駆動信号線１７の電荷を接地電位へ放電し
、センスアンプ駆動信号線１７の電位が下降し、これに
よりセンスアンプ駆動信号線１７の電位はＶｃ ｃ／２
−Ｖｙ ＨＮの一定値に保たれる。
センスアンプ駆動信号線１７の電位が下降する場合には
ＭＯＳトランジスタ３６は非導通状態へ移行する。
ＭＯＳトランジスタ３６は非導通状態へ移行する。
上述のような条件のもとで、従来の半導体記憶装置と同
様にメモリセル１から論理“１ｍのデータを読出した場
合のセンスアンプ活性化前までのビット線２．７の電位
変化について説明する。
様にメモリセル１から論理“１ｍのデータを読出した場
合のセンスアンプ活性化前までのビット線２．７の電位
変化について説明する。
図示しないデコーダ手段出力により１本のワード線３が
選択されると、ワード線駆動信号Ｒｎが立ち上がり、そ
の電位レベルがＶｃｃ／２＋Ｖ丁ＨＮを越えると、メモ
リセ＞１／１のＭｏ８）ランジスタ５が導通し始め、メ
モリセル１のメモリセルキャパシタ６が記憶する電荷が
ビット線２上へ伝達され、これによりビット１２の電位
が上昇する。
選択されると、ワード線駆動信号Ｒｎが立ち上がり、そ
の電位レベルがＶｃｃ／２＋Ｖ丁ＨＮを越えると、メモ
リセ＞１／１のＭｏ８）ランジスタ５が導通し始め、メ
モリセル１のメモリセルキャパシタ６が記憶する電荷が
ビット線２上へ伝達され、これによりビット１２の電位
が上昇する。
このビット線２の電位上昇に応答して、センスアンプを
構成するＭ’ＯＳトランジスタ１９が導通を始め、ビッ
ト線７からセンスアンプ駆動信号線１７に向かって電荷
が移動する。この電荷はＭＯＳトランジスタ３６を通し
て接地電位へ流れるため、センスアンプ駆動信号線１７
の電位は一定値（Ｖｃ Ｃ／２−ＶＴ ＨＮ ）に保た
れる。このため、ＭＯＳトランジスタ１９は非導通にな
らないので、ビット線７からの電荷の移動が続き、ビッ
ト線７の電位低下が続く。一方、ビット線７の電位の低
下により、ＭＯＳトランジスタ１５が導通し、センスア
ンプ駆動信号線１４がらビット線２に向がって電荷が移
動し、ビット線２の電位が上昇する。
構成するＭ’ＯＳトランジスタ１９が導通を始め、ビッ
ト線７からセンスアンプ駆動信号線１７に向かって電荷
が移動する。この電荷はＭＯＳトランジスタ３６を通し
て接地電位へ流れるため、センスアンプ駆動信号線１７
の電位は一定値（Ｖｃ Ｃ／２−ＶＴ ＨＮ ）に保た
れる。このため、ＭＯＳトランジスタ１９は非導通にな
らないので、ビット線７からの電荷の移動が続き、ビッ
ト線７の電位低下が続く。一方、ビット線７の電位の低
下により、ＭＯＳトランジスタ１５が導通し、センスア
ンプ駆動信号線１４がらビット線２に向がって電荷が移
動し、ビット線２の電位が上昇する。
このとき、センスアンプ駆動信号線１４で電荷の移動が
生じ、その電位が低下し始めると、ＭＯＳトランジスタ
２つが導通し、電源端子２２を介して電源より電荷の供
給が行なわれるため、センスアンプ駆動信号線１４の電
位は一定値（Ｖｃｃ／２＋ＩＶｒＨｐ ｌ）に保たれ
る。これにより、ＭＯＳトランジスタ１５は非導通にな
らないので、センスアンプ駆動信号線１４からの電荷の
移動が継続され、ビット線２の電位上昇が続く。このビ
ット線２の電位上昇とビット線７の電位低下は正帰還で
機能しビット線２．７の間の電位差は大きくなり、最終
的には、ビット線２の電位がセンスアンプ駆動信号線１
４の電位、すなわち、ＶＣＣ／２＋１ＶＴ１１Ｆ＋、ビ
ット線７の電位がセンスアンプ駆動信号線１７の電位、
すなわち、Ｖｃｃ／２−Ｖｔ）ＩＮになったところで安
定する。
生じ、その電位が低下し始めると、ＭＯＳトランジスタ
２つが導通し、電源端子２２を介して電源より電荷の供
給が行なわれるため、センスアンプ駆動信号線１４の電
位は一定値（Ｖｃｃ／２＋ＩＶｒＨｐ ｌ）に保たれ
る。これにより、ＭＯＳトランジスタ１５は非導通にな
らないので、センスアンプ駆動信号線１４からの電荷の
移動が継続され、ビット線２の電位上昇が続く。このビ
ット線２の電位上昇とビット線７の電位低下は正帰還で
機能しビット線２．７の間の電位差は大きくなり、最終
的には、ビット線２の電位がセンスアンプ駆動信号線１
４の電位、すなわち、ＶＣＣ／２＋１ＶＴ１１Ｆ＋、ビ
ット線７の電位がセンスアンプ駆動信号線１７の電位、
すなわち、Ｖｃｃ／２−Ｖｔ）ＩＮになったところで安
定する。
通常ＭＯ３）ランジスタのしきい値電圧ＶＴ′ＨＮ 、
！ ＶＴ ＨＰ Ｉ Ｅｔａ、 ６Ｖ〜０．８
Ｖｌ：設定されるため、第６図と第２図とを比較すれば
明らかなように、従来の半導体記憶装置におけるビット
線間電位差を本発明においては大幅に広げることができ
る。したがって、次に行なわれるセンスアンプの活性化
によるビット線間の電位差のセンス増幅動作を安定に行
なうことができる。
！ ＶＴ ＨＰ Ｉ Ｅｔａ、 ６Ｖ〜０．８
Ｖｌ：設定されるため、第６図と第２図とを比較すれば
明らかなように、従来の半導体記憶装置におけるビット
線間電位差を本発明においては大幅に広げることができ
る。したがって、次に行なわれるセンスアンプの活性化
によるビット線間の電位差のセンス増幅動作を安定に行
なうことができる。
また、従来の半導体記憶装置と同一電位差の時点でセン
ス増幅動作を行なう場合は、その電位差に達するまでの
時間が従来の半導体記憶装置に比べて大幅に短縮される
ため、センス増幅動作の開始時点を従来装置に比べて速
くすることができ、高速データ読出を行なうことが可能
となる。
ス増幅動作を行なう場合は、その電位差に達するまでの
時間が従来の半導体記憶装置に比べて大幅に短縮される
ため、センス増幅動作の開始時点を従来装置に比べて速
くすることができ、高速データ読出を行なうことが可能
となる。
なお、第１図；こ示される一実施例の構成においては、
説明を簡単にするために、いわゆるダミーセルが省略さ
れている。しかしながら第３図に示されるように２本の
ダミーワード線５２．５５を設け、ビット線２とダミー
ワード１５５との交点にダミーセル５４を配置し、かつ
ダミーワード線５２とビット線７との交点にダミーセル
５１を設ける構成とすれば、本発明の効果をより一層高
めることができる。すなわち、いわゆるダミーセル構成
は、たとえば第１図の構成においてメモリセル１が有す
る情報を読出すときに、ワード線３上のワード線駆動信
号ＲｎがＯＶからＶｃｃまで上昇した場合、ワード線３
とビット線２との間の寄生容ｆｆ１５０（これはワード
線３とビット線２とが交差することにより生じる）によ
ってワード線３とビット線２とが容量結合され、ビット
線２の電位がわずかに上がるので、ビット線７側に、メ
モリセル１のＭＯ３！−ランジスタ５と同一形状のダミ
ーのＭＯＳトランジスタ５１を設け、このＭＯＳトラン
ジスタ５１のゲート電極にダミーワード線５２を接続し
、ダミーワード線５２にワード線３と同様の信号ＤＲｎ
を供給して（このとき、ダミーワード線５５には信号Ｒ
ｎと相補な信号ＤＲｎが与えられる）、ビット線７側に
も寄生容量５３を通してビット線２側と同じ結合電圧を
与えることにより容量結合ノイズを相殺する手法である
。
説明を簡単にするために、いわゆるダミーセルが省略さ
れている。しかしながら第３図に示されるように２本の
ダミーワード線５２．５５を設け、ビット線２とダミー
ワード１５５との交点にダミーセル５４を配置し、かつ
ダミーワード線５２とビット線７との交点にダミーセル
５１を設ける構成とすれば、本発明の効果をより一層高
めることができる。すなわち、いわゆるダミーセル構成
は、たとえば第１図の構成においてメモリセル１が有す
る情報を読出すときに、ワード線３上のワード線駆動信
号ＲｎがＯＶからＶｃｃまで上昇した場合、ワード線３
とビット線２との間の寄生容ｆｆ１５０（これはワード
線３とビット線２とが交差することにより生じる）によ
ってワード線３とビット線２とが容量結合され、ビット
線２の電位がわずかに上がるので、ビット線７側に、メ
モリセル１のＭＯ３！−ランジスタ５と同一形状のダミ
ーのＭＯＳトランジスタ５１を設け、このＭＯＳトラン
ジスタ５１のゲート電極にダミーワード線５２を接続し
、ダミーワード線５２にワード線３と同様の信号ＤＲｎ
を供給して（このとき、ダミーワード線５５には信号Ｒ
ｎと相補な信号ＤＲｎが与えられる）、ビット線７側に
も寄生容量５３を通してビット線２側と同じ結合電圧を
与えることにより容量結合ノイズを相殺する手法である
。
したがって、本発明の構成において第３図に示されるよ
うなダミーセルを設ければより一層安定なセンス増幅動
作を行なうことができる。また、ダミーセルはビット線
７側に対するものとしてビット線２側にも設けられる。
うなダミーセルを設ければより一層安定なセンス増幅動
作を行なうことができる。また、ダミーセルはビット線
７側に対するものとしてビット線２側にも設けられる。
なお上記実施例においてはメモリセル１が論理“１”の
情報を有する場合のデータ読出動作について説明したが
、これはメモリセル１が論理“０“の情報を何している
場合にも同様の議論が成立し、その場合においても本発
明は上記実施例と同様の効果を得ることができる。
情報を有する場合のデータ読出動作について説明したが
、これはメモリセル１が論理“０“の情報を何している
場合にも同様の議論が成立し、その場合においても本発
明は上記実施例と同様の効果を得ることができる。
［発明の効果］
以上のように、この発明によれば、センスアンプを活性
化するための信号を伝達するセンスアンプ駆動信号線電
位をメモリセルデータ読出時に一定に保つように定電圧
回路を設けたので、メモリセルデータ読出時においてビ
ット線電位の充放電がそれぞれセンスアンプを構成する
トランジスタを介して各センスアンプ駆動信号線に十分
に行なわれることになり、ビット線対間の電位差を十分
大きな値にすることができ、これによりセンスアンプ動
作時における入力信号の電位差を大きな値とすることが
でき、センスアンプの動作余裕度を高めることができ、
安定かつ確実なセンス増幅動作および高速のデータ読出
しを行なうことが可能となる。
化するための信号を伝達するセンスアンプ駆動信号線電
位をメモリセルデータ読出時に一定に保つように定電圧
回路を設けたので、メモリセルデータ読出時においてビ
ット線電位の充放電がそれぞれセンスアンプを構成する
トランジスタを介して各センスアンプ駆動信号線に十分
に行なわれることになり、ビット線対間の電位差を十分
大きな値にすることができ、これによりセンスアンプ動
作時における入力信号の電位差を大きな値とすることが
でき、センスアンプの動作余裕度を高めることができ、
安定かつ確実なセンス増幅動作および高速のデータ読出
しを行なうことが可能となる。
第１図はこの発明の一実施例である半導体記憶装置の主
要部の構成を示す回路図である。第２図はこの発明の一
実施例による半導体記憶装置のメモリセルデータ読出時
における各信号線の電位変化を示す波形図である。第３
図はこの発明の他の実施例である半導体記憶装置の構成
を示す図であり、ダミーセルを設けた場合の構成を示す
図である。第４図は従来の半導体記憶装置の構成を示す
図であり、１対のビット線に付随する主要部の回路構成
を示す図である。第５図は従来の半導体記憶装置におけ
るメモリセルデータの検出増幅時の動作波形を示す図で
ある。第６図は従来の半導体記憶装置におけるメモリセ
ルデータ読出時（センス増幅動作直前まで）における各
信号線上の電位変化をより詳細に示す図である。第７図
は従来の半導体記憶装置におけるセンスアンプ駆動信号
線およびセンスアンプにおける電位変化の安定時の各信
号線の電位および電荷の流れる方向を示す図である。 図において、１はメモリセル、２，７はビット線、３は
ワード線、５はメモリセルを構成するＭＯＳトランジス
タ、６はメモリセルを構成するメモリセルキャパシタ、
９，１０は充電用トランジスタ、１２は平衡用トランジ
スタ、１４は第１のセンスアンプ駆動信号線、１５．１
６はセンスアンプを構成するｐチャネルＭＯ８）ランジ
スタ、１７は第２のセンスアンプ駆動信号線、１８，１
９はセンスアンプを構成するｎチャネルＭＯＳトランジ
スタ、２９．３３．４２は定電圧保持用のｎチャネルＭ
ＯＳトランジスタ、３５．３６．４０は定電圧保持用の
ｐチャネルＭＯＳトランジスタ、３２．３９は抵抗、１
００は定電圧回路である。 なお、各図中、同一符号は同一または相当部分を示す。
要部の構成を示す回路図である。第２図はこの発明の一
実施例による半導体記憶装置のメモリセルデータ読出時
における各信号線の電位変化を示す波形図である。第３
図はこの発明の他の実施例である半導体記憶装置の構成
を示す図であり、ダミーセルを設けた場合の構成を示す
図である。第４図は従来の半導体記憶装置の構成を示す
図であり、１対のビット線に付随する主要部の回路構成
を示す図である。第５図は従来の半導体記憶装置におけ
るメモリセルデータの検出増幅時の動作波形を示す図で
ある。第６図は従来の半導体記憶装置におけるメモリセ
ルデータ読出時（センス増幅動作直前まで）における各
信号線上の電位変化をより詳細に示す図である。第７図
は従来の半導体記憶装置におけるセンスアンプ駆動信号
線およびセンスアンプにおける電位変化の安定時の各信
号線の電位および電荷の流れる方向を示す図である。 図において、１はメモリセル、２，７はビット線、３は
ワード線、５はメモリセルを構成するＭＯＳトランジス
タ、６はメモリセルを構成するメモリセルキャパシタ、
９，１０は充電用トランジスタ、１２は平衡用トランジ
スタ、１４は第１のセンスアンプ駆動信号線、１５．１
６はセンスアンプを構成するｐチャネルＭＯ８）ランジ
スタ、１７は第２のセンスアンプ駆動信号線、１８，１
９はセンスアンプを構成するｎチャネルＭＯＳトランジ
スタ、２９．３３．４２は定電圧保持用のｎチャネルＭ
ＯＳトランジスタ、３５．３６．４０は定電圧保持用の
ｐチャネルＭＯＳトランジスタ、３２．３９は抵抗、１
００は定電圧回路である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (11)
- （１）２本のビット線が対をなして配列される複数のビ
ット線と、前記ビット線対の各々に対して設けられ、第
１の活性化信号に応答して該ビット線対のうち高電位の
ビット線をより高電位に充電する第１導電型トランジス
タからなる第１のセンスアンプと、前記ビット線対の各
々に対して設けられ第２の活性化信号に応答して活性化
され該ビット線対のうち低電位のビット線をより低電位
に放電する第２導電型トランジスタからなる第２のセン
スアンプとからなる半導体記憶装置であって、前記ビッ
ト線は所定電位にプリチャージされており、 前記第１の活性化信号を伝達する第１の信号線に対して
設けられ、前記第１の信号線に前記第１の活性化信号が
伝達されて前記第１のセンスアンプが活性化される直前
まで前記第１の信号線電位を前記プリチャージ電位と前
記第１導電型トランジスタのしきい値電圧の絶対値の和
に等しい電位に保持する第１の電位保持手段と、 前記第２の活性化信号を伝達する第２の信号線に対して
設けられ、前記第２の信号線に前記第２の活性化信号が
伝達されて前記第２のセンスアンプが活性化される直前
まで前記第２の信号線電位を前記プリチャージ電位と前
記第２導電型トランジスタのしきい値電圧の絶対値の差
に等しい電位に保持する第２の電位保持手段を備える、
半導体記憶装置。 - （２）前記第２のセンスアンプは、クロスカップルされ
た２個の第１導電型絶縁ゲート電界効果トランジスタを
備える、特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記第２のセンアンプは、クロスカップルされた
２個の第２導電型絶縁ゲート電界効果トランジスタを備
える、特許請求の範囲第１項記載の半導体記憶装置。 - （４）前記第１の電位保持手段は、 第１の定電圧源と前記第１の信号線との間にソースフォ
ロワの形態で接続される第２導電型の第１のトランジス
タと、 前記第１の定電圧源に結合され、前記第１のトランジス
タの制御電極に所定の電位を与える第１の定電圧発生手
段とを備える、特許請求の範囲第１項記載の半導体記憶
装置。 - （５）前記第１の定電圧発生手段は、前記第１の定電圧
源にその一端が接続される第１の抵抗体と、 前記第１の抵抗体の他端に接続され、各々がダイオード
接続された第２導電型の第２のトランジスタと第１導電
型の第３のトランジスタの直列体とを備え、 前記第１のトランジスタの制御電極は前記抵抗体の他端
に接続される、特許請求の範囲第４項記載の半導体記憶
装置。 - （６）前記第２の電位保持手段は、 前記第２の信号線と第２の定電圧源との間にソースフォ
ロワの形態で接続される第１導電型の第４のトランジス
タと、 前記第４のトランジスタ制御電極に所定の電位を与える
第２の定電位発生手段とを備える、特許請求の範囲第１
項記載の半導体記憶装置。 - （７）前記第２の定電圧発生手段は、前記第２の定電圧
源にその一端が接続される第２の抵抗体と、 前記第２の抵抗体の他端に接続され、各々がダイオード
接続された第１導電型トランジスタと第２導電型トラン
ジスタの直列体とを備え、 前記第２の低抗体の他端が前記第４のトランジスタの制
御電極に接続される、特許請求の範囲第６項記載の半導
体記憶装置。 - （８）前記第１および第２の定電位発生手段は前記プリ
チャージ電位と前記第１導電型トランジスタおよび前記
第２導電型トランジスタの各々のしきい値電圧の絶対値
の和または差との和からなる電位を発生する、特許請求
の範囲第５項ないし第７項のいずれかに記載の半導体記
憶装置。 - （９）前記第１の定電圧発生手段と前記第２の定電圧発
生手段は前記第１の定電圧源と前記第２の定電圧源との
間に直列に接続される、特許請求の範囲第５項ないし第
７項のいずれかに記載の半導体記憶装置。 - （１０）前記第１導電型トランジスタはｐチャンネル絶
縁ゲート電界効果トランジスタであり、前記第２導電型
トランジスタは、ｎチャネル絶縁ゲート電界効果トラン
ジスタである、特許請求の範囲第１項ないし第９項のい
ずれかに記載の半導体記憶装置。 - （１１）前記ビット線の各々は、前記第１および第２の
センスアンプ動作時の基準電位を与えるようにビット線
に接続されるダミーセルを備える、特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262541A JPH01102794A (ja) | 1987-10-15 | 1987-10-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262541A JPH01102794A (ja) | 1987-10-15 | 1987-10-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102794A true JPH01102794A (ja) | 1989-04-20 |
Family
ID=17377242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262541A Pending JPH01102794A (ja) | 1987-10-15 | 1987-10-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102794A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5881005A (en) * | 1996-02-01 | 1999-03-09 | Hitachi, Ltd. | Semiconductor integrated circuit device having a constant delay-time circuit for different operating voltages |
| US6285613B1 (en) | 1999-06-29 | 2001-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007153133A (ja) * | 2005-12-05 | 2007-06-21 | Denso Corp | 車載電気装置 |
-
1987
- 1987-10-15 JP JP62262541A patent/JPH01102794A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5881005A (en) * | 1996-02-01 | 1999-03-09 | Hitachi, Ltd. | Semiconductor integrated circuit device having a constant delay-time circuit for different operating voltages |
| US6285613B1 (en) | 1999-06-29 | 2001-09-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007153133A (ja) * | 2005-12-05 | 2007-06-21 | Denso Corp | 車載電気装置 |
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