JPH011027A

JPH011027A - 表示装置へビデオデータを与えるビデオ装置

Info

Publication number: JPH011027A
Application number: JP63-62059A
Authority: JP
Inventors: トビン・イー・フアーランド
Original assignee: アプル・コンピユータ・インコーポレーテツド
Priority date: 1987-03-19
Filing date: 1988-03-17
Publication date: 1989-01-05
Anticipated expiration: 2012-09-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野」本発明は、ビデオ表示装置用の７レームパツフアの分野
に関するものであり、更に詳しくいえば、フレームバッ
ファ用のアドレッシング機構に関するものである。

〔従来の技術〕

ビデオ表示装置に使用するためにビデオランダムアクセ
スメモ！ｊ　（ＶＲＡＭ）が近年商業的に利用されるよ
うになってきている。それらのビデオメモリはピクセル
データを格納するためのメモリアレイと、このメモリア
レイが形成されている基板と同じ基板に形成されている
シフトレジスタとを含む。データをシフトレジスタへ転
送する丸めに行アドレスが用いられる。それから、シフ
トレジスタ内のデータが読出されるスタート場所を識別
するために列アドレスが用いられる。シフトレジスタの
動作をアレイのアクセスと同期して行わせることができ
る。典型的には、ダイナミックＲＡＭのアクセシング速
度よりはるかに高い速度でデ−タがシフトレジスタから
桁送りにより出力される。

し解決すべき課題〕多くの用途においては、メモリ内の行線１本当り整数率
の走査線が説示される。すなわち、走査線の中間でシフ
トレジスタを空にできない。この相関が維持されなけれ
ばタイミングの問題およびその他の問題が生ずる。

ビデオメモリの１行当り非整数本または整数率の走置ｆ
１１を表示できるようにしながら、ＶＲＡＭをアドレッ
シングする回路を提供するものである。

本発明により提供される諸特徴のなかに、シフトレジス
タが空にされる前にメモリサイクルを開始させるために
用いられる先取り機構（ルックアヘッド・メカニズム）
がおる。この先取り機構によりシフトレジスタを、走査
線の中間で空にするようにできるとともに、走：ｆを続
けるために適時に再ロードできるようにされる。

〔発明の概要〕

この明細書に？いては、コンピュータの表示装置へＶＲ
ＡＭのアレイからビデオデータを与えるビデオ装置（以
後、ビデオ部またはビデオカードと呼ぶことがある）に
ついて説明する。ビデオ部とコンピュータの中央処理装
置ｉｉ　（ＣＰＵ　）の間でインターフェイスするため
にインターフェイス手段が用いられる。ＶＲＡＭに格納
されているピクセルデータが、インターフェイス手段と
ＶＲＡＭの間に結合されているアドレス発生器によリア
ドレスされる。アドレス発生器は、行アドレスを格納す
る行アドレス記憶装置と、列アドレスを格納する列アド
レス記憶値［を含む。列アドレスを受けるために列カウ
ンタが結合される。その列カウンタはピクセルのクロッ
ク速度（更に詳しくいえば、ＶＲＡＭのシフトレジスタ
からデータが桁送りされる速度）に同期してクロックさ
れる。行アドレスを受ける九めに行アドレスカウンタが
結合される。アドレッシング手段が、列カウンタが所定
のカウント（たとえば、シフトレジスタが２５６段を有
する場合には２５６）に達した時に行カウンタのカウン
トを増加させる制御手段を含む。そうすると、列カウン
トが零に戻されて、ＶＲＡＭアレイ中の次の一杯の行の
説示のために使用できるようにする。

また、好適な実施例においては、シフトレジスタが空に
される前に信号が発生される。その信号は、シフトレジ
スタに残っているビデオデータの量を見失わないことに
より発生される。ＶＲＡＭのメモリ場所からＶＲＡＭシ
フトレジスタヘデータの転送を開始させるために、その
先取り特徴が用いられる。

２つの異なるパｘ　（ＮｕＢｕａと６８０２０バス）に
対するビデオ部の両立性のような、本発明の池の争］こ
ついては、以下に記述において詳しく説明する。

〔実施例〕以下、図面を参照して本発明の詳細な説明する。

この明細書においては、中央処理装置（ＣＰＵ）と主メ
モｌ含むコンピュータにおいて使用する、ＶＲＡＭのア
レイを有するビデオ装置について説明する。本発明を完
全に理解できるようにするために、以下の説明において
は、特定のビット数等のような特定の事項の詳細につい
て数多く述べである。しかし、そのような特定の詳細事
項なしに本発明を実施できることが当業者には明らかで
ろろう。その他の場合には、本発明を不必要にめいまい
にしないようにするために、周知の回路およびタイミン
グは説明しなかった。

本発明のビデオ装置は、コンピュータの母板（マザーボ
ード）に挿入されるビデオカードとして実現される。第
１図に示されているコンビエータはＣＰＵＩＱを含む。

このＣＰＵは市販されている６８０２０マイクロプロセ
ツサである。ＣＰＵ１０はパス１２を介して主メモリ、
ＲＡＭ１１と交信する。

パス１２は、６８０２０マイクロプロセツサに関連する
プロトコルを用いる標準のパス構造である。

例えば、アドレス信号とデータ信号が別々の？ｔｌｌｋ
介して転送される、すなわち、それらの信号は共通の線
で多重化されることがない。コンピュータはカードが挿
入される複数のスロットを含む。それらのスロットはＮ
ｕＢｕａのパス１４へ結合される。

ＮｕＢｕｍインターフェイス１３が６８０２０パス１２
とＮｕＢｕａとの間でインターフェイスする。（たとえ
ば、ＮｕＢｕａにおいてデータ信号とアドレス信号が多
重化されるから、インターフェイス回路１３は多電化／
多重化解除手段を含む。）前記したように、ビデオカー
ド１５はコンピュータの１つのスロットの中に挿入され
、ＮｕＢｕａ　１４と交１ｇする。

ビデオカード１５からの出力は標準の赤信号と、緑信号
と、青（Ｎ号（ＫＧＢ）ｉ含む。それらの信号はビデオ
モニタに結合されて色狭示を行う。

図示のコンピュータに関連する数多くの回路、たとえば
、システムプログラムを格納するＲＯＭ％は図示してい
ない。コンピュータの他の面が年　　月　　日に出ｄｇ
れた［メモリ・マツピング・ユニット（避ＭＯＲＹ凧Ｐ
ＰＩＮＧ　ＵＮＩＴ）Ｊという名称の未決の米国特許出
願第　　　　　号年　　月　　日に出願された１カード
・フォー・コンピュータ・ウィズ拳エクスパンション・
スロット（ＣＡＲＤ　ＦＯＲＣＯＭＰＵＴＥＲＷＩＴＩ
（ＥＸＰＡＮＳＩＯＮＳＬＯＴＳ）　Ｊという名称の未
決の米国特許出禎第号、および　　　年　　月　　日に
出願された「メンラド・アンドψアバレイタス・フォー・
デターミニング・アベイラブル・メモリ・サイズ（ＭＥ
ＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＤＦＪ
ＴＥＲＭ−ＩＮＩＮＧ　ＡＶＡＩＬＡＢＬＥ　ＭＥｙｌ
ｏＲＹ　５ＩＺＥ）　Ｊという名称の未決の米国特許出
願第　　　　　号に開示されている。それらの米国特許
出願は全て本願出願人に譲渡されている。

スロットを有する第１図に示されているコンピュータは
アップ／Ｌ／＠マツキントツ７ユ（ＡｐｐｌｅＭａｃｉ
ｎｔｏｓｈ）コンピュータの１−オーブン・アーΦテク
チャ」バージョンを構成するものである。吏Ｋ、６８０
２０マイクロプロセツサの処理能力はこのコンピュータ
の初期のものよす優れている。ビデオカード１５は、こ
のコンピュータの初期のものの白黒ビデオとは異って、
カラービデオ（８号を与える。

第１図に示されているビデオカードの主な要素は、Ｎｕ
Ｂｕａインターフェイス回路２０と、カードタイミング
回路２１と、フレームバッファおよび制御器２２と、ビ
デオ出力回路２３とである。本発明のはとんどの部分が
フレームバッファおよび制御器２２に存するから、本１
ｍはフレームバッファおよび制御器に王として焦点を合
わせることにする。本発明が用いられる環境を王として
示すために、ＮｕＢｕａインターフェイス２ｕと、カー
ドタイミング回路２１と、フレームバッファおよび制御
器２２とを一般的な事項のみについて説明することにす
る。

Ｎ％ｔＢｕｓインターフェイス回路２０はコンピュータ
のＮｕＢｕａ　１４とビデオカード１５の間のインター
フェイスを行う。データ信号およびアドレス信号はＮｕ
Ｂｕａインターフェイス回路２０内でバッファされる。

ＮｕＢｕａ　Ｋ関連する周知のタイミング信号と制御信
号Ｊｄ　ＮｕＢｕ−インターフェイス回路２０を介して
カードへ結合される。それらは書込み出力イネイブル（
ＷＲＯＥ）、リセット、ＴＭＯおよびＴＭＩ、割込み要
求（ＩＲＱ）、確認応答（ａＡＣＫ）、スタートおよび
パス・クロックＩ、ＣＬＫ）として示されている。Ｎｕ
Ｂｕａインターフェイス回路２０からの出力は別々のデ
ータバスとアドレスバスを含む。

データバスはフレームバッファおよび制御ｉ２２とビデ
オ出力回路２３へ結合される。アドレスバスはカードタ
イミング回路２１を介してフレームバッファおよび制御
器２２へ結合される。ＮｕＢｕａインターフェイス回路
２０は周知の部品を用いて製作される。そのＮｕＢｕａ
インターフェイス回路の構造は本発明にとってはｉ要で
はない。

カードタイミング回路２１はカードレベルタイミングを
実行する。本発明で用いられているビデオタイミングは
フレームバッファおよび制御器２２により発生されるが
、それについては後で説明する。このカードレベルタイ
ミングは本発ａＡ独特のものではなくて、周知のタイミ
ング回路を使用できる。カードタイミング回路２１は、
選択（，８号を発生するために復号器で使用するスロツ
）ａ＆別線を受ける。カードタイミング回路２１はスタ
ート信号と、バスクロック（Ｂｕｓ　ＣＬＫ）　（ｅｉ
ｎト、！Ｊセット値号と、ＡＣＫ信号と、ＴＭＯ信号と
、ＴＭＩ信号と、ＩＲＱ信号と、−直同期（ＶＳＹＮＣ
）　４号と、ＷＲＯＥ信号も受ける。ここで説明してい
る実施例においては、カードタイミング回路は３つのプ
ログラム可能なプレイ論理集積回路から製造される。

カード回路２１の一部として、ビデオカードへ構成情報
を与える構成ＲＯＭも含まれる。

次に、第２図を参照することから始めてフレームバッフ
ァおよび制御器２１について詳しく説明する。ＶＲＡＭ
、メモリ制御、ＲＡＭアドレス発生およびデジタルビク
セルデータ発生のために、フレームバッファおよび制御
器２１は、一般に、ビデオタイミングおよびＲＡＭタイ
ミングを与える。フレームバッファおよび制御器２１へ
の特定の入力については後の図を参照して説明する。

ビデオ出力回路２３は色ルックアップテーブルを含む。

それらの色ルックアップテーブル（ＣＬＴ）はこの分野
において周知のものであって、たとえばある符号（たと
えばビクセルデータの８ビツト）を受け、所定の色を表
すデジタル信号、たとえば赤を餞す８ビツト、緑を表す
８ビツト、青を表す８ビツト、を与える。それらの信号
はアナログ信号に変換されてから色モニタを駆動するた
めに用いられる。それらの色ルックアップテーブルはあ
る場合にはＲＯＭである。ビデオ出力回路２３で用いら
れる特定のＣＬＴは、データバスに書込まれるＲＡＭで
ある。

フレームバッファおよび制御器の概観第２図に示すように、７レームパツフアおよび制御器は
フレームバッファ制御器２５と２つのＲＡＭ　パンクを
含む。ＲＡＭバンクはＲＡＭプレイ２Ｂ（パンクＯ）と
、ＲＡＭアレイ２７（パンク１）である。ＲＡＭアレイ
２６．２Ｔは表示のためのピクセルデータを格納し、そ
のピクセルデータはバス３３を介してピクセルクロック
速度（８ビツトまで並列に）で色ルックアップテーブル
へ送られる。

ここで説明している実施例においては、表示装置は６４
０　Ｘ　４８０ビクセルを有し、ビクセルクロック速度
は３０．２４ｍＨｚでろる。ピクセルデータはアレイか
らバス２４を介して続出され（選択されたアレイから３
２ビツト）、それからビクセル当り１　、２　、４また
は８ビツトでバス３３ヘクロツク出力される。

次に第３図と第４図を参照して７レームバツフア制御器
２５を詳しく説明する。この７レームバツフア制御器は
、リセット信号と、ビクセルクロック（ＰＩＸ　ＣＬＫ
）と、２０ｍＨｚ　タイミング信号と、物理アドレスス
トローブ（ＰＡＳ）と、ＴＭＱ信号と、ＴＭＩ信号と制
御選択信号と、ＲＡＭ選択信号とを受ける。データ線Ｄ
２４〜Ｄ３１が制御器へ結合され、制御レジスタをロー
ドするために用いられる。データ確認厄答信号（ＤＴ　
ＡＣＫ）がデータ転送プロトコルの一部としてフレーム
バッファ制御器により与えられる。第４図を参照して後
で詳しく説明ｊるように、フレームバッファ制御器によ
ってＮｕＢｕａ　’！たは６８０２０パスとのインター
フェイスを行なえるようにする。線３４上の信号は、２
つのバスのうちいずれがフレームバッファ制御器へ結合
されているかを示す。（いまの場合にはＮｕＢｕａが用
いられる。）フレームバッファ制御器２５は１９ビツト
アドレスフイールド（パンク選択のために１つ）も受け
る。

ビクセルデータ出力およびアドレスに加えて、制御器は
制御信号をアレイ２６と２７へ与える。

標準の行アドレスストローブ（ＲＡＳ）信号と列アドレ
スストローブ（ＣＡ８　）信号が両方のアレイへ与えら
れる。ＲＡＳ　ＯはパンクＯのための行アドレスストロ
ーブを示し、ＲＡＳＩはパンク１のための行アドレスス
トローブを示す。他の制御信号のために同様なｌ−ＯＪ
と「１」の記号性は法が用いられる。ＤＴＯＥＯ信号と
ＤＴＯＥ　１信号は、ビデオＲＡＭ中のフットレジスタ
にロードさせる４ｆＡ準のビデオＲＡＭ信号（データ転
送出力イネイブル）でおる。

ＷＥＮ　Ｏ線〜ＷＥＮ　３線の４線（ＷＥＮＯ−３）が
、データがバス２９からアレイに読込まれた時にパイト
レーン適訳のために両方のプレイへ結合される。

ＳＣＯは両方のアレイへ結合される直列クロック（信号
でおる。５ＯＥＯと５ＯＥＩは直列出力イネイブルであ
って、各パンクに１つ用いられる。

また、制御器は標準タイミング信号、とくにビクセルク
ロック信号、水平同期信号Ｉ　５ＹＮＣＨ）信号、垂直
同期（Ｖ　５ＹＮＣＨ）４号、複合同期（Ｃ５ＹＮＣＨ
）信号、および複合ブランキング（ＣＢＬ−ＡＮＫ　）
信号を与える。

ここで説明している実施例における谷アレイｑよ市販さ
れているビデオＲＡ　Ｍ、とくに日本電気Ｎｏ。

４１２６４ＲＡＭを８個有する。それらの谷「チップ」
は２５６行（行当ｐｌＫビット）のアレイ構成と、２５
６段（各段当９４ビット）のシフトレジスタとを含む。

したがって、各１６ビツトアドレス（行アドレス信号８
ビツト、列アドレス信号８ビツトで、バス２８において
多重化される）が各ビデオＲＡＭ中の１行を選択し、各
ＲＡＭのシフトレジスタに２５６　Ｘ　４ビツトを転送
できるようにする。信号ＳＯＥ　ＯとＳＯＥ　１により
アレイ２６または２７と選択できるようにされ、したが
って、谷アレイには８個の２５６　Ｘ　４レジスタがあ
るから、各アレイはデータの３２ビツトを２４へ結合で
きる。

制御器第３図にフレームバッファ制御器２５の王な部品が、イ
ンターフェイス回路３５と、ＲＡＭ制御器３６と、アド
レス発生器３７と、ビデオタイミング回路３８と、ビデ
オ用マルチプレクサとして示されている。第２図に示さ
れているフレームバッファ制御器２５へ結合されている
ある信号が第３図のインターフェイス回路３５へ結合さ
れる。（第３図のインターフェイス回路３５は第２図に
示されているインターフェイス回路２０とは異なシ、か
つそのインターフェイス回路２０の一部でもない。イン
ターフェイス回路２５はビデオカードとＮｕＢｕ＠の間
のインターフェイスを行う）。インターフェイス回路３
５はＮｕＢｕａから信号を受け、または６８０２０パス
から直接に信号を受け、制御器およびバッファにより使
用される制御信号を与える。インターフェイス回路３５
については第４図を参照して後で詳しく説明することに
する。

ＲＡＭ制御器３６は、それへの入力、とくにリセット信
号、ＲＡＭ選択信号、２０ｍＨｚクロック信号に加えて
、サイズＯ信号、サイズ１信号および読出し信号をイン
ターフェイス回路３５から受ける。

ＲＡＭ制御器はＲＡＭへ通常の制御信号主としてＲＡＳ
　。

ＣＡＳ、ＷＥＮ、　ＤＴＯＥ等の信号を与えるとともに
、ＮｕＢｕｍまたは６８０２０ハンドシエイクのために
データ確認応答信号を与える。サイズ０信号εサイズ１
　信号力、３２ビツトデータバスのどのバイトレーンが
使用されているかを判定する。ＲＡＭ制御器３６はＶＲ
ＡＭのリフレッシュも制御する。ＲＡＭ制御器は、本発
明にとっては重要でない通常の回路を用いる。

アドレス発生器３Ｔについては第５図と第６図を参照し
て説明する。

ビデオタイミング回路３Ｂはビクセルクロックを受け、
複合同期信号と、ブランキング信号と、水平同期信号と
、垂直同期信号とを発生する。タイミング回路３８はタ
イミング信号をアドレス発生器３７とマルチプレクサへ
も与える。ビデオタイミング回路３８は周知の回路を用
いて製作される。

マルチプレクサ３９は３２ビツトのデータをＲＡＭから
パス２４を介して受け、そのビデオデータをピクセルデ
ータバス３３へ結合する。データは、選択したモードに
厄じて、ビクセル当り１ビツト、２ビツト、４ビツトま
たは８ビツトで結合される。

次に第４図をひ照する。インターフェイス回路はラッチ
４１と４２を首む。それらのラッチはアドレスバスの１
８本の線を受ける。保持動作は物理アドレストローブＣ
ＰＡＳ）により制御される。

線３９上のＮｕＢｕａ適択信号または６８０２０適択信
号は、第４図に示されている回路からの出力の極性を制
御するＣ　ＮｕＢｕａと６８０２０は逆極性基準を有す
る）。このように、癲３９上の信号がラッチ４１．４２
へ結合されて線１８上の出力極性を制御し、同様に、線
３９上の信号は、同じ目的のために、マルチプレクサ４
８〜５１へ結合される。

（ｇ出し信号の極性は変東されない）。

ラッチ４３はＡＯ傷信号受け、ラッチ４４は人工傷号を
受け、２ツチ４５はサイズＯ信号を受け、ラッチ４６は
サイズｉ＠号を受け、ラッチ４Ｔは読出し・］ｌ！号を
受ける。２ツチ４３の出力端子がマルチプレクサ４８へ
結合され、明らかなように、マルチプレクサ４８０Ａ端
子が選択されると、ランチ４８の出力端子にＡＯ信号が
現われる。ラッチ４３のＱＮ出力とＲＡＭ４５のＱ出力
がナントゲート５２の入力端子へ与えられて、Ｂ入力を
マルチプレクサ４８へ与える。ラッテ４４のＱ出力がマ
ルチプレクサ４９０Ａ入力端子へ与えられるから、その
マルチプレクサ４９のＡ入力端子が選択されると、その
マルチプレクサの出力端子にＡ１信号が現われる。オア
ゲート５３がラッチ４５と４３のＱ出力を受け、ナント
ゲート５４０１つの入力端子・＼入力を与える。ラッチ
４４のＱＮ出力がナントゲート５４の他の入力端子へ与
えられる。

マルチプレクサ５Ｇがラッチ４５のＱ出力をＡ入力端子
に受け、したがって、入力端子Ａが選択された時にサイ
ズＯ償号がマルチプレクサ５０の出力端子へ結合される
。マルチブレフサ５００Ｂ入力端子はラッチ４５のＱＮ
出力を受ける。マルチプレクサ５１はＡ入力端子にラッ
チ４６のＱ出力（サイズ１信号）を受ける。したがって
、Ａ端子が選択された時にそのＱ出力はマルチプレクサ
５１の出力端子に結合される。マルチプレクサ５１のＢ
入力！１を子はナントゲート５５の出力端子へ結合さＪ
Ｌる。このナントゲートへの入力はＲＡＭ４５のＱＮ出
力と、ラッチ４３のＱ出力である。読出し信号はラッチ
４Ｔを介して直接結合される。

第４因に示されている回路の動作を理解するために、６
８０２０バスからの主な制御１８号が読出し、サイズ０
、サイズ１　、ＡＯ，ＡｌｊｒよびＰＡＳ″ｃ３）ルこ
とをまずｍ解すべきである。データ信号とアドレス信号
は多重化されない。ＮｕＢｕｉ＋に対しては、主な制御
・信号はＴＭＯ、ＴλＩＩ、ＡＯ，ＡＩ、　　スタート
でめる。アドレスとデータは多重化され、反転される。

サイズＯｆｆ信号とサイズ１信号は転送でれるデータの
サイズ、−ｊ７ｉわち、３２ビツトバスにおける８、１
６，３２．２４または３２ビット幅の転送を示す６ＡＯ
ｆＨ号とＡ１信号はバスのどこで転送が起るかを示す。

すなわち、たとえば、８ビツトの転送が線Ｄ７〜０１５
で起ることがある。

しかし、ＮｕＢｕｍは３バイトの転送はサポートしない
から、第１図の回路へ与えられた信号がＮｕＢｕａ信号
の時にはサイズＱ　（ＲＡＭ４Ｓへの入力）は常に高レ
ベルである。

第４図に示すように、信号ＡＯ，ＡＩ、サイズＯ。

サイズ１および読出しは６８０２０に適合する信号であ
り、使用される時にはそれらの信号はこの回路を介して
直接結合され、マルチプレクサの出力端子に現われる（
胱出し信号を除く）。第４図の回路への入力がＮｕＢｕ
ａから結合されると、それに従う方程式が第４図の回路
により実現される（ＴＭ１信号は読出し信号と解される
）。下記の式における「ｘ」はマルチプレクサからの出
力を示す。

ＸＡＯ＝　ＡＯ＠５ｉｚｅ　　０ＸＡＩ　＝ＡＯＶ　　５ｉｚｅ　　Ｏ−ＡＩＸ　　５ｌ
ｚｅ　　Ｏ＝　５ｉｚｅ　　ＯＸ　　５ｉｚｅ　　ｌ　
　＝　ＡＯ・５ｉｚｅ　　Ｏ上の式を実現することによ
りＮｕ［１ｕｓ制御信号が同じ信号に翻訳される。イン
ターフェイス回路が６８０２０パスへ直接結合されるも
のとすると、それらの同じ信号はインターフェイス回路
の出力端子において検出される。

アドレス発生器にりいて説明する前に、ＶＲＡＭおよび
それのアドレッシング機構を調べると助けとなる。第６
図にＶＲＡＭ６２が示されている。このＶＲＡＭ６２は
メモリアレイ６３とシフトレジスタ６４を有する。この
ＶＲＡＭは、第２図に示されているＲＡＭアレイ２６．
２７を構成する複数のＶＲＡＭのうちの１つのＲＡＭで
６る。前記したように、ＶＲＡＭに結合されている８ビ
ツト行アドレスはアレイ６３の行６６のようなデータの
行を選択する。このデータは、ｌｌ１Ｉ６５によｐ示さ
れているようにシフトレジスタ６４へ桁送りされる。Ｒ
ＡＭ＠４へ与えられる列アドレスが、シフトレジスタ６
４からのデータがシフトレジスタから出力線５８へ桁送
りされる（１度に４ビツト）スタート場所を選択する。

たとえば、列アドレスは行６６に沿う列６８に対応する
場所を選択できる。そうすると、１１５８に現われる第
１のデータは場所６８に格納されているデータである。

シフトレジスタが桁送９するにつれて、中活弧５９によ
り表されているデータはレジスタ６４から桁送りされる
。

次に第５図を参照する。アドレス発生器は長さマルチプ
レクサ７６を含む。このマルチプレクサは、特定のフレ
ームが、飛越し走査される表示の奇数走査線または偶数
走査線のいずれを有するかを示す信号を受ける。線１０
８を介してマルチプレク′９″Ｔ６へ結合される第２の
信号が、表示の各走査線対（偶数走査線と奇数走査線）
に対して要求されるデジタルデータの長さｋＷすデジタ
ル数を与える。前記したように、ここで説明している実
施例はビクセル当り１ビツト、２ビツト、４ビツトまた
は８ビツトを使用できるから、その長さは固定されたも
のではない。（櫨々のプログラムが、ソフトウェアによ
り、檀々の長さを選択できる。）ビクセル当り１ビツト
を用いるとすると、十分に少いデータ、したがって、各
走査線に対するビクセルデータを格納するために十分に
小さい記憶域が用いられる。！１０９上の信号は新しい
フレームが始る時を示し、後で説明するように、マルチ
プレクサＴ６の出力端子（線８９）におけるオフセット
における選択を制御するために用いられる。

長さマルチプレクサＴ６は、縁８９における出力を零、
線１０８における数、または線１０８における数の２分
の１にすることを許す（その目的については後で説明す
る）回路を含む。

加算器ＴＩは通常のデジタル加算器であって、線８ＳＩ
Ｋおけるオフセットを線８ａ上のペースアドレスまたは
線９０．９１上のアドレスに加算する。新しい各フレー
ムに対する線９２上の制御信号が線８上の信号を、奇数
フレームまたは掲載フレームのいずれが表示されるかに
応じて、零または線１０Ｂ上の数の２分の１に加えさせ
る。その後で、（フレームの残りに対して）線８９上の
デジタル数が［９０と９１上のデジタル数に加え合わさ
れる。ＶＲＡＭメモリのアドレスである加算器の出力が
行フィールドと列フィールド（おのおの８ビツト）を含
む。それらのフィールドはレジスタ８１と８２へ結合さ
ｎる行アドレスは行アドレスカウンタ８０へも結合され
、同様に列アドレスがＲＡＭ　（列）カウンタＴ９へ結
合される。

行マルチプレクサ８４は行アドレスカウンタ８０の出力
（線８６）と行アドレスレジスタ８２の出力（線９４）
の間で選択する。各フレームの初めに、マルチプレクサ
８４は行アドレスレジスタ８２の出力を選択する。ＶＲ
ＡＭに関連するシフトレジスタがそれの終りに達すると
、線９６におけるアドレスが選択される。カウンタ８０
は、レジスタ８２に格納されているアドレスを、シフト
レジスタがそれの終りに達するたびに（１だけ）増加さ
せる。

列マルチプレクサ８５はレジスタ８１の内容と、線９５
上の零アドレスとの間で選択する。各走査線の初めにレ
ジスタ８１ρ島らのアドレスが選択される。列カウンタ
７９へも結合されるそのアドレスは、データがＶＲＡＭ
のシフトレジスタ内で桁送りされる速度で増加させられ
る。（列カウンタ７９内の各カウントに対してＶＲＡＭ
からの３２ビツトがあるから、その速度はビクセルのク
ロック速度より低ン為。）列カウンタ１３が所定のカウ
ント（九とえば２５６）に違すると、線１０１に出力信
号が与えられる。その出力信号はマルチプレクサ８４に
線９６を遇択させ、マルチプレクサ８５に零アドレスを
選択させる。

線９３は、後述するカウント動作とアドレス転送を実現
するために、タイミング信号と制御信号を与える。

比較器８３が列カウンタ１ｇ内のカウントと、ルックア
ヘッド記憶手段１８に格納されているデジタル数と比較
する。そのカウントの内容は線９Ｔを介して比較器８３
へ結合され、記憶手段Ｔ８の内容はｍｓａを介して比較
器８３へ結合される。

列カウンタ７９の内容が記憶手段Ｔ８に格納されている
数に一致すると、比較器８３は信号を出刃１１００に生
ずる。ここで説明している実施例においては、ルックア
ヘッド記憶手段７８はデジタル数を格納する。そのデジ
タル数は変更できる（典型的にはソフトウェアにより）
。

マルチプレクサＢＴはマルチプレクサ８４の出力と、マ
ルチプレクサ８５の出力と、線１１２を介して与えられ
入力とを選択する。線１１２におけるアドレスはＣＰＵ
からＮｕＢｕａを介して受けられる。

それらはＶＲＡＭを通常のやり方でロードするために用
いられる。マルチプレクサ８４と８５からのアドレスは
走査中に用いられるアドレスでおる（スークリーンΦリ
フレツ７ユ）。

ＲＡＭバンク選択器８６が付加情報を受け、その付加情
報を通常のやり方で復号して、メモリアレイのバンク０
とバンク１０間で選択を行う。以下の説明のためには、
どのバンクが選択されるかはム要なことではない。

アドレス発生器の動作ここで、ＶＲＡＭプレイが表示のためのピクセルデータ
を含んでいると仮定する。（前記したように、そのピク
セルデータは線１１２からのアドレスでデータバス２９
に受けられ、それからそれらのアドレスは第２図のパス
２８を介してＶＲＡＭへ結合される。）　ＣＰＵは、た
とえば、第６図の表示６７の左上隅ＴＯに対するデータ
の場所に対応するベースアドレスを与える。このアドレ
スはメモリ内の行線の初めに一致する必要はない。すな
わち、ピクセルＴＯのためのデータがシフトレジモダ内
の中間で始まるように列アドレスが存在し得る。

ペースアドレスが線８８から加算器７７へ結合でれる。

これは新しいフレームであるから（奇数走査線と仮定す
る）、線８９上のＯが加算器へ結合される。加算器Ｔ７
の出力はペースアドレスを含む。このペースアドレスは
レジスタ８１．！：８２へ結合されるとともに、カウン
タ７９と８０へｏ　−ドされる。シフトレジスタ（たと
えば第６図のシ７トレジス″り６４）からデータがクロ
ックされるにつれて、カウンタＴ９のカウントが増加さ
せられる。シフトレジスタの各積送りごとに３２ビツト
のデータ語がＶＲＡＭから結合される。ピクセル当り８
ビツトが用いられるものとすると、ピクセルクロック速
度の４分の１の速度でカウンタ７９のカウントが増加さ
せられる。同様に、ビクセル当９１ビットが用いられる
と、ピクセルクロック速度の３２分の１の速度でカウン
タ７９０カウントが増加される。（実際に、表示モード
の要求に見合うのに十分な速度でデータがアクセスされ
る限りは、シフトレジスタはピクセルクロックから同期
して動作できる。その場合は一時的記憶装置すなわちパ
ンファを必要とすることがある。）カウンタＴ９のカウ
ントが所定の値（たとえば２５６）に達すると、シフト
レジスタの最後の段がアクセスされる。線１０１上の信
号は行マルチプレクサ８４にｍｓｓ上のアドレスを選択
させる。たとえばこれ＃ｉｌだけ増加させられたベース
行アドレスである。すなわち、メモリ中の次の行である
。

゛また、ＭＡ１０１上の信号はマルチプレクサ８５に線
９５を選択させ、シフトレジスタの初段が選択される。

ｌた、カウンタＴ８がリセットされる（Ｏカウント〕。

その後の各走査線に対して、行アドレスレジスタ８２か
らの行アドレスとレジスタ８１からの列アドレスが線８
９上のオフセットに加え会わされる。それから、新しい
アドレスがレジスタ８１゜８２に結合され、マルチプレ
クサ８４．８５により選択される。

奇数走査線が表示されると、前記し友ように、最初の走
査線の後で［１８９上のオフセットがペースアドレスに
加え合わされる（ペースアドレスが用いられる走査線１
を除く）。すなわち走査線３に対して、次の線を得るた
めに、線９０と９１上のアドレス（これはペースアドレ
スである）がオフセットに加え合わされる。走立ａ５に
対しては、オフセットが走査１１ｉｉ１３に対応する線
９０と９１上のアドレスに加え合わされ、それにより走
査線５に対するスタートアドレスを与える、寺である。

偶数走査線に対しては、走査線２に対・ｒるＶＲＡＭ内
の場所をフレームのスタート時にアドレスしなければな
らない。ここで、走ｆ？！ｉｉ２に対するアドレスを得
るために線１０ａ上の長さの半分が一８８上のペースア
ドレスに加え合わされる。總９０゜９１からのこのアド
レスが全長（線８９上のオフセット）に加え合わされて
、走査線４とフレーム中の残υの走査線のためのアドレ
スを得る。

このように、奇数走査線について要約すると、オフセッ
トが最初は０であるが、偶数走金線に対してはオフセッ
トは最初は長さの半分である。飛越し走査でない表示に
対しては奇数−偶数信号は求められず、線１０８上の長
さは表示上の連続する走査線の間のデータの長さに一致
する。

再び＠６図を参照すると、第５図のアドレス発生の重要
性を一層容易に理解で籾る。表示６７の走査ＭＡ７５が
走査中であると仮定する。また、レジスタ８１と８２に
結合されているアドレスがアレイ６３の行６６と列場所
６８に対応するとも仮定する。この全行はシフトレジス
タへ転送され、シフトレジスタからの最初のデータが列
場所６８に対応する。これにより走査線７５のピクセル
６９ニ対スるピクセルデータが与えられる。７７トレジ
スタ６４からデータが積送りされるにつれて、もちろん
、線Ｔ５に着色するために必要なビデオ信号を得るため
に、そのデータは色ルックアップ表を介して使用される
。カウンタ７９のカウントが増加させられる。この場合
には、２５６に達するために必要なカウントの数は中括
弧５９で囲まれる部分に対応する。シフトレジスタの終
りに達すると、行６６０として示されているアレイ中の
次の行からデータがロードされる（このアドレスはカウ
ンタ８０からでめる）。いまは列アドレスは０でめυ、
線９５からマルチプレクサ８５により選択される。場所
７２におけるデータがｉ７５のピクセル７４のためのピ
クセルデータを与える。

したがって、ピクセル７３のためのデータが、線Ｔ１に
より示されているように、行６６のＩＰ！９から来る。

次のピクセル７４のためのデータが次の行（行６６０）
から来るが、シフトレジスタの初め（列７２）から来る
。これの意味は、アレイ６３にデータが格納されても、
それは一定数の走査線に対応する一定数の行に必ずしも
マツプされないことでらる。こうすることにより、デー
タをアレイ６３に一層効率的に格納できる。

ある行をアドレスし、データをその行からシフトレジス
タに転送するためにメモリサイクル時間が豊水される。

この時間はピクセル速度とくらべると比較的長い。本発
明は、シフトレジスタ内のデータの終りに近づいている
ことを装置に警報するルックアヘッド％徴を構成するも
のである。ピクセルＴ３に対するデータに達する面にル
ックアヘッド機構が起動されることを示すために表示６
７０線１０５が用いられる。

ルックアヘッド機構はＷｋｓ図のルックアヘッド記憶手
段７８１に用いる。前記したようにその数は格納されカ
ウンタ７９の内容と比較される。シフトレジスタの終り
に達する前に、線１０Ｇに信号が生ずる。この信号は、
データをシフトレジスタに転送する時間シーケンスをス
タートさせるＲＡＭ制＃信号として用いられる。（次の
行からシフトレジスタへデータを迅速に転送できるよう
にするために、データがシフトレジスタから積送りによ
り出力される間にＤＴＯＥ信号をアサートで自る。）こ
れによりメモリアレイの行から行へのデータの円滑な遷
移が行われる。第６図のルックアヘッド１０５はプログ
ラム可能である。すなわち、より多くのピクセルデータ
（たとえば、ピクセル肖り８ビツト）を心安とする時に
より長いルックアヘッドが用いられ、より少いピクセル
データ（たとえば、ピクセル当り１ビツト）を必要とす
る時により短い時間が用いられる。

ここで説明している実施例においては、比較器８３がカ
ウンタＴ９のカウントの上位６ビツトを調べ、記憶装置
８０が３ビツトから６ビツトまでプログラムできる。

以上、ビデオＲＡＭを非常に効率的に使用し、メモリの
行当り整数率の走査線を有することなしにピクセルデー
タをビデオＲＡＭに格納できるようにする。

【図面の簡単な説明】

第１図は本発明の好適な実施例におＶ）で本発明を実施
したビデオ部（ビデオカード）とＮｕＢｕａインターフ
ェイス回路を介するコンピュータへのカードの結合を示
すブロック図、第２図は第１図の７レームバツフアおよ
び制御器のブロック図、第３図は第２図の制御器の部分
ブロック図、第４図は第３図のバスインターフェイス回
路の一部の回路図、１１ｇ５図は本発明の好適な実施例
に用ｖ１られるアドレス発生器の詳しいブロック図、第
６図は第５図に示されているアドレス発生器の動作を説
明するために用いられる線図である。１０・・・・ＣＰＵ、　　１１・−・・ＲＡＭ、　１３
　。２０・・嗜・ＮｕＢｕａインターフェイス回路、１５・
・・・ビデオカード、２１・・・９力−ドタイミング回
路、２２・・・・フレームバッファおよび制御器、２３
・・・・ビデオ出力回路、２５・−・φフレームバッフ
ァ１ｔｉｌｊ御！、２６　、２７・・・・ビデオＲＡＭ
アレイ、３５・・・・インターフェイス回路、３６φ・
・・ＲＡＭ制御器、３７・拳・・アドレス発生器、３８
・・・・タイミング回路、３９・・・・ビデオマルチプ
レクサ、４１〜４Ｔ・・・・ラッチ、４８〜５１・・・
・マルチプレクサ、７６・・・幸長さマルチプレクサ、
７７・・・・加算器、７８−・・・ルックアヘッド記憶
手段、７９・・・・ＲＡＭカウンタ、８０・・・修行ア
ドレスカウンタ、８１・Φ・・列アドレスレジスタ、８
２・・・・行アドレスレジスタ、８３・・・・比較器、
８４・・・・行マルチプレクサ、８５・・・・列マルチ
プレクサ、８６・・・・ＲＡＭバンク選択器。

Claims

【特許請求の範囲】

（１）中央処理装置（ＣＰＵ）を含むコンピユータへ結
合された時に表示装置へビデオデータを与えるビデオ装
置において、前記ＣＰＵに対してインターフエイスするインターフェ
イス手段と、複数のビデオランダムアクセスメモリ（ＶＲＡＭ）を有
するピクセルデータメモリと、前記インターフェイス手段と前記ピクセルデータメモリ
の間に結合されている前記ＶＲＡＭをアドレスするアド
レッシング手段と、を備え、このアドレッシング手段は、（ａ）行アドレスを格納する行アドレス記憶装置と、（ｂ）列アドレスを格納する列アドレス記憶装置と、（ｃ）前記行アドレスを増加させる行カウンタ手段と、（ｄ）前記列アドレスを受ける列カウンタ手段と、（ｅ
）この列カウンタ手段が所定のカウントに達した時に前
記行カウンタ手段を選択する制御手段と、を備え、それにより前記ピクセルデータメモリはアクセ
スされてビデオデータを与えることを特徴とする表示装
置へビデオデータを与えるビデオ装置。
（２）６８０２０中央処理装置（ＣＰＵ）と、主メモリ
と、前記ＣＰＵと前記主メモリと交信するＮｕＢｕａと
を含むコンピユータへ結合された時にビデオデータを表
示装置へ与えるビデオ装置において、前記ＮｕＢｕａま
たは前記６８０２０ＣＰＵの１つと選択的にインターフ
エイスするインターフェイス手段と、複数のビデオランダムアクセスメモリ（ＶＲＡＭ）を有
するピクセルデータメモリと、前記インターフェイス手段と前記ピクセルデータメモリ
の間に結合されている前記ＶＲＡＭをアドレスするアド
レッシング手段と、を備え、このアドレッシング手段は、（ａ）行アドレスを格納する行アドレス記憶装置と、（ｂ）列アドレスを格納する列アドレス記憶装置と、（ｃ）前記行アドレスを受けるために結合された行カウ
ンタと、（ｄ）前記列アドレスを受けるために結合された列カウ
ンタと、（ｅ）この列カウンタが所定のカウントに達した時に前
記行カウンタを増加させる制御手段と、を備え、それに
より前記ピクセルデータメモリはアクセスされてビデオ
データを与えることを特徴とする表示装置へビデオデー
タを与えるビデオ装置。
（３）中央処理装置（ＣＰＵ）と主メモリを含むコンピ
ユータへ結合された時に表示装置へビデオデータを与え
るビデオ装置において、前記ＣＰＵに対してインターフェイスするインターフェ
イス手段と、複数のビデオランダムアクセスメモリ（ＶＲＡＭ）を有
するピクセルデータメモリと、前記インターフェイス手段と前記ピクセルデータメモリ
の間に結合されている前記ＶＲＡＭをアドレスするアド
レッシング手段と、を備え、このアドレッシング手段は、（ａ）ベースアドレスとオフセットを受ける加算器と、（ｂ）この加算器から受けた行アドレスを格納する行ア
ドレス記憶装置と、（ｃ）前記加算器から受けた列アドレスを格納する列ア
ドレス記憶装置と、（ｄ）前記行アドレスを受けるために結合された行カウ
ンタと、（ｅ）前記列アドレスを受けるために結合され、前記Ｖ
ＲＡＭのシフトレジスタからデータが桁送りされる速さ
でクロックされる列カウンタと、（ｆ）この列カウンタ
が所定のカウントに達した時に前記行カウンタを増加さ
せる制御手段と、を備え、それにより前記ピクセルデー
タメモリはアクセスされてビデオデータを与えることを
特徴とする表示装置へビデオデータを与えるビデオ装置
。
（４）中央処理装置（ＣＰＵ）と主メモリへ結合された
時に表示装置へビデオデータを与えるビデオ装置におい
て、行アドレスによりアドレスされる記憶装置アレイと、列
アドレスによリアドレスされるシフトレジスタとをおの
おの含む複数のビデオランダムアクセスメモリ（ＶＲＡ
Ｍ）と、前記行アドレスと前記列アドレスを与えるアドレッシン
グ手段と、前記シフトレジスタからのデータの桁送りの終る前に第
１の信号を与える検出手段と、前記第１の信号が前記検出手段から受けられた時に第２
の信号を前記ＶＲＡＭへ与える制御手段と、を備え、そ
れにより前記ＶＲＡＭはアドレスされることを特徴とす
るビデオデータを表示装置へ与えるビデオ装置。