JPH01265348A - 図形処理装置 - Google Patents
図形処理装置Info
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- JPH01265348A JPH01265348A JP63093448A JP9344888A JPH01265348A JP H01265348 A JPH01265348 A JP H01265348A JP 63093448 A JP63093448 A JP 63093448A JP 9344888 A JP9344888 A JP 9344888A JP H01265348 A JPH01265348 A JP H01265348A
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- data
- memory
- addresses
- bit
- data processing
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリに記憶された図形データを処理する図
形処理装置に係り、特に、メモリの使用個数を少なくし
て小型化できる図形処理装置に関する。
形処理装置に係り、特に、メモリの使用個数を少なくし
て小型化できる図形処理装置に関する。
表示用メモリ（フレームバッファ）に文字や図形データ
を発生し１表示装置やプリンタ等の出力装置に出力せし
める図形処理装置としては、例えば、特開昭６０−１３
６７９３号公報に開示がある。この従来例においては、
画素を構成するデータを同一ワード内にパックして記憶
する手法により、図形描画の高速化を達成している。以
前の手法では画素情報が複数ワードにまたがったのに対
して、メモリには１ワード（１６ビツト）単位でアクセ
スするため、画素の情報を同一ワード内にパックすれば
、１回のアクセスで１画素を更新でき高速になる。
を発生し１表示装置やプリンタ等の出力装置に出力せし
める図形処理装置としては、例えば、特開昭６０−１３
６７９３号公報に開示がある。この従来例においては、
画素を構成するデータを同一ワード内にパックして記憶
する手法により、図形描画の高速化を達成している。以
前の手法では画素情報が複数ワードにまたがったのに対
して、メモリには１ワード（１６ビツト）単位でアクセ
スするため、画素の情報を同一ワード内にパックすれば
、１回のアクセスで１画素を更新でき高速になる。
上記従来例では、１６ビツトのデータバスにメモリを接
続しているが、通常フレームバッファに用いられるＤ
ＲＡ Ｍ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓｍｏ＋ｍｏｒｙ）は１ビツトあるいは４ビツトのデ
ータバスを有するものが一般的であり、最低でも４〜１
６個のメモリ素子が必要とされた。この点が装置の小型
化を阻む問題となっていた。
続しているが、通常フレームバッファに用いられるＤ
ＲＡ Ｍ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓｍｏ＋ｍｏｒｙ）は１ビツトあるいは４ビツトのデ
ータバスを有するものが一般的であり、最低でも４〜１
６個のメモリ素子が必要とされた。この点が装置の小型
化を阻む問題となっていた。
本発、明の目的は、少ないビット幅のデータバスを介し
ての転送を可能にすることにより、メモリ素子の使用個
数を少なくして装置の小型化を図るものである。
ての転送を可能にすることにより、メモリ素子の使用個
数を少なくして装置の小型化を図るものである。
上記目的を達成するために、本発明では、データを処理
するプロセッサ手段とメモリとの間にデータの変換手段
を設け、プロセッサ手段のデータバス幅に対してメモリ
のデータバス幅を小さくできるようにした。この変換手
段には、読み出しデータを一時記憶するラッチと、書き
込みデータのマルチプレクスを内蔵する。
するプロセッサ手段とメモリとの間にデータの変換手段
を設け、プロセッサ手段のデータバス幅に対してメモリ
のデータバス幅を小さくできるようにした。この変換手
段には、読み出しデータを一時記憶するラッチと、書き
込みデータのマルチプレクスを内蔵する。
本発明による図形処理装置では、メモリに対しては時分
割にアクセスし、上記変換手段にて並列データに変換す
るものである。すなわち、データの読み出し時には、時
分割に順次読み出されたデータをラッチに一時記憶した
のち、並列データとしてプロセッサに与える。また、デ
ータの書き込み時には、プロセッサから与えられる並列
データをマルチプレクスを介して順次時分割にメモリに
書き込む。
割にアクセスし、上記変換手段にて並列データに変換す
るものである。すなわち、データの読み出し時には、時
分割に順次読み出されたデータをラッチに一時記憶した
のち、並列データとしてプロセッサに与える。また、デ
ータの書き込み時には、プロセッサから与えられる並列
データをマルチプレクスを介して順次時分割にメモリに
書き込む。
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明を用いた図形処理装置の構成を示したも
のである。図形処理装置は、図形処理プロッセサＡ Ｃ
ＲＴ Ｃ（Ａｄｄｖａｎｃｅｄ ＣＲＴ Ｃｏｎｔｒｏ
ｌｌｅｒ）１０．Ｍ Ｉ ＶＡＣ（Ｍｅｍｏｒｙ Ｉｎ
ｔｅｒｆａｃｅ ａｎｄ Ｖｉｄｅ。
のである。図形処理装置は、図形処理プロッセサＡ Ｃ
ＲＴ Ｃ（Ａｄｄｖａｎｃｅｄ ＣＲＴ Ｃｏｎｔｒｏ
ｌｌｅｒ）１０．Ｍ Ｉ ＶＡＣ（Ｍｅｍｏｒｙ Ｉｎ
ｔｅｒｆａｃｅ ａｎｄ Ｖｉｄｅ。
Ａｔｔｒｉｂｕｔｅ Ｃｏｎｔｒｏｌｌｅｒ） ２０、
フレームノ＜ツファ３０、ＣＰＬＴ（カラーパレット内
蔵ＤＡＣ）４０、およびＣＲＴ５０から構成されている
。ＭＩＶＡＣ２０は、ＡＣＲＴＣｌｏがフレームバッフ
ァ３０をアクセスするのに必要な各種制御信号、および
アドレスを生成する。また、ＡＣＲＴＣｌｏの基準信号
である２ＣＬＫを生成する。さらに、フレームバッファ
３０からのパラレルデータを、ビデオ信号用のシリアル
データに変換する機能を有している。
フレームノ＜ツファ３０、ＣＰＬＴ（カラーパレット内
蔵ＤＡＣ）４０、およびＣＲＴ５０から構成されている
。ＭＩＶＡＣ２０は、ＡＣＲＴＣｌｏがフレームバッフ
ァ３０をアクセスするのに必要な各種制御信号、および
アドレスを生成する。また、ＡＣＲＴＣｌｏの基準信号
である２ＣＬＫを生成する。さらに、フレームバッファ
３０からのパラレルデータを、ビデオ信号用のシリアル
データに変換する機能を有している。
ＭＩＶＡＣ２０は、ＡＣＲＴＣｌｏからの制御信号（Ａ
Ｓ、ＭＣＹＣ，ＤＲＡＷ、ＭＲＤなど）を受け、フレー
ムバッファ３ｏの読み出し、書き込みを行なう。その際
フレームバッファ３０に用いるＤ ＲＡ Ｍ （Ｄｙｎ
ａｍｉｃ ＲＡＭ）用の制御信号（ＲＡＳ、Ｃ５，ＯＥ
、ＷＥ）を生成し、またＡＣＲＴＣＩＯから受けた、フ
レームバッファ３０用のアドレスをロウ／カラムアドレ
スにマルチプレクスし、出力する。フレームバッファ３
０には、スタティックカラムモードを用いて、１回のロ
ウアドレスに続けて複数回のカラムアドレスを出力して
いる。本実施例ではスタティックカラムモードを用いて
いるが、他の連続読み出し方式（例えば、ページモード
、ニブルモード等）と組合せても良い。
Ｓ、ＭＣＹＣ，ＤＲＡＷ、ＭＲＤなど）を受け、フレー
ムバッファ３ｏの読み出し、書き込みを行なう。その際
フレームバッファ３０に用いるＤ ＲＡ Ｍ （Ｄｙｎ
ａｍｉｃ ＲＡＭ）用の制御信号（ＲＡＳ、Ｃ５，ＯＥ
、ＷＥ）を生成し、またＡＣＲＴＣＩＯから受けた、フ
レームバッファ３０用のアドレスをロウ／カラムアドレ
スにマルチプレクスし、出力する。フレームバッファ３
０には、スタティックカラムモードを用いて、１回のロ
ウアドレスに続けて複数回のカラムアドレスを出力して
いる。本実施例ではスタティックカラムモードを用いて
いるが、他の連続読み出し方式（例えば、ページモード
、ニブルモード等）と組合せても良い。
読み出し、書き込みデータは、ＭＩＶＡＣ２０を介して
、ＡＣＲＴＣＩＯとフレームバッファ３０間で、データ
転送される。
、ＡＣＲＴＣＩＯとフレームバッファ３０間で、データ
転送される。
表示動作では、フレームバッファ３０から読み出された
パラレルデータは、ＭＩＶＡＣ２０に取り込まれ、内蔵
されているパラレル／シリアル変換機でシリアルデータ
に変換され、デジタルビデオ信号として出力される。こ
のデジタルビデオ信号は、ＣＰＬＴ４０でアナログビデ
オ信号に変換され、ＣＲＴ５０に表示する。本実施例で
は出力装置としてＣＲＴ５０を用いているが、プリンタ
等の他の出力装置とすることもできる。
パラレルデータは、ＭＩＶＡＣ２０に取り込まれ、内蔵
されているパラレル／シリアル変換機でシリアルデータ
に変換され、デジタルビデオ信号として出力される。こ
のデジタルビデオ信号は、ＣＰＬＴ４０でアナログビデ
オ信号に変換され、ＣＲＴ５０に表示する。本実施例で
は出力装置としてＣＲＴ５０を用いているが、プリンタ
等の他の出力装置とすることもできる。
第２図は、Ｍ Ｉ ＶＡＣ２０のビン配置を示したもの
である。本実施例のＭ Ｉ ＶＡＣ２０には、高速のバ
イポーラ技術と低消費電力のＣＭＯ８技術を複合した、
Ｈｉ−ＢｉＣＭＯ５（Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃ
ｅＢｉｐｏｌｅｒ ＣＭＯＳ）技術を用いており、高速
、高駆動能力の論理回路を比較的低消費電力で実現して
いる。ＭＩＶＡＣ２０はＰ Ｌ ＣＣ（Ｐｌａｓｔｉｃ
ＬｅａｄｅｄＣｈｉｐ Ｃａｒｒｉｅｒ） ６８ピン
パツケージを使用しているため、面実装が可能であり１
図形処理装置の実装基板の小型化が図れる。
である。本実施例のＭ Ｉ ＶＡＣ２０には、高速のバ
イポーラ技術と低消費電力のＣＭＯ８技術を複合した、
Ｈｉ−ＢｉＣＭＯ５（Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃ
ｅＢｉｐｏｌｅｒ ＣＭＯＳ）技術を用いており、高速
、高駆動能力の論理回路を比較的低消費電力で実現して
いる。ＭＩＶＡＣ２０はＰ Ｌ ＣＣ（Ｐｌａｓｔｉｃ
ＬｅａｄｅｄＣｈｉｐ Ｃａｒｒｉｅｒ） ６８ピン
パツケージを使用しているため、面実装が可能であり１
図形処理装置の実装基板の小型化が図れる。
第３図（ａ）、第３図（ｂ）は、ＭＩＶＡＣの各種イン
タフェース信号を示したものである。ＭＩＶＡＣの入出
力信号を大きく分けると、Ｍ Ｉ ＶＡＣの動作を制御
する動作制御信号、ＡＣＲＴＣとのインタフェース信号
、フレームバッファとのインタフェース信号、デイスプ
レィとのインタフェース信号などである。
タフェース信号を示したものである。ＭＩＶＡＣの入出
力信号を大きく分けると、Ｍ Ｉ ＶＡＣの動作を制御
する動作制御信号、ＡＣＲＴＣとのインタフェース信号
、フレームバッファとのインタフェース信号、デイスプ
レィとのインタフェース信号などである。
動作制御信号の内ＩＮＣＬＫは、Ｍ Ｉ ＶＡＣ（７）
基準となるクロックを入力する。ＡＣＲＴＣとのインタ
フェース信号には、ＡＣＲＴＣの基準クロックとなる２
ＣＬＫ、読み出し、書き込み動作を制御するＭＲＤ、Ｄ
ＲＡＷなとの制御信号、さらにＭＡＤＯ−ＭＡＤＩ ５
（７）７ドレス／データバス、ＭＡ１６〜ＭＡ１９のア
ドレスバスなどが含まれる。フレームバッファとのイン
タフェース信号には、ＤＲＡＭ用の制御信号であるＲＡ
Ｓ、Ｃ８、○Ｅ、ＷＥと、ＦＡＯ−ＦＡＯ（７）Ｏつ／
カラムアドレスが含まれる。デイスプレィとのインタフ
ェース信号には、表示用データをパラレル／シリアル変
換して得られるデジタルビデオ信号や、ＩＮＣＬＫを分
周して生成するＤＯＴＣＫなどが含まれる。
基準となるクロックを入力する。ＡＣＲＴＣとのインタ
フェース信号には、ＡＣＲＴＣの基準クロックとなる２
ＣＬＫ、読み出し、書き込み動作を制御するＭＲＤ、Ｄ
ＲＡＷなとの制御信号、さらにＭＡＤＯ−ＭＡＤＩ ５
（７）７ドレス／データバス、ＭＡ１６〜ＭＡ１９のア
ドレスバスなどが含まれる。フレームバッファとのイン
タフェース信号には、ＤＲＡＭ用の制御信号であるＲＡ
Ｓ、Ｃ８、○Ｅ、ＷＥと、ＦＡＯ−ＦＡＯ（７）Ｏつ／
カラムアドレスが含まれる。デイスプレィとのインタフ
ェース信号には、表示用データをパラレル／シリアル変
換して得られるデジタルビデオ信号や、ＩＮＣＬＫを分
周して生成するＤＯＴＣＫなどが含まれる。
第４図は、ＭＩＶＡＣの内部構成を示したものである。
ＭＩＶＡＣは、ＡＣＲＴＣの内部に記憶されたユーザ一
定義可能なアトリビュートコードを７トリビユートコー
ドラツチ２０１１でラッチし、これをＶＣＦデコーダ２
０１２でデコードした信号を用いて、各種の動作モード
が可能となっている。
定義可能なアトリビュートコードを７トリビユートコー
ドラツチ２０１１でラッチし、これをＶＣＦデコーダ２
０１２でデコードした信号を用いて、各種の動作モード
が可能となっている。
Ｍ Ｉ ＶＡＣ（７）動作の基準となるＩＮＣＬＫは、
ＩＮＣＬＫ２００６およびＩＮＣＬＫ分周回路２００９
により２．４．８．１６．３２分周される。
ＩＮＣＬＫ２００６およびＩＮＣＬＫ分周回路２００９
により２．４．８．１６．３２分周される。
ステイトデコーダ２０ｏ７でこれらを組合せることで、
動作のタイミング信号を生成する。このタイミング信号
は、各ロジックで使用される。
動作のタイミング信号を生成する。このタイミング信号
は、各ロジックで使用される。
ＡＣＲＴＣの基準となる２ＣＬＫは、２ＣＬＫジエネレ
ータ２００８で生成される。２ＣＬＫは、１メモリサイ
クルで複数回のリード／ライトを行なうため、前半のサ
イクルを短くし、後半のサイクルを長くした非対称形で
ある。
ータ２００８で生成される。２ＣＬＫは、１メモリサイ
クルで複数回のリード／ライトを行なうため、前半のサ
イクルを短くし、後半のサイクルを長くした非対称形で
ある。
ＤＯＴＣＬＫは、ＩＮＣＬＫの１．２．４分周信号をマ
ルチプレクス２ｏ１０でマルチプレクスし出力する。ど
の分周信号を出力するかは、ＭＩＶＡＣの動作モードに
より自動的に選択される。
ルチプレクス２ｏ１０でマルチプレクスし出力する。ど
の分周信号を出力するかは、ＭＩＶＡＣの動作モードに
より自動的に選択される。
ＡＣＲＴＣから入力されたＭＡＤＯ−ＭＡＤＩ５、ＭＡ
１６〜ＭＡＤ１９のフレームバッファ用アドレスは、ラ
ッチ２００１により一旦ラッチされ、マルチプレクス２
００３で、ロウ／カラムアドレスにマルチプレクスし、
フレームバッファ用アドレスＦＡＯ−ＦＡ９の１０ビツ
トアドレスを生成する。またカラムアドレスカウンタ２
００２を内蔵し、このカウンタの値をラッチしたアドレ
スとマルチプレクス２００３でマルチプレクスしてカラ
ムアドレスの一部として使用することで、１メモリサイ
クルに数回のり−ド／ライトを行なうことが可能となる
。
１６〜ＭＡＤ１９のフレームバッファ用アドレスは、ラ
ッチ２００１により一旦ラッチされ、マルチプレクス２
００３で、ロウ／カラムアドレスにマルチプレクスし、
フレームバッファ用アドレスＦＡＯ−ＦＡ９の１０ビツ
トアドレスを生成する。またカラムアドレスカウンタ２
００２を内蔵し、このカウンタの値をラッチしたアドレ
スとマルチプレクス２００３でマルチプレクスしてカラ
ムアドレスの一部として使用することで、１メモリサイ
クルに数回のり−ド／ライトを行なうことが可能となる
。
ＡＣＲＴＣからの制御信号は、ラッチ２ｏ０４で一旦ラ
ッチされる。ＤＲＡＷ、ＭＲＤにより、描画リードサイ
クル、描画ライトサイクル、又は、表示すイクルかを判
定する。ＤＲＡＷがロウレベル、ＭＲＤがハイレベルの
描画リードサイクルでは、メモリコントロール２ｏ０５
により生成された、ＲＡＳ、Ｃ８、○Ｅを出力し、メモ
リから描画データを読み出す。１サイクル中に数回読み
出されたデータは、入力データラッチ２０１５で一旦ラ
ッチされ、リードデータラッチ２０１６に転送され、再
度ラッチされる。このデータは、ＭＡ出力コントロール
２０００により、ＡＣＲＴＣのデータ取り込みタイミン
グに合わせて、ＭＡＤＯ〜ＭＡＤ１５のデータバスに出
力される。
ッチされる。ＤＲＡＷ、ＭＲＤにより、描画リードサイ
クル、描画ライトサイクル、又は、表示すイクルかを判
定する。ＤＲＡＷがロウレベル、ＭＲＤがハイレベルの
描画リードサイクルでは、メモリコントロール２ｏ０５
により生成された、ＲＡＳ、Ｃ８、○Ｅを出力し、メモ
リから描画データを読み出す。１サイクル中に数回読み
出されたデータは、入力データラッチ２０１５で一旦ラ
ッチされ、リードデータラッチ２０１６に転送され、再
度ラッチされる。このデータは、ＭＡ出力コントロール
２０００により、ＡＣＲＴＣのデータ取り込みタイミン
グに合わせて、ＭＡＤＯ〜ＭＡＤ１５のデータバスに出
力される。
またＤＲＡＷがロウレベル、ＭＲＤがロウレベルの描画
ライトサイクルでは、メモリコントロール２００５によ
り生成された、ＲＡＳ、Ｃ８，ＷＥを出力し、メモリへ
描画データを書き込む、書き込み用の描画データは、カ
ラムアドレスカウンタ２００２によりカウントアツプさ
れたアドレスに同期して、ＦＤＯ〜ＦＤ７の出力段のマ
ルチプレクス２０１４でマルチプレクスされ、ＦＤ出力
コントロール２０１３で作られたタイミングで数回にわ
たり、メモリに分割して書き込まれる。
ライトサイクルでは、メモリコントロール２００５によ
り生成された、ＲＡＳ、Ｃ８，ＷＥを出力し、メモリへ
描画データを書き込む、書き込み用の描画データは、カ
ラムアドレスカウンタ２００２によりカウントアツプさ
れたアドレスに同期して、ＦＤＯ〜ＦＤ７の出力段のマ
ルチプレクス２０１４でマルチプレクスされ、ＦＤ出力
コントロール２０１３で作られたタイミングで数回にわ
たり、メモリに分割して書き込まれる。
ＤＲＡＷがハイレベル、ＭＲＤがハイレベルの時、表示
リードサイクルと判断する。１サイクル中で数回にわた
り読みだされたデータは、描画リードサイクルで使用し
た入力データラッチ２０１５で一旦ラッチされる。その
後、表示用データラッチ２０１９に転送されラッチされ
る。４チツプメモリ構成の場合は、ＭＡＤ８〜ＭＡＤ１
５からもデータが入力されるため、マルチプレクス２０
１７によりマルチプレクスされ１表示用データラッチ２
０１９に転送される。このデータは、シフタ２０２０に
転送され、ラッチコントロール２０２０１によりシフタ
内のラッチ２０２０２でラッチされる。このラッチされ
たデータを、シフタクロック生成部２０２０３で生成さ
れたクロックを用いて、マルチプレクス２０２０４でマ
ルチプレクスすることで、シリアルデータがらパラレル
データに変換して、４ビツトのビデオ信号を生成する。
リードサイクルと判断する。１サイクル中で数回にわた
り読みだされたデータは、描画リードサイクルで使用し
た入力データラッチ２０１５で一旦ラッチされる。その
後、表示用データラッチ２０１９に転送されラッチされ
る。４チツプメモリ構成の場合は、ＭＡＤ８〜ＭＡＤ１
５からもデータが入力されるため、マルチプレクス２０
１７によりマルチプレクスされ１表示用データラッチ２
０１９に転送される。このデータは、シフタ２０２０に
転送され、ラッチコントロール２０２０１によりシフタ
内のラッチ２０２０２でラッチされる。このラッチされ
たデータを、シフタクロック生成部２０２０３で生成さ
れたクロックを用いて、マルチプレクス２０２０４でマ
ルチプレクスすることで、シリアルデータがらパラレル
データに変換して、４ビツトのビデオ信号を生成する。
このビデオ信号をスキュー回路２０２２でスキューさせ
、ＡＣＲＴＣからの制御信号と同期させる。このビデオ
信号に対し、カーソルブリンク２０２３でカーソルの重
ね合わせや、ＶＳＹＮＣを２分周した信号を用いて、マ
ルチプレクス２０２４で各ビデオ信号のマルチプレクス
を行なうことが可能である。これらの処理を施されたビ
デオ信号は最後に、ＡＣＲＴＣからのＤＩＳＰ信号によ
りマスク回路２０２５でマスクされ、４ビツトのデジタ
ルビデオ信号として出力される。ビデオマスクに使用し
た信号を５ＨＦＴＥＮとして出力する。また、ビデオ信
号のマルチプレクスに使用したＶＳＹＮＣ（７）２分周
信号をＶＳＹＮＣ／２として出力する。
、ＡＣＲＴＣからの制御信号と同期させる。このビデオ
信号に対し、カーソルブリンク２０２３でカーソルの重
ね合わせや、ＶＳＹＮＣを２分周した信号を用いて、マ
ルチプレクス２０２４で各ビデオ信号のマルチプレクス
を行なうことが可能である。これらの処理を施されたビ
デオ信号は最後に、ＡＣＲＴＣからのＤＩＳＰ信号によ
りマスク回路２０２５でマスクされ、４ビツトのデジタ
ルビデオ信号として出力される。ビデオマスクに使用し
た信号を５ＨＦＴＥＮとして出力する。また、ビデオ信
号のマルチプレクスに使用したＶＳＹＮＣ（７）２分周
信号をＶＳＹＮＣ／２として出力する。
アトリビュートコード内のＢＬＩＮＫ２を使い、ＢＬ２
ＩＲＱ出力部２０２１でＢＬ２ＩＲＱを生成する。
ＩＲＱ出力部２０２１でＢＬ２ＩＲＱを生成する。
第５図は、使用メモリ個数の違いによるフレームバッフ
ァの接続方法を示したものである。第５図（ａ）の１チ
ツプメモリ構成の場合は、ＭＩＶＡＣ２０のＦＤＯ−Ｆ
Ｄ３（７１４本のデータ端子と、フレームバッファ３０
０のデータ端子を接続して使用する。ＦＤ４〜ＦＤ７の
端子は使用しない。
ァの接続方法を示したものである。第５図（ａ）の１チ
ツプメモリ構成の場合は、ＭＩＶＡＣ２０のＦＤＯ−Ｆ
Ｄ３（７１４本のデータ端子と、フレームバッファ３０
０のデータ端子を接続して使用する。ＦＤ４〜ＦＤ７の
端子は使用しない。
この場合、ＭＩＶＡＣ２０とフレームバッファ３００間
では、−度に４ビツトのデータを転送する。
では、−度に４ビツトのデータを転送する。
描画リードサイクルでは、ＭＩＶＡＣ２０は４ビツトの
データを４回読み出し、１６ビツトにそろえてＡＣＲＴ
ＣＩＯへ転送する。描画ライトサイクルでは、ＡＣＲＴ
ＣＩＯからの１６ビツトのデータを、時分割に４回に分
けてフレームバッファ３００へ転送する。表示リードサ
イクルでは、４ビツトのデータを１メモリサイクルで４
回、あるいは２メモリサイクルで１６回読み出し、それ
ぞれ１６ビツト、６４ビツトの表示データとして取り込
む。
データを４回読み出し、１６ビツトにそろえてＡＣＲＴ
ＣＩＯへ転送する。描画ライトサイクルでは、ＡＣＲＴ
ＣＩＯからの１６ビツトのデータを、時分割に４回に分
けてフレームバッファ３００へ転送する。表示リードサ
イクルでは、４ビツトのデータを１メモリサイクルで４
回、あるいは２メモリサイクルで１６回読み出し、それ
ぞれ１６ビツト、６４ビツトの表示データとして取り込
む。
第５図（ｂ）の２チツプメモリ構成の場合は。
ＭＩＶＡＣ２０（７）ＦＤＯ−ＦＤ７（７）８本のデー
タ端子を使用する。フレームバッファ３００のデータ端
子とＦＤｏ−ＦＤ３を接続し、フレームバッファ３０１
のデータ端子とＦＤ４〜ＦＤ７を接続して使用する。Ｍ
ＩＶＡＣ２０とフレームバッファ３００、フレームバッ
ファ３０１間では、−度に８ビツトのデータを転送する
。描画リードサイクルでは、ＭＩＶＡＣ２０は８ビツト
のデータを２回読み出し、１６ビツトにそろえてＡＣＲ
ＴＣｌｏへ転送する。描画ライトサイクルでは、ＡＣＲ
ＴＣｌｏからの１６ビツトのデータを、時分割に２回に
分けてフレームバッファ３００、フレームバッファ３０
１へ転送する。表示リードサイクルでは、８ビツトのデ
ータを１メモリサイクルで４回、あるいは２メモリサイ
クルで１６回読み出し、それぞれ３２ビツト、１２８ビ
ツトの表示データとして取り込むことができる。したが
って、第５図（ａ）の場合よりもより高速なＣＲＴへの
適用が可能になる。
タ端子を使用する。フレームバッファ３００のデータ端
子とＦＤｏ−ＦＤ３を接続し、フレームバッファ３０１
のデータ端子とＦＤ４〜ＦＤ７を接続して使用する。Ｍ
ＩＶＡＣ２０とフレームバッファ３００、フレームバッ
ファ３０１間では、−度に８ビツトのデータを転送する
。描画リードサイクルでは、ＭＩＶＡＣ２０は８ビツト
のデータを２回読み出し、１６ビツトにそろえてＡＣＲ
ＴＣｌｏへ転送する。描画ライトサイクルでは、ＡＣＲ
ＴＣｌｏからの１６ビツトのデータを、時分割に２回に
分けてフレームバッファ３００、フレームバッファ３０
１へ転送する。表示リードサイクルでは、８ビツトのデ
ータを１メモリサイクルで４回、あるいは２メモリサイ
クルで１６回読み出し、それぞれ３２ビツト、１２８ビ
ツトの表示データとして取り込むことができる。したが
って、第５図（ａ）の場合よりもより高速なＣＲＴへの
適用が可能になる。
第５図（ｃ）の４チツプメモリ構成の場合は、フレーム
バッファ３００、フレームバッファ３０１の接続は、第
５図（ｂ）の２チツプの場合と同様であるが、残りの２
チツプのフレームバッファ３０２、フレームバッファ３
０３は、ＡＣＲＴＣｌｏとＭＩＶＡＣ２０間のデータバ
スであるＭＡＤＯ〜ＭＡＤ１５のうち、ＭＡＤ８〜ＭＡ
Ｄ１５の上位８ビツトに接続する。描画リードサイクル
では、Ｍ Ｉ ＶＡＣ２０は１６ビツトのデータを１回
で読み出す。フレームバッファ３００、フレームバッフ
ァ３０１から読み出された８ビツトのデータは、ＭＩＶ
ＡＣ２０を経由してＭＡＤＯ〜ＭＡＤ７に出力される。
バッファ３００、フレームバッファ３０１の接続は、第
５図（ｂ）の２チツプの場合と同様であるが、残りの２
チツプのフレームバッファ３０２、フレームバッファ３
０３は、ＡＣＲＴＣｌｏとＭＩＶＡＣ２０間のデータバ
スであるＭＡＤＯ〜ＭＡＤ１５のうち、ＭＡＤ８〜ＭＡ
Ｄ１５の上位８ビツトに接続する。描画リードサイクル
では、Ｍ Ｉ ＶＡＣ２０は１６ビツトのデータを１回
で読み出す。フレームバッファ３００、フレームバッフ
ァ３０１から読み出された８ビツトのデータは、ＭＩＶ
ＡＣ２０を経由してＭＡＤＯ〜ＭＡＤ７に出力される。
フレームバッファ３０２゜フレームバッファ３０３から
読み出された上位８ビツトのデータは、ＭＩＶＡＣ２０
を経由せずに、直接ＭＡＤ８〜ＭＡＤ１５のバスを通し
てＡＣＲＴＣｌｏに転送される。描画ライトサイクルで
は、ＡＣＲＴＣＩＯからの下位８ビツトのデータは、Ｍ
ＡＤＯ−ＭＡＤ７を通してＭＩＶＡｃ２０を経由し、Ｆ
ＤＯ−ＦＤ７に出力される。上位８ビツトのデータは、
ＭＩＶＡＣ２０を経由せずに、直接フレームバッファ３
０２、フレームバッファ３０３へ転送される。表示リー
ドサイクルでは、下位８ビツトのデータは、ＦＤＯ−Ｆ
Ｄ７を通して、また上位８ビツトのデータは、ＭＡＤ８
〜ＭＡＤ１５を通して１メモリサイクルで４回読み出し
、６４ビツトの表示データとしてＭ Ｉ ＶＡＣ２０に
取り込まれる。
読み出された上位８ビツトのデータは、ＭＩＶＡＣ２０
を経由せずに、直接ＭＡＤ８〜ＭＡＤ１５のバスを通し
てＡＣＲＴＣｌｏに転送される。描画ライトサイクルで
は、ＡＣＲＴＣＩＯからの下位８ビツトのデータは、Ｍ
ＡＤＯ−ＭＡＤ７を通してＭＩＶＡｃ２０を経由し、Ｆ
ＤＯ−ＦＤ７に出力される。上位８ビツトのデータは、
ＭＩＶＡＣ２０を経由せずに、直接フレームバッファ３
０２、フレームバッファ３０３へ転送される。表示リー
ドサイクルでは、下位８ビツトのデータは、ＦＤＯ−Ｆ
Ｄ７を通して、また上位８ビツトのデータは、ＭＡＤ８
〜ＭＡＤ１５を通して１メモリサイクルで４回読み出し
、６４ビツトの表示データとしてＭ Ｉ ＶＡＣ２０に
取り込まれる。
このモードでは、データバスを表示用データの入力に使
用するため、２メモリサイクルで１６回の読み出し機能
は行なえないが、１メモリサイクルで４回の読み出しモ
ードで比較すると第５図（ａ）、第５図（ｂ）の場合よ
りも高速なＣＲＴへの適用が可能である。
用するため、２メモリサイクルで１６回の読み出し機能
は行なえないが、１メモリサイクルで４回の読み出しモ
ードで比較すると第５図（ａ）、第５図（ｂ）の場合よ
りも高速なＣＲＴへの適用が可能である。
第６図は、各サイクルモードでのビデオ出力タイミング
を示したものである。ＡＣＲＴＣＩＯには、メモリアク
セスモードとして、表示すイクルが連続するシングルア
クセスモード、高速描画が可能なデュアルアクセスモー
ドがある。ＭＩＶＡＣ２０では、これらのアクセスモー
ドの他に、シングルアクセスモードの表示すイクル２サ
イクル分を１サイクルとして扱い、１６回のメモリリー
ドを行なう、２ＭＣＹＣモードを設けている。シングル
アクセスモードでは、最初の表示すイクルで取り込んだ
データを次のサイクルで表示する。
を示したものである。ＡＣＲＴＣＩＯには、メモリアク
セスモードとして、表示すイクルが連続するシングルア
クセスモード、高速描画が可能なデュアルアクセスモー
ドがある。ＭＩＶＡＣ２０では、これらのアクセスモー
ドの他に、シングルアクセスモードの表示すイクル２サ
イクル分を１サイクルとして扱い、１６回のメモリリー
ドを行なう、２ＭＣＹＣモードを設けている。シングル
アクセスモードでは、最初の表示すイクルで取り込んだ
データを次のサイクルで表示する。
２回目のサイクルで取り込んだデータは３回目のサイク
ルで表示する。以後、これを繰り返す、最後の表示すイ
クルで読み込んだデータは、次の描画サイクルで出力す
ることになるが、ＡＣＲＴＣのＤＩＳＰ信号が表示すイ
クル期間のみ出力するため、ＭＩＶＡＣ内部で、ＤＩｓ
Ｐの後ろを１サイクル伸ばしてマスク信号として使用す
る。デュアルアクセスモードでは、最初の表示すイクル
のデータを次の２サイクルに渡り出力する。そのため、
ＤＩＳＰの後ろを２サイクル伸ばしてマスク信号として
使用する。２ＭＣＹＣモードでは、１６回のデータ読み
出しを２サイクルで行なうため、ビデオ出力も２サイク
ルに渡り出力される。
ルで表示する。以後、これを繰り返す、最後の表示すイ
クルで読み込んだデータは、次の描画サイクルで出力す
ることになるが、ＡＣＲＴＣのＤＩＳＰ信号が表示すイ
クル期間のみ出力するため、ＭＩＶＡＣ内部で、ＤＩｓ
Ｐの後ろを１サイクル伸ばしてマスク信号として使用す
る。デュアルアクセスモードでは、最初の表示すイクル
のデータを次の２サイクルに渡り出力する。そのため、
ＤＩＳＰの後ろを２サイクル伸ばしてマスク信号として
使用する。２ＭＣＹＣモードでは、１６回のデータ読み
出しを２サイクルで行なうため、ビデオ出力も２サイク
ルに渡り出力される。
第７図は、ＡＣＲＴＣが出力するアトリビュートコード
の出力タイミングを示したものである。
の出力タイミングを示したものである。
アトリビュートコードは、ユーザーが自由に定義できる
情報である。アトリビュートコードは、最後のリフレッ
シュ期間の２ＣＬＫ、ＭＣＹＣが共にハイレベルである
間に、ＡＣＲＴＣのＭＡＤＯ〜ＭＡＤ１５、ＭＡ１６〜
ＭＡ１９に出力される。
情報である。アトリビュートコードは、最後のリフレッ
シュ期間の２ＣＬＫ、ＭＣＹＣが共にハイレベルである
間に、ＡＣＲＴＣのＭＡＤＯ〜ＭＡＤ１５、ＭＡ１６〜
ＭＡ１９に出力される。
このアトリビュートコードを取り込み、解読することで
、ＭＩＶＡＣの動作モードが設定される。
、ＭＩＶＡＣの動作モードが設定される。
第８図は、ＭＩＶＡＣにおけるアトリビュートコードの
設定を示したものである。ＭＩＶＡＣは、ユーザーが自
由に定義できるＭＡＤＯ〜ＭＡＤ７と、ＡＣＲＴＣで使
用方法が決まっているＭＡＬ８、ＭＡ１９を使用する。
設定を示したものである。ＭＩＶＡＣは、ユーザーが自
由に定義できるＭＡＤＯ〜ＭＡＤ７と、ＡＣＲＴＣで使
用方法が決まっているＭＡＬ８、ＭＡ１９を使用する。
ＭＡＤＯ−ＭＡＤ３の４ビツトで、表示色、シフトレジ
スタのシフト量、アクセスモード、メモリの使用個数、
ＤＯＴＣＬＫの分周比を設定する。ＭＡＤ４、ＭＡＤ５
でカーソルの表示色を設定する。ＭＡＤ６は、使用する
メモリの深さを設定する。ＭＡＤ７は、ビデオ出力をマ
ルチプレクスするかしないかを設定する。
スタのシフト量、アクセスモード、メモリの使用個数、
ＤＯＴＣＬＫの分周比を設定する。ＭＡＤ４、ＭＡＤ５
でカーソルの表示色を設定する。ＭＡＤ６は、使用する
メモリの深さを設定する。ＭＡＤ７は、ビデオ出力をマ
ルチプレクスするかしないかを設定する。
ＭＡ１８は、カーソルのブリンクを設定する。ＭＡ１９
は、ＢＬ２ＩＲＱ出力を設定する。
は、ＢＬ２ＩＲＱ出力を設定する。
第９図は、第８図で示したＭＡＤＯ〜ＭＡＤ３の４ビツ
トで定義される、１６の動作モードを示したものである
０表示色、シフトレジスタのシフト量、アクセスモード
、メモリの使用個数、ＤＯＴＣＬＫの分周比は、１６の
動作モードの設定により、自動的に決まる。
トで定義される、１６の動作モードを示したものである
０表示色、シフトレジスタのシフト量、アクセスモード
、メモリの使用個数、ＤＯＴＣＬＫの分周比は、１６の
動作モードの設定により、自動的に決まる。
（１）表示色（カラー７階１）は、１ビット／画素で表
されるモノクロ表示、２ビット／画素で表される４色表
示、４ビット／画素で表される１６６色表示可能である
。１ビット／画素の場合は、メモリの１ワードには水平
方向に連続する１６画素分の情報が記憶される。２ビッ
ト／画素の場合は、メモリの１ワードには水平方向に連
続する８画素分の情報が、４ビット／画素の場合は、メ
モリの１ワードには水平方向に連続する４画素分の情報
がそれぞれ記憶される。
されるモノクロ表示、２ビット／画素で表される４色表
示、４ビット／画素で表される１６６色表示可能である
。１ビット／画素の場合は、メモリの１ワードには水平
方向に連続する１６画素分の情報が記憶される。２ビッ
ト／画素の場合は、メモリの１ワードには水平方向に連
続する８画素分の情報が、４ビット／画素の場合は、メ
モリの１ワードには水平方向に連続する４画素分の情報
がそれぞれ記憶される。
（２）シフトレジスタのシフト長は、４．８．１６．３
２ビツトシフトが可能である。
２ビツトシフトが可能である。
（３）アクセスモードは、シングルアクセスモード、高
速描画が可能なデュアルアクセスモード、２メモリサイ
クルで１６回の表示アクセスを行なう２ＭＣＹＣモード
をサポートしている。モード６〜モード５までは、シン
グルアクセスモードを使用し、モード６〜モードＣまで
は、デュアルアクセスモードを使用する。また、モード
６〜モードＦは、２ＭＣＹＣモードを使用する。
速描画が可能なデュアルアクセスモード、２メモリサイ
クルで１６回の表示アクセスを行なう２ＭＣＹＣモード
をサポートしている。モード６〜モード５までは、シン
グルアクセスモードを使用し、モード６〜モードＣまで
は、デュアルアクセスモードを使用する。また、モード
６〜モードＦは、２ＭＣＹＣモードを使用する。
（４）メモリの使用個数は、１．２．４個を使用する。
このメモリには、１サイクルで複数回のリード／ライト
が可能なスタティックカラムモードのようなメモリを使
用する。
が可能なスタティックカラムモードのようなメモリを使
用する。
（５）ＤＯＴＣＬＫは、ＩＮＣＬＫを１，２．４分周し
て生成する。この分局比は、各動作モードで決まってい
る。その周波数から、各動作モードで使用できるＣＲＴ
の画面構成が決定される。
て生成する。この分局比は、各動作モードで決まってい
る。その周波数から、各動作モードで使用できるＣＲＴ
の画面構成が決定される。
第１０図は、各動作モードでの適用可能なり○ＴＣＬＫ
の周波数を示したものである。モード０．３．５，８、
Ｂ、Ｄ、Ｆは、分周比が１、すなわちＩＮＣＬＫと同じ
ものがＤＯＴＣＬＫとして出力される。モード１．４．
６．９、Ｃ，Ｅは、分周比が２、モード２，７、Ａは、
分周比が４のＤＯＴＣＬＫが出力される。
の周波数を示したものである。モード０．３．５，８、
Ｂ、Ｄ、Ｆは、分周比が１、すなわちＩＮＣＬＫと同じ
ものがＤＯＴＣＬＫとして出力される。モード１．４．
６．９、Ｃ，Ｅは、分周比が２、モード２，７、Ａは、
分周比が４のＤＯＴＣＬＫが出力される。
第１１図は、ＭＡＤ４ （ＣＵＲＯ）、ＭＡＤ５（ＣＵ
ＲＬ）で設定するカーソルの表示色を示したものである
。
ＲＬ）で設定するカーソルの表示色を示したものである
。
（１）ＣＵＲＬ、ＣＵＲＯ共に０の場合４ビツトのビデ
オ出力すなわちＶＩＤＥＯＡ−ＶＩＤＥＯＤが全てｏと
なり、黒が表示される。
オ出力すなわちＶＩＤＥＯＡ−ＶＩＤＥＯＤが全てｏと
なり、黒が表示される。
（２）ＣＵＲＬが０、ＣＵＲＯが１の場合４ビツトのビ
デオ出力すなわちＶＩＤＥＯＡ−ＶＩＤＥＯＤが全て１
となり、白が表示される。
デオ出力すなわちＶＩＤＥＯＡ−ＶＩＤＥＯＤが全て１
となり、白が表示される。
（３）ＣＵＲＬが１．ＣＵＲＯがＯの場合４ビツトのビ
デオ出力すなわちＶＩＤＥＯＡ−ＶＩＤＥＯＤの各ビッ
ト毎の色反転表示となる。
デオ出力すなわちＶＩＤＥＯＡ−ＶＩＤＥＯＤの各ビッ
ト毎の色反転表示となる。
（４）ＣＵＲＬ、ＣＵＲＯ共に１の場合３ビツトのビデ
オ出力ＶＩＤＥＯＡ−ＶＩＤＥＯＣの各ビット毎の色反
転表示となるが、ＶＩＤＥＯＤはそのまま表示される。
オ出力ＶＩＤＥＯＡ−ＶＩＤＥＯＣの各ビット毎の色反
転表示となるが、ＶＩＤＥＯＤはそのまま表示される。
第１２図は、ＭＡＤ６ （ＶＭＤ） で設定する。
使用メモリ素子の深さを示したものである。ＶＭＤがＯ
の場合、２５６ｋＸ４ｂｉｔのメモリを使用し、ＶＭＤ
が１の場合、 １ＭＸ４ ｂ ｉ ｔ（７）メモリを使
用する。
の場合、２５６ｋＸ４ｂｉｔのメモリを使用し、ＶＭＤ
が１の場合、 １ＭＸ４ ｂ ｉ ｔ（７）メモリを使
用する。
第１３図は、ＭＡＤ７ （ＭＵＸＥＮ）で設定する、ビ
デオ出力をマルチプレクスするかしないかを示したもの
である。ＭＵＸＥＮが０の場合は、マルチプレクスしな
い。ＭＵＸＥＮが１でｖＳＹＮＣ／２がＯの場合は、マ
ルチブレクスしない。
デオ出力をマルチプレクスするかしないかを示したもの
である。ＭＵＸＥＮが０の場合は、マルチプレクスしな
い。ＭＵＸＥＮが１でｖＳＹＮＣ／２がＯの場合は、マ
ルチブレクスしない。
ＭＵＸＥＮが１でＶＳＹＮＣ／２が１の場合は、ＶＩＤ
ＥＯＡにＶＩＤＥＯＣ（７）データが出、力され、ＶＩ
ＤＥＯＢにＶＩＤＥＯＤのデータが出力される。この機
能は、主にカラーシャッターを用いた表示装置に用いら
れる６ 第１４図は、ＭＡ１８ （ＢＬＩＮＫＩ）で設定する、
グラフィックカーソルの表示を示したものである。ＢＬ
ＩＮＫＩがＯの場合は、カーソルを表示せず、ＢＬＩＮ
ＫＩが１の場合は、カーソルを表示する。
ＥＯＡにＶＩＤＥＯＣ（７）データが出、力され、ＶＩ
ＤＥＯＢにＶＩＤＥＯＤのデータが出力される。この機
能は、主にカラーシャッターを用いた表示装置に用いら
れる６ 第１４図は、ＭＡ１８ （ＢＬＩＮＫＩ）で設定する、
グラフィックカーソルの表示を示したものである。ＢＬ
ＩＮＫＩがＯの場合は、カーソルを表示せず、ＢＬＩＮ
ＫＩが１の場合は、カーソルを表示する。
第１５図〜第２６図は、各動作状態における詳細なタイ
ミングチャートを示す。
ミングチャートを示す。
第１５図は、メモリを１個使用した場合の描画リードサ
イクルのタイミングを、詳細に示したものである。
イクルのタイミングを、詳細に示したものである。
第１６図は、メモリを２個使用した場合の描画リードサ
イクルのタイミングを、詳細に示したものである。
イクルのタイミングを、詳細に示したものである。
第１７図は、メモリを４個使用した場合の描画リードサ
イクルのタイミングを、詳細に示したものである。
イクルのタイミングを、詳細に示したものである。
第１８図は、メモリを１個使用した場合の描画ライトサ
イクルのタイミングを、詳細に示したものである。
イクルのタイミングを、詳細に示したものである。
第１９図は、メモリを２個使用した場合の描画ライトサ
イクルのタイミングを、詳細に示したものである。
イクルのタイミングを、詳細に示したものである。
第２０図は、メモリを４個使用した場合の描画ライトサ
イクルのタイミングを、詳細に示したものである。
イクルのタイミングを、詳細に示したものである。
第２１図は、メモリを１個あるいは２個使用した場合の
表示リードサイクルのタイミングを、詳細に示したもの
である。
表示リードサイクルのタイミングを、詳細に示したもの
である。
第２２図は、メモリを４個使用した場合の表示リードサ
イクルのタイミングを、詳細に示したものである。
イクルのタイミングを、詳細に示したものである。
第２３図は、メモリを１個あるいは２個使用した場合の
２ＭＣＹＣモードでの表示リードサイクルのタイミング
を、詳細に示したものである。
２ＭＣＹＣモードでの表示リードサイクルのタイミング
を、詳細に示したものである。
第２４図は、ＤＲＡＭのＣＳビフォアＲＡＳリフレッシ
ュサイクルのタイミングを、詳細に示したものである。
ュサイクルのタイミングを、詳細に示したものである。
リフレッシュは水平同期信号Ｈ８ＹＮＣがロウレベルの
期間に実行される。
期間に実行される。
第２５図は、１，２．４分周でのＤＯＴＣＬＫの出力タ
イミング、ＶＳＹＮＣ／２の出力タイミング、ＶＩＤＥ
ＯＡ〜ＶＩＤＥＯＤの出力タイミング、５ＨＦＴＥＮの
出力タイミングを、それぞれ詳細に示したものである。
イミング、ＶＳＹＮＣ／２の出力タイミング、ＶＩＤＥ
ＯＡ〜ＶＩＤＥＯＤの出力タイミング、５ＨＦＴＥＮの
出力タイミングを、それぞれ詳細に示したものである。
第２６図は、ＢＬ２ＩＲＱの出力タイミングを。
詳細に示したものである。
第２７図は、ＡＣＲＴＣｌｏ、ＭＩＶＡＣ２０、ＤＲＡ
Ｍ３００〜３０３を用いて構成した図形処理装置の構成
例を示したものである。クロック発振記８０で作りだし
たクロックを、Ｍ Ｉ ＶＡＣ２０のＩＮＣＬＫとして
使用する。マイクロプロセッサ（第２７図では図示せず
）とのインタフェースに外付は回路７０を設け、また、
ＨＳ Ｙ Ｎ Ｃ１ＶＳＹＮＣ用にＣＲＴインタフェー
ス回路６０を設けている。
Ｍ３００〜３０３を用いて構成した図形処理装置の構成
例を示したものである。クロック発振記８０で作りだし
たクロックを、Ｍ Ｉ ＶＡＣ２０のＩＮＣＬＫとして
使用する。マイクロプロセッサ（第２７図では図示せず
）とのインタフェースに外付は回路７０を設け、また、
ＨＳ Ｙ Ｎ Ｃ１ＶＳＹＮＣ用にＣＲＴインタフェー
ス回路６０を設けている。
第２８図は、ＮＡＮＤゲートを例に回路例を示す、バイ
ポーラトランジスタとＮチャネルＭＯ５、ＰチャネルＭ
Ｏ８の各トランジスタを用いて構成されている。前段の
論理を反映する部分には、低消費電力のＣＭＯ８を、後
段の出力側にはバイポーラトランジスタを用いている。
ポーラトランジスタとＮチャネルＭＯ５、ＰチャネルＭ
Ｏ８の各トランジスタを用いて構成されている。前段の
論理を反映する部分には、低消費電力のＣＭＯ８を、後
段の出力側にはバイポーラトランジスタを用いている。
第２９図（ａ）〜第２９図（ｃ）はＭ Ｉ ＶＡＣ２０
がＦＡ端子に出力するアドレスの詳細を示したものであ
る。第２９図（ａ）は１チツプメモリの場合を、第２９
図（ｂ）は２チツプメモリの場合を、第２９図（ｃ）は
４チツプメモリの場合を、それぞれ示す。第２９図（ａ
）〜第２９図（ｃ）の破線で囲んだ信号（ＮＣＯ〜ＮＣ
２及びＷＣＯ〜ＷＣ２）は、カラムアドレスカウンタ２
００２で生成される。’ＮＣ０−ＮＣ２は１ワード内の
カウンタであり、各動作モードでこのうちの１〜２ビツ
トが用いられる。ｗｃｏ−ＷＣ２はワードのカウンタで
あり、表示アドレスの生成に用いられる。アドレスのビ
ット番号が必ずしも連続していないのは、各動作モード
でのビットの共通化を図って、マルチプレクス２００３
の回路構成をできるだけ簡単にするようにしているため
である。
がＦＡ端子に出力するアドレスの詳細を示したものであ
る。第２９図（ａ）は１チツプメモリの場合を、第２９
図（ｂ）は２チツプメモリの場合を、第２９図（ｃ）は
４チツプメモリの場合を、それぞれ示す。第２９図（ａ
）〜第２９図（ｃ）の破線で囲んだ信号（ＮＣＯ〜ＮＣ
２及びＷＣＯ〜ＷＣ２）は、カラムアドレスカウンタ２
００２で生成される。’ＮＣ０−ＮＣ２は１ワード内の
カウンタであり、各動作モードでこのうちの１〜２ビツ
トが用いられる。ｗｃｏ−ＷＣ２はワードのカウンタで
あり、表示アドレスの生成に用いられる。アドレスのビ
ット番号が必ずしも連続していないのは、各動作モード
でのビットの共通化を図って、マルチプレクス２００３
の回路構成をできるだけ簡単にするようにしているため
である。
以上詳細に説明したように、本発明によれば、メモリの
データバス幅を小さくできる結果、図形処理装置を小型
化できるという効果がある。
データバス幅を小さくできる結果、図形処理装置を小型
化できるという効果がある。
第１図は本発明の１実施例を示す図、第２図、第３図（
ａ）、第３図（ｂ）はその構成要素であるＭＩＶＡＣ２
０の端子説明図を、第４図はその内部構成図を、第５図
は実施例のより詳細な説明図を、第６図、第７図はその
動作説明図を、第８図〜第１４図は動作モードの説明図
を、第１５図〜第２６図は詳細な動作タイミングチャー
トを、第２７図は実施例の詳細な回路構成図を、第２８
図はゲートの回路構成図を、第２９図（ａ）〜第２９図
（ｃ）はアドレス出力の説明図を、それぞれ示す。 １０・・・・・・・・・図形処理プロセッサ、２０・・
・・・・・・・ＭＩＶＡＣ１ ３０・・・・・・・・・フレームバッファ、２０１４・
・・マルチプレクス、 ２０１５・・・入力データラッチ ２０１６・・・リードデータラッチ 揚２の ８ｇ口 第１０口 第１ｚ囚 第（３０ 不１４凹 めｚＳの 第２６０ 毛２ｇ口 ｖｃｃ 四ち ２ｔ４ｖ＜化ン 口−ｊ： ＣｏＬｕｘｙｒａｄｔｔｒｅｓｓ ｃｏ
ｕｎｔｅｒ＃：Ｉｌｑ 口（Ｃ） ［二：： ＣｏＬｕｍｎ 細ｓｓ ｃｏｕｎｔｅｒ
−手続補正書（方式） ％式％ 事件の表示 昭和６３年特許願第 ９３４４８ 号発男の名称 図形処理装置 補正をする者 事件との関係 特許出願人 名 Ｈ： １５１０１株式会社 日 立 製 イ乍 所
代 理 人
ａ）、第３図（ｂ）はその構成要素であるＭＩＶＡＣ２
０の端子説明図を、第４図はその内部構成図を、第５図
は実施例のより詳細な説明図を、第６図、第７図はその
動作説明図を、第８図〜第１４図は動作モードの説明図
を、第１５図〜第２６図は詳細な動作タイミングチャー
トを、第２７図は実施例の詳細な回路構成図を、第２８
図はゲートの回路構成図を、第２９図（ａ）〜第２９図
（ｃ）はアドレス出力の説明図を、それぞれ示す。 １０・・・・・・・・・図形処理プロセッサ、２０・・
・・・・・・・ＭＩＶＡＣ１ ３０・・・・・・・・・フレームバッファ、２０１４・
・・マルチプレクス、 ２０１５・・・入力データラッチ ２０１６・・・リードデータラッチ 揚２の ８ｇ口 第１０口 第１ｚ囚 第（３０ 不１４凹 めｚＳの 第２６０ 毛２ｇ口 ｖｃｃ 四ち ２ｔ４ｖ＜化ン 口−ｊ： ＣｏＬｕｘｙｒａｄｔｔｒｅｓｓ ｃｏ
ｕｎｔｅｒ＃：Ｉｌｑ 口（Ｃ） ［二：： ＣｏＬｕｍｎ 細ｓｓ ｃｏｕｎｔｅｒ
−手続補正書（方式） ％式％ 事件の表示 昭和６３年特許願第 ９３４４８ 号発男の名称 図形処理装置 補正をする者 事件との関係 特許出願人 名 Ｈ： １５１０１株式会社 日 立 製 イ乍 所
代 理 人
Claims (1)
- 【特許請求の範囲】 １、ｍビットのデータバスを有し、行アドレスと列アド
レスを用いてアクセスするメモリ手段と、 ｎ（ｎ＞ｍ）ビットのデータバスを有し前記メモリに対
しアドレスを出力しデータ処理を実行するデータ処理手
段と、 同一行アドレス中の列アドレスの異なる複数のデータを
順次読み出し一時記憶する手段と、を有し、 前記一時記憶したデータをｎビットのバスを経由して前
記データ処理手段に読み出すようにしたことを特徴とす
る図形処理装置。 ２、ｍビットのデータバスを有し、行アドレスと列アド
レスを用いてアクセスするメモリ手段と、 ｎ（ｎ＞ｍ）ビットのデータバスを有し前記メモリに対
しアドレスを出力しデータ処理を実行するデータ処理手
段と、 前記データ処理手段から転送される書き込みデータをｍ
ビットのバス上に順次出力するマルチプレクス手段と、
を有し、 前記同一行アドレス中の異なる複数の列アドレスに対し
て書き込むようにしたことを特徴とする図形処理装置。 ３、ｍビットのデータバスを有し、行アドレスと列アド
レスを用いてアクセスするメモリ手段と、 ｎ（ｎ＞ｍ）ビットのデータバスを有し前記メモリに対
しアドレスを出力しデータ処理を実行するデータ処理手
段と、 複数の列アドレスを順次発生する計数手段と、を有し、 前記データ処理手段から供給されるアドレスと前記計数
手段の出力を合成して順次列アドレスを発生することを
特徴とする図形処理装置。 ４、複数ビットで表現される画素情報を複数画素分記憶
し、行アドレスと列アドレスを用いてアクセスするメモ
リ手段と、 同一行アドレス中の列アドレスの異なる複数のデータを
順次読みだし一時記憶する手段と、前記一時記憶したデ
ータを複数の直列信号に変換する変換手段と、 前記変換手段から得られる直列信号の出力手段と、 を有することを特徴とする図形処理装置。 ５、画素情報を記憶し、行アドレスと列アドレスを用い
てアクセスするメモリ手段と、 同一行アドレス中の列アドレスの異なる複数のデータを
順次読みだし一時記憶する手段と、前記一時記憶したデ
ータを直列信号に変換する変換手段と、 前記変換手段から得られる直列信号の出力手段と、 １画素を構成するビット数の複数通りのいずれかを選択
する選択手段と、 を有することを特徴とする図形処理装置。 ６、メモリに対するアドレスとデータをマルチプレクス
して入出力しデータ処理を実行するデータ処理手段と、 前記データ処理手段のアドレス出力時間に対しデータ入
出力時間を長くしうるように周期が交互に異なるクロッ
ク信号を発生する手段と、を有することを特徴とする図
形処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093448A JPH0736162B2 (ja) | 1988-04-18 | 1988-04-18 | 図形処理装置 |
| US07/302,332 US4975857A (en) | 1988-04-18 | 1989-01-27 | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
| US07/985,141 USRE37103E1 (en) | 1988-04-18 | 1992-12-03 | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
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