JPH01102960A - ヘテロ接合型バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置及びその製造方法に関し特に多層半
導体心を含むヘテロ接合型バイポーラトランジスタに関
する。

（従来の技術） 半導体装置において近年ますます高集積化、高速化がす
すんでおり、特にＩＩＩ＋Ｖ族化合物のへテロ接合型バ
イポーラトランジスタにおいてはその高速化高集積化が
重要であり、素子サイズの縮小化やベース抵抗の低減化
をはかり特性の向上がはかられている。ＩＩＩ　＋Ｖ族
化合物のへテロ接合型バイポーラトランジスタ（ＨＢＴ
）、たとえばエミッタ、コレクタがｎ型、ベースがｐ型
半導体層よりなる場合、エミッタ層の電子親和力と禁制
帯幅の和はベース層のそれよりも大きくとりベース中の
正孔がエミッタへ流れるのを防ぐ構造をとる。したがっ
てエミッタ注入効率を高く保ちつつベースの不純物濃度
を大きくとれベース抵抗を下げることができる。

このような構造の作製は分子線エピタキシャル（ＭＢＥ
）法や有機金属気相成長（ＭＯＣＵＤ）法等を用いてた
とえばコレクタ層、ベース層、エミッタ層を順次エピタ
キシャル成長させる手法がとられる。

さらにベース層およびエミッタ層への電極はメサエッチ
ング又はメサエッチングとイオン注入を用いて導電層を
形成し、該導電層に電極金属を蒸着することにより形成
される。

（発明が解決しようとする問題点） しかしながら上述のようなＭＢＥ法等によりコレクタ、
ベース層を形成しメサエッチングを含む工程を用いてベ
ース層にオーム性電極を作製する場合電極下部にはベー
ス層及びコレクタ層があ一す、このベース層及びコレク
タ層がｐ−ｎ接合を形成しバイポーラ動作とはＱＥ係な
寄生容量が生じる。そしてこの容量は高速バイポーラ動
作の防げとなる。

本発明の目的はへテロ接合型トランジスタの場合真性の
バイポーラ動作を防げることなく電極下部の寄生容量を
小さくすることが可能で、しかも製造の容易な半導体装
置及びその製造方法を提供することにある。

（問題点を解決するための手段） 第１の発明のへテロ接合バイポーラトランジスタはｎ型
（またはｐ型）のコレクタ層とそのコレクタ層上にｐ型
（またはｎ型）のベース層とそのベース層上にベース層
より電子親和力と禁制帯幅の和の大きいｎ型（または第
２の半導体層よりも電子親和力の小さいｐ型）のエミッ
タ層が設けられ、前記ベース層と接して電子親和力と禁
制帯幅の和が前記エミッタ層よりも小さいｐ型（または
電子親和力がエミッタ層よりも大きいｎ型）の外部ベー
ス層が備えられたヘテロ接合型バイポーラトランジスタ
において前記コレクタ層と前記外部ベース層との間に半
絶縁性もしくは高抵抗の半導体層もしくは絶縁層を設け
たことを特徴とする。

第２の発明は半導体基板上にｎ型（またはｎ型）の第１
の半導体層、ｎ型（またはｎ型）の第２の半導体層及び
前記第２の半導体層より電子親和力と禁制帯幅の大きい
ｎ型（または前記第２の半導体層より電子親和力の小さ
いｎ型）の第３の半導体層を順次形成する工程、前記第
２、第３層を選択的にエツチングする工程、さらに選択
的なイオン注入により前記第１の半導体層に半絶縁性も
しくは高抵抗の領域を形成する工程、さらに選択的にエ
ピタキシャル成長し、電子親和力と禁制帯幅の和が前記
第３の半導体層よりも小さいｎ型（または電子親和力が
前記第３の半導体層よりも大きいｎ型）の第４の半導体
層を前記第２の半導体層に接して形成する工程を含むこ
・とを特徴とするヘテロ接合型バイポーラトランジスタ
の製造方法である。

第３の発明は、半導体基板上にｎ型（またはｎ型）の第
１の半導体層を形成する工程、選択的なイオン注入によ
り前記第１の半導体層に半絶縁性もしくは高抵抗の領域
を形成する工程、さらにｎ型（またはｎ型）の第２の半
導体層及び前記第２の半４体層より電子親和力と禁制帯
幅の大きいｎ型（または第２の半導体層より電子親和力
の小さいｎ型）の第３の半導体層を順次形成する工程、
前記半絶縁性もしくは高抵抗の領域の上方部の前記第２
、第３層を選択的にエツチングする工程、さらに選択的
にエピタキシャル成長し、電子親和力と禁制帯幅の和が
前記第３の半導体層よりも小さいｎ型（または電子親和
力が前記第３の半導体よりも大きいｎ型）の第４の半導
体層を前記第２の半導体層に接して形成する工程を含む
ことを特徴とするヘテロ接合型バイポーラトランジスタ
の製造方法である。

第４の発明は、半導体基板上にｎ型（またはｎ型）の第
１の半導体層、ｎ型（またはｎ型）の第２の半導体１呂
を順次形成する工程、選択的なイオン注入により前記第
１及び第２の半導体層に半絶縁性もしくは高抵抗の領域
を形成する工程、さらに前記第２の半導体層より電子親
和力と禁制帯幅の大きいｎ型（または前記第２の半導体
層より電１和力の小さいｎ型）の第３の半導体層を形成
する工程、前記第２、第３層を選択的にエツチングする
工程、さらに選択的にエピタキシャル成長し、電子親和
力と禁制帯幅の和が前記第３の半導体層よりも小さいｎ
型（または電子親和力が前記第３の半導体層よりも大き
いｎ型）の第４の半導体層を前記第２の半導体層に接し
て形成する工程を含むことを特徴とするヘテロ接合型バ
イポーラトランジスタの製造方法である。

（作用） ｎ型のへテロ接合バイポーラトランジスタでは、エミッ
タ層及びベース層の電子親和力と禁制帯幅の和の大きさ
の違いによりベース層中の正孔のエミッタ層への注入を
ホモ接合の場合よりも小さくすることができる。したが
って、ベース層の中のｎ型不純物濃度を高めることが可
能となるがそれによりコレクタ層のｎ層とｐ−ｎ接合を
形成する。従来の化合物半導体を用いたベテロ接合トラ
ンジスタではコレクタ層、ベース層、エミッタ層をエピ
タキシャル成長しその後ベース層あるいはコレクタ層ま
でエツチングをほどこし電極を形成していた。したがっ
てベース層の電極下部ではｎ型ベース層とｎ型コレクタ
層によりｐ−ｎ接合を形成しこの部分は寄生容量として
はたらく。しかし本発明のようにイオン注入等で、半絶
縁層をベース電極下のコレクタ居中に半絶縁性又は高抵
抗居を形成することにより、前記寄生容量を低減するこ
とが可能になりより高速のバイポーラ動作を可能とする
。

第１の発明のトランジスタの製造方法として第２、第３
、第４の発明を示した。

第２の発明では、コレクタ層（第１の半導体層）、ベー
ス層（第２の半導体層）、エミッタ層（第３の半導体層
）をエピタキシャル成長により形成後、ベース層、エミ
ッタ層を選択的にコレクタ、ベース接合面までエツチン
グする。そしてイオン注入によりコレクタ層の一部を高
抵抗化しベース層を選択エピタキシャル法により形成し
外部ベースとする。

この製造工程では全面エピタキシャル成長は１回ですみ
又自己整合的にイオン注入及び選択エピタキシャル層が
形成できる。

第３の発明ではコレクタ層をエピタキシャル成長により
形成後イオン注入により選択的に高抵抗層を形成しその
後ベース層エミッタ層を順次エピタキシャル成長する。

そしてエツチングにより高抵抗層までエピタキシャル層
を選択的に除去し、外部ベース層を埋込む。この方法で
はエツチング工程がイオン注入工程よりも後のためエツ
チングした形状が自由でありエツチングの終点の精度に
も余裕がある。

第４の発明ではコレクタ層、ベース層を順次形成しイオ
ン注入により選択的に高抵抗層を形成する。そしてエツ
チングによりベース層側壁を露出しエピタキシャル成長
により外部ベース層を形成する。この方法もエツチング
工程がイオン注入工程よ′りも後のためエツチングした
形状が自由である。

（第１の発明の実施例１） 次に本願第１の発明の実施例について図面を参照して説
明する。

第１図は実施例を説明するための断面図である。

図中１ａ及び１ｂはガリウム砒素層で１ａはｎ型９００
０人のＧａＡｓコレクタ層、１ｂは半絶縁性層、２はｐ
型の１０００人ガリウム砒素ベース層、３は２００ＯＡ
のｎ型アルミニウムガリウム砒素乃至２００ＯＡのガリ
ウム砒素エミッタ層でベース層側よりアルミニウム組成
を０．３より０まで変化させたグレーデツト（Ｇｒａｄ
ｅｄ）層、４はｐ型ガリウム砒素外部ベース層、５は半
絶縁性ガリウム砒素基板、６はコレクタ電極、７はベー
ス電極、８はエミッタ電極である。

この構造のへテロ接合バイポーラトランジスタにおいて
はベース層２の側壁に外部ベース層４が電気的に接合し
外部ベース層の下りは半絶縁性層１ｂが位置するために
ベース層及びコレクタ層間の寄生容量は大幅に低減され
る。さらに本実施例では外部ベース層４はガリウム砒素
であり、エミッタ層３はアルミニウムガリウム砒素であ
り従って電子親和力と禁制帯幅の和が大きいためホール
が外部ベース層４より接合部を通してエミッタ層３に注
入り層１ａ及び半絶縁性ガリウム砒素層１ｂは導電率は
異なるものの同一の半導体層より形成されるため平坦性
がよくなり、従ってトランジスタ製造の制御性がよい。

すなわち本構造によれば真性のバイポーラ動作を防げる
ことなく電極下部の寄生容量を小さくすることが可能で
しかも製造が容易である。

（第１の発明の実施例２） 次に第１の発明の他の実施例について図面を参照して説
明する。

第２図は第２の実施例を説明するための断面図である。

図中第１図と同様２１ａ及び２１ｂは９０００人ガリウ
ム砒素コレクタ層で、２１ａはｐ型層、２１ｂは半絶縁
性層、２２は５ｏｏＡｎ型ガリウム砒素ベ一ス層、２３
は２００ＯＡｐ型アルミニウムガリウム砒素乃至２００
９Ａガリウム砒素工ミツタ層でベース層側よりアルミニ
ウム組成を０．３より０まで変化させたグレーディト層
、２４はｎ型ガリウム砒素外部ベース層、５は半絶縁性
ガリウム砒素基板、６はコレクタ電極、７はベース電極
、８はエミッタ電極である。

第１の発明の実施例１と同様ｎ型ガリウム砒素ペース層
２２の側壁にｎ型ガリウム砒素外部ベース層２４が電気
的に接合し外部ベース層の下層は半絶縁性ガリウム砒素
層２１ｂが位置するためにベース層及びコレクタ居間の
寄生容量は大幅に低減される。さらに本実施例では外部
ベース層２４はガリウム砒素であり、エミッタ層はアル
ミニウムガリウム砒素であり従って電子親和力が小さい
ために電子が外部ベース層２４より接合部を通してエミ
ッタ層２３に注入されることがない。さらにｐ型ガリウ
ム砒素コレクタ層２１ａ及び半絶縁性ガリウム砒素層２
１ｂは導電率は異なるものの同一の半導体層より形成さ
れるため平坦性がよく、トランジスタ製造の制御性がよ
い。

すなわち本構造によれば真性のバイポーラ動作を防げる
ことなく電極下部の寄生容量を小さくすることが可能で
しかも製造が容易である。

以上の実施例において、半絶縁性層としてコレクタ層と
同じ組成のガリウム砒素を用いたが、違う組成を用いて
もよく、また、絶縁体を用いてもよい。

さらに、上記実施例では、ＧａＡｓ系を用いたが、Ｉｎ
ＧａＡｓ系、ＩｎＰ系等他の組成を用いてもかまわない
。

（第２の発明の実施例） 次に本願第２の発明の実施例について図面を参照して説
明する。第３図（ａ）より（ｋ）は実施例を説明するた
めのへテロ接合型トランジスタを製造工程順に示した模
式断面図である。

まず第３図（ａ）に示すようにガリウム砒素基板５上に
９００ＯＡガリウム砒素コレクタ層１ａ、ｔｏｏｏＡガ
リウム砒素ベース居２．２００ＯＡアルミニウムガリウ
ム砒素及び２００ＯＡのガリウム砒素よりなるエミッタ
層３を順次ＭＢＥ法で形成する。アルミニウムガリウム
砒素層３はアルミニウム組成を０．３よりＯへ変化させ
ながら形成する。つぎにベース層２、エミッタ層３の接
合部まで二酸化硅素（８１０２）９をマスクに選択的に
トライエツチングする（第３図（ｂ））。つぎにプロト
ンを３００ＫｅＶにて３Ｘ１０１５ａｍ−２注入しコレ
クタ層中に半絶縁性の領域１ｂを形成する（第３図（Ｃ
））。さらに第３図（ｄ）に示すようにｐ型ガリウム砒
素４をＭＯＣＶＤ法により選択成長する。次にＳｉＯ□
９を除去しレジスト１０を全面に形成しく第３図（ｅ）
）、エミッタ層の頭出しをおこなう（第３図（ｆ））。

次に金ゲルマニウム合金及びニッケル８″を全面に蒸発
しく第３図（９））、ベース金属用の窓あけをおこなう
（第３図（ｈ））。次に外部ベース層上のレジストを除
去しく第３図（ｉ））、金亜鉛合金及びニッケル１２を
蒸発しエミッタ電極８及びコレクタ電極７を形成する（
第３図中）。そしてコレクタ層までエツチングを施こし
金ゲルマニウム合金及びニッケルにてコレクタ電極６を
形成する。

本発明の製造工程において全面のエピタキシャル成長は
１回ですみ自己整合的にイオン注入及び選択エピタキシ
ャル層が形成でき、本願第１の発明のへテロ接合トラン
ジスタを形成することが可能である。

本願第２の発明は本願第１の発明の実施例２のへテロ接
合トランジスタの製造にも全く同様に用いることが可能
である。すなわち第３図に示したｎ型ガリウム砒素層１
をｐ型ガリウム砒素層とし、ｐ型ガリウム砒素層２をｎ
型ガリウム砒素層とし、ｎ型アルミニウムガリウム砒素
層３をｐ型アルミニウムガリウム砒素層とし金ゲルマニ
ウム合金及びニッケルより形成したコレクタ電極６を金
亜鉛合金及びニッケルより形成したコレクタ電極としｎ
型ガリウム砒素層４をｎ型ガリウム砒素層とし、金亜鉛
合金及びニッケルより形成したコレクタ電極７を金ゲル
マニウム合金及びニッケルより形成したコレクタ電極と
し金ゲルマニウム合金及びニッケルより形成したエミッ
タ電極８を金亜鉛合金及びニッケルより形成したエミッ
タ電極とする。

（第３の発明の実施例） 次に本願第３の発明の実施例について図面を参照して説
明する。

第４図（ａ）から（Ｏは実施例を説明するためのへテロ
接合型トランジスタを製造工程順に示した模式断面図で
ある。

まず第４図（ａ）に示すようなガリウム砒素基板５上に
９００ＯＡのｎ型ガリウム砒素コレクタ層１ａをＭＢＥ
法により形成する。つぎにプロトンを３００ＫｅＶ、３
　Ｘ　１０１１０１５ａをイオン注入しコレクタ層中に
半絶縁性の領域１ｂを２ケ所形成する（第４図（ｂ））
。さらに第４図（Ｃ）に示すように１０００人ｐ型ベー
ス層２及び２０００人のｎ型アルミニウムガリウム砒素
層及び２０００人のｎ型ガリウム砒素層３を順次ＭＢＥ
法で形成する。このときアルミニウムガリウム砒素層３
はアルミニウム組成を０．３より０へ変化させながら形
成する。つぎにエミッタ層上に形成した半絶縁性の領域
１ｂまで選択的にエツチングを施こしく第４図（ｄ））
、選択的にｎ型ガリウム砒素層４をエピタキシャル成長
する（第４図（ｅ））。以下エミッタ電極８、ベース電
極７、コレクタ電極６は本願第３の発明の実施例と同様
第３図（ｅ）より（ｋ）までの工程で形成する。第４図
（Ｏは完成した本願第１の発明のへテロ接合型バイポー
ラトランジスタの断面図である。

本発明の製造工程において全面のエピタキシャル成長は
２回必要とするが、選択的なエツチング工程においてエ
ツチングの最終点が半絶縁性層１ｂ中であれば基本的に
問題がなく本願第３の発明よりもエツチングの終点の制
御性は必要としない。さらにコレ〉り層のｎ型の部分と
ｐ型層４とは接することがなく、したがって前記２つの
領域より形成される寄生容量は小さくおさえることがで
きる。又エツチング工程がイオン注入工程よりも後のた
めエツチング形状が自由であり、たとえばメサ型でもよ
くウェットエツチングが可能である。

本願筒３の発明は本願筒１の発明の実施例２であるヘテ
ロ接合型トランジスタの製造にも全く同様に用いること
が可能である。すなわち第４図に示したｎ型ガリウム砒
素層１をｐ型ガリウム砒素層とし、ｐ型ガリウム砒素層
２をｎ型ガリウム砒素層とし、ｎ型アルミニウムガリウ
ム砒素層３をｐ型アルミニウムガリウム砒素層とし、金
ゲルマニウム合金及びニッケルより形成したコレクタ電
極６を金亜鉛合金及びニッケルより形成したコレクタ電
極としｐ型ガリウム砒素層４をｎ型ガリウム砒素層とし
、金亜鉛合金及びニッケルより形成したコレクタ電極７
を金ゲルマニウム合金及びニッケルより形成したコレク
タ電極とし、金ゲルマニウム合金及びニッケルより形成
したエミッタ電極８を金亜鉛合金及びニッケルより形成
したエミッタ電極とする。

（第４の発明の実施例） 次に本願筒４の発明の実施例について図面を参照して説
明する。第５図（ａ）から（Ｏは実施例を説明するため
のへテロ接合型トランジスタを製造工程順に示した模式
断面図である。

まず第５図（ａ）に示すようなガリウム砒素基板５上に
ｎ型ガリウム砒素コレクタ層１及びｐ型ガリウム砒素ベ
ース居２を順次ＭＢＥ法により形成する。つぎに酸素又
はボロンをイオン注入し、コレクタ居中に半絶縁性の領
域を２ケ所形成する（第５図（ｂ））。さらに第５図（
ｅ）に示すようにｎ型アルミニウムガリウム砒素層３を
順次ＭＢＥ法で形成す、る。このときアルミニウムガリ
ウム砒素層３はアルミニウム組成を０．３より０へ変化
させながら形成する。つぎにエミッタ幅を前記２ケ所形
成した半絶縁性領域間の間隔よりも快く、しかも前記領
域間に位置するように、選択的にエツチングをベース層
中に施こしく第５図（ｄ））、選択的にｐ型ガリウム砒
素層４をエピタキシャル成長する（第５図（ｅ））。以
下エミッタ電極８、ベース電極７、コレクタ電極６は本
願筒２の発明の実施例と同様、第３図（ｅ）より（ｋ）
までの工程で形成する。第５図（０は完成した本願筒１
の発明のへテロ接合型バイポーラトランジスタの断面図
である。

本発明の製造工程において全面のエピタキシャル成長は
２回必要とするがエツチング工程がイオン注入工程より
も後のためエツチング形状が自由であり、たとえばメサ
型でもよくウェットエツチングが可能である。さらに本
願筒４の発明では半絶縁性領域上にｐ型選択エピタキシ
ャル層が形成されるため本願筒３の実施例のように２ケ
所の半絶縁性領域間の間隔よりもエミッタ幅が広くなる
が、本願筒４の発明ではエミッタ幅が２ケ所の半絶縁性
領域間の間隔よりも狭くなりしたがってエミッタ幅がリ
ソグラフィにおける最小寸法に選ぶことが可能となる。

本願筒３の発明でもエミッタ幅を２ケ所の半絶縁性領域
間の間隔よりも狭く選びベース層中でエツチングを停止
することも可能であるが、半絶縁性領域上にベース層が
残る。一方、本願筒４の発明ではイオン注入により真性
のベース領域以外は半絶縁性化ししたがって寄生容量は
低下する。

以上の実施例は本発明を制限するものではない。すなわ
ち実施例ではガリウム砒素及びアルミニウム砒素を用い
て説明したが、他の半導体たとえばインジウムガリウム
砒素及びアルミニウムインジウム砒素を用いた場合でも
適切な構造、適切な電極形成により任意に変更してもよ
い。さらに電極材料やその形成方法又コレクタ居やコレ
クタ電極も適切な構造、工程により任意に変更してもよ
い。

（発明の効果） 以上説明したように本発明はへテロ接合型トランジスタ
において真性のバイポーラ動作を防げることなく、ベー
ス電極下部の寄生容量を小さくすることが可能でしかも
製造の容易な半導体装置及びその製造方法であり、高制
御性を維持し、従来よりも高速動作のへテロ接合型トラ
ンジスタを可能であり単体素子及び集積回路素子として
広い応用分野で利用できる。

【図面の簡単な説明】

第１図は本願筒１の発明の実施例１を示す断面図である
。 第２図は本願第１の発明の実施例２を示す断面図である
。 第３図（ａ）〜（ｋ）は本願第２の発明の一実施例で、
ペテロ接合トランジスタを製造する場合を工程順に示し
た素子断面図、第４図（ａ）〜（Ｏは本願第３の発明の
一実施例でペテロ接合トランジスタを製造する場合を工
程順に示した素子断面図、第５図（ａ）〜（Ｏは本願第
４の発明の一実施例でヘテロ接合型トランジスタを製造
する場合を工程順に示した素子断面図である。 図において １ａ・・・ｎ型ガリウム砒素コレクタ層１ｂ・・・半絶
縁性ガリウム砒素層 ２１ａ・・・ｐ型ガリウム砒素コレクタ層２１ｂ・・・
半絶縁性ガリウム砒素層 ２・・・ｐ型ガリウム砒素ベース層 ２２・・・ｎ型ガリウム砒素ベース層 ３・・・ｎ型アルミニウムガリウム砒素エミッタ層２３
・・・ｐ型アルミニウムガリウム砒素エミッタ層４・・
・ｐ型ガリウム砒素層 ２４・・・ｎ型ガリウム砒素層 ５・・・半絶縁性ガリウム砒素基板 ６・・・コレクタ電極 ７．７′・・・ベース電極 ８・・・エミッタ電極 である。

Claims (4)

【特許請求の範囲】
1. （１）ｎ型（またはｐ型）のコレクタ層とそのコレクタ
   層上にｐ型（またはｎ型）のベース層とそのベース層上
   にベース層より電子親和力と禁制帯幅の和の大きいｎ型
   （または第２の半導体層よりも電子親和力の小さいｐ型
   ）のエミッタ層が設けられ、前記ベース層と接続して電
   子親和力と禁制帯幅の和が前記エミッタ層よりも小さい
   ｐ型（または電子親和力が前記エミッタ層よりも大きい
   ｎ型）の外部ベース層が備えられたヘテロ接合型バイポ
   ーラトランジスタにおいて、前記コレクタ層と前記外部
   ベース層との間に半絶縁性もしくは高抵抗の半導体層も
   しくは絶縁層を設けたことを特徴とするヘテロ接合型バ
   イポーラトランジスタ。
2. （２）半導体基板上にｎ型（またはｐ型）の第１の半導
   体層、ｐ型（またはｎ型）の第２の半導体層及び前記第
   ２の半導体層より電子親和力と禁制帯幅の大きいｎ型（
   または前記第２の半導体層より電子親和力の小さいｐ型
   ）の第３の半導体層を順次形成する工程、前記第２、第
   ３層を選択的にエッチングする工程、さらに選択的なイ
   オン注入により前記第１の半導体層に半絶縁性もしくは
   高抵抗の領域を形成する工程、さらに選択的にエピタキ
   シャル成長し、電子親和力と禁制帯幅の和が前記第３の
   半導体層よりも小さいｐ型（または電子親和力が前記第
   ３の半導体層よりも大きいｎ型）の第４の半導体層を前
   記第２の半導体層に接して形成する工程を含むことを特
   徴とするヘテロ接合型バイポーラトランジスタの製造方
   法。
3. （３）半導体基板上にｎ型（またはｐ型）の第１の半導
   体層を形成する工程、選択的なイオン注入により前記第
   １の半導体層に半絶縁性もしくは高抵抗の領域を形成す
   る工程、さらにｐ型（またはｎ型）の第２の半導体層及
   び前記第２の半導体層より電子親和力と禁制帯幅の大き
   いｎ型（または第２の半導体層より電子親和力の小さい
   ｐ型）の第３の半導体層を順次形成する工程、前記半絶
   縁性もしくは高抵抗の領域の上方部の前記第２、第３層
   を選択的にエッチングする工程、さらに選択的にエピタ
   キシャル成長し、電子親和力と禁制帯幅の和が前記第３
   の半導体層よりも小さいｐ型（または電子親和力が前記
   第３の半導体よりも大きいｎ型）の第４の半導体層を前
   記第２の半導体層に接して形成する工程を含むことを特
   徴とするヘテロ接合型バイポーラトランジスタの製造方
   法。
4. （４）半導体基板上にｎ型（またはｐ型）の第１の半導
   体層、ｐ型（またはｎ型）の第２の半導体層を順次形成
   する工程、選択的なイオン注入により前記第１及び第２
   の半導体層に半絶縁性もしくは高抵抗の領域を形成する
   工程、さらに前記第２の半導体層より電子親和力と禁制
   帯幅の大きいｎ型（または前記第２の半導体層より電子
   親和力の小さいｐ型）の第３の半導体層を形成する工程
   、前記第２、第３層を選択的にエッチングする工程、さ
   らに選択的にエピタキシャル成長し、電子親和力と禁制
   帯幅の和が前記第３の半導体層よりも小さいｐ型（また
   は電子親和力が前記第３の半導体層よりも大きいｎ型）
   の第４の半導体層を前記第２の半導体層に接して形成す
   る工程を含むことを特徴とするヘテロ接合型バイポーラ
   トランジスタの製造方法。