JPH11121462A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11121462A JPH11121462A JP9275854A JP27585497A JPH11121462A JP H11121462 A JPH11121462 A JP H11121462A JP 9275854 A JP9275854 A JP 9275854A JP 27585497 A JP27585497 A JP 27585497A JP H11121462 A JPH11121462 A JP H11121462A
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、ＩｎＰ
／ＩｎＧａＡｓ系ＨＢＴの表面保護膜を再現性良く形成
する。 【解決手段】 表面保護膜となるＩｎＰ層４及びＩｎＧ
ａＡｓＰ層５からなる積層膜の内のＩｎＧａＡｓＰ層５
を、エッチングストッパ層として用いる。
／ＩｎＧａＡｓ系ＨＢＴの表面保護膜を再現性良く形成
する。 【解決手段】 表面保護膜となるＩｎＰ層４及びＩｎＧ
ａＡｓＰ層５からなる積層膜の内のＩｎＧａＡｓＰ層５
を、エッチングストッパ層として用いる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、ＩｎＰ／ＩｎＧａ
Ａｓ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）に
おける表面保護膜（ガードリング）に特徴のある半導体
装置及びその製造方法に関するものである。
製造方法に関するものであり、特に、ＩｎＰ／ＩｎＧａ
Ａｓ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）に
おける表面保護膜（ガードリング）に特徴のある半導体
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＧａＡｓやＩｎＧａＡｓ等の電子
移動度の大きなIII-Ｖ族化合物半導体を用いたヘテロ接
合バイポーラトランジスタ等の化合物半導体装置は、高
周波素子或いは高速スイッチング素子として広く用いら
れている。
移動度の大きなIII-Ｖ族化合物半導体を用いたヘテロ接
合バイポーラトランジスタ等の化合物半導体装置は、高
周波素子或いは高速スイッチング素子として広く用いら
れている。
【０００３】しかし、ＧａＡｓ等のIII-Ｖ族化合物半導
体を用いたＨＢＴにおいては、Ｓｉバイポーラトランジ
スタとは異なり、イオン注入技術が発達していないた
め、イオン注入法によって高不純物濃度の外部ベース引
出領域を形成することが困難であり、そのため、メサ型
構造を余儀なくされている。
体を用いたＨＢＴにおいては、Ｓｉバイポーラトランジ
スタとは異なり、イオン注入技術が発達していないた
め、イオン注入法によって高不純物濃度の外部ベース引
出領域を形成することが困難であり、そのため、メサ型
構造を余儀なくされている。
【０００４】しかし、ＧａＡｓはＳｉと比較して表面再
結合速度が６桁高いために電流利得を低下させる等の問
題を引き起こし、実際に、電流利得のサイズ依存性が顕
著であるため、それを抑制するためにトランジスタ真性
部のｐｎ接合界面を表面保護膜で覆うような構造を採用
している。
結合速度が６桁高いために電流利得を低下させる等の問
題を引き起こし、実際に、電流利得のサイズ依存性が顕
著であるため、それを抑制するためにトランジスタ真性
部のｐｎ接合界面を表面保護膜で覆うような構造を採用
している。
【０００５】この様な、表面再結合の問題は、ＧａＡｓ
系ＨＢＴよりも高速特性・低電圧動作に優れ、次世代の
高速素子として期待されているＩｎＰ／ＩｎＧａＡｓ系
ＨＢＴにおいても問題となる。
系ＨＢＴよりも高速特性・低電圧動作に優れ、次世代の
高速素子として期待されているＩｎＰ／ＩｎＧａＡｓ系
ＨＢＴにおいても問題となる。
【０００６】ここで、図４を参照して、従来のｎｐｎエ
ミッタアップ型のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを説明
する。 図４参照 まず、半絶縁性ＩｎＰ基板３１上に、有機金属気相成長
法（ＭＯＶＰＥ法）を用いて、ｎ+ 型Ｉｎ0.53Ｇａ0.47
Ａｓサブコレクタ層３２、ｉ型Ｉｎ0.53Ｇａ0. 47Ａｓ真
性コレクタ層３３、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース
層３４、ｎ型ＩｎＰエミッタ層３５、ｎ+ 型ＩｎＰ第２
エミッタ層３６、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキ
ャップ層３７を順次エピタキシャル成長させる。
ミッタアップ型のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを説明
する。 図４参照 まず、半絶縁性ＩｎＰ基板３１上に、有機金属気相成長
法（ＭＯＶＰＥ法）を用いて、ｎ+ 型Ｉｎ0.53Ｇａ0.47
Ａｓサブコレクタ層３２、ｉ型Ｉｎ0.53Ｇａ0. 47Ａｓ真
性コレクタ層３３、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース
層３４、ｎ型ＩｎＰエミッタ層３５、ｎ+ 型ＩｎＰ第２
エミッタ層３６、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキ
ャップ層３７を順次エピタキシャル成長させる。
【０００７】次いで、ＷＳｉからなるエミッタ電極３８
をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ 0.47Ａｓキャップ層
３７乃至ｎ型ＩｎＰエミッタ層３５を、ｎ型ＩｎＰエミ
ッタ層３５の一部が薄く残るようにエッチングしてエミ
ッタメサを形成し、次いで、ベース電極３９をレジスト
マスク及びエミッタ電極３８を利用したリフトオフ法に
よってエミッタ電極３８に対して自己整合的に形成した
のち、熱処理により合金化してｐ+ 型Ｉｎ0.53Ｇａ0.47
Ａｓベース層３４に対するコンタクト領域４０を形成す
る。
をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ 0.47Ａｓキャップ層
３７乃至ｎ型ＩｎＰエミッタ層３５を、ｎ型ＩｎＰエミ
ッタ層３５の一部が薄く残るようにエッチングしてエミ
ッタメサを形成し、次いで、ベース電極３９をレジスト
マスク及びエミッタ電極３８を利用したリフトオフ法に
よってエミッタ電極３８に対して自己整合的に形成した
のち、熱処理により合金化してｐ+ 型Ｉｎ0.53Ｇａ0.47
Ａｓベース層３４に対するコンタクト領域４０を形成す
る。
【０００８】次いで、ベース電極３９をマスクとして、
薄いｎ型ＩｎＰエミッタ層３５、ｐ + 型Ｉｎ0.53Ｇａ
0.47Ａｓベース層３４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性
コレクタ層３３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサ
ブコレクタ層３２の一部をエッチングしてベースメサを
形成し、次いで、フォトレジストパターンを利用したリ
フトオフ法によってコレクタ電極４１を形成することに
よってＨＢＴの基本構造が完成する。
薄いｎ型ＩｎＰエミッタ層３５、ｐ + 型Ｉｎ0.53Ｇａ
0.47Ａｓベース層３４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性
コレクタ層３３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサ
ブコレクタ層３２の一部をエッチングしてベースメサを
形成し、次いで、フォトレジストパターンを利用したリ
フトオフ法によってコレクタ電極４１を形成することに
よってＨＢＴの基本構造が完成する。
【０００９】
【発明が解決しようとする課題】しかし、従来のＩｎＰ
／ＩｎＧａＡｓ系ＨＢＴの場合、ＩｎＰ層の選択エッチ
ング工程においては、塩酸系のエッチャントを用いてお
り、ＩｎＰをＩｎＧａＡｓに対して選択的に除去するこ
とができるが、ＩｎＰ層の一部を表面保護膜として薄く
残存させることが困難であった。
／ＩｎＧａＡｓ系ＨＢＴの場合、ＩｎＰ層の選択エッチ
ング工程においては、塩酸系のエッチャントを用いてお
り、ＩｎＰをＩｎＧａＡｓに対して選択的に除去するこ
とができるが、ＩｎＰ層の一部を表面保護膜として薄く
残存させることが困難であった。
【００１０】即ち、この塩酸系エッチャントはエッチン
グレートが高く、制御性が悪いので均一性に乏しく、制
御性良く均一な厚さのＩｎＰ層を残存させることができ
ないためであり、したがって、信頼性の高いＩｎＰ／Ｉ
ｎＧａＡｓ系ＨＢＴを実現することが困難であった。
グレートが高く、制御性が悪いので均一性に乏しく、制
御性良く均一な厚さのＩｎＰ層を残存させることができ
ないためであり、したがって、信頼性の高いＩｎＰ／Ｉ
ｎＧａＡｓ系ＨＢＴを実現することが困難であった。
【００１１】したがって、本発明は、ＩｎＰ／ＩｎＧａ
Ａｓ系ＨＢＴの表面保護膜を再現性良く形成することを
目的とする。
Ａｓ系ＨＢＴの表面保護膜を再現性良く形成することを
目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１はエ
ミッタメサ形成後の概略的断面図である。 図１参照 （１）本発明は、半導体装置において、ＩｎＰ層４及び
ＩｎＧａＡｓＰ層５からなる積層膜を表面保護膜として
用いたことを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１はエ
ミッタメサ形成後の概略的断面図である。 図１参照 （１）本発明は、半導体装置において、ＩｎＰ層４及び
ＩｎＧａＡｓＰ層５からなる積層膜を表面保護膜として
用いたことを特徴とする。
【００１３】この様に、ＩｎＰ層４及びＩｎＧａＡｓＰ
層５からなる積層膜を表面保護膜、ＨＢＴの場合にはガ
ードリングとして用いることにより、ＩｎＰ層４を薄く
残存するようにエッチングする必要がなくなり、製造工
程を増やすことなく均一な厚さの表面保護膜を形成する
ことができる。
層５からなる積層膜を表面保護膜、ＨＢＴの場合にはガ
ードリングとして用いることにより、ＩｎＰ層４を薄く
残存するようにエッチングする必要がなくなり、製造工
程を増やすことなく均一な厚さの表面保護膜を形成する
ことができる。
【００１４】（２）また、本発明は、上記（１）におい
て、上記ＩｎＰ層４がエミッタ層であり、上記ＩｎＧａ
ＡｓＰ層５はＩｎＰ層４とＩｎＧａＡｓエミッタキャッ
プ層７との間に設けられていることを特徴とする。
て、上記ＩｎＰ層４がエミッタ層であり、上記ＩｎＧａ
ＡｓＰ層５はＩｎＰ層４とＩｎＧａＡｓエミッタキャッ
プ層７との間に設けられていることを特徴とする。
【００１５】この様に、上記（１）の構成をＨＢＴに用
いる場合には、ＩｎＧａＡｓＰ層５をエミッタ層となる
ＩｎＰ層４とＩｎＧａＡｓエミッタキャップ層７との間
に設ければ良く、このＩｎＧａＡｓＰ層５はエッチング
ストッパ層になると共に、ＩｎＰ／ＩｎＧａＡｓ界面に
形成される伝導帯側のエネルギー不連続ΔＥC を小さく
することができ、ＩｎＰ／ＧａＡｓ界面の抵抗を低減す
ることができる。
いる場合には、ＩｎＧａＡｓＰ層５をエミッタ層となる
ＩｎＰ層４とＩｎＧａＡｓエミッタキャップ層７との間
に設ければ良く、このＩｎＧａＡｓＰ層５はエッチング
ストッパ層になると共に、ＩｎＰ／ＩｎＧａＡｓ界面に
形成される伝導帯側のエネルギー不連続ΔＥC を小さく
することができ、ＩｎＰ／ＧａＡｓ界面の抵抗を低減す
ることができる。
【００１６】（３）また、本発明は、上記（２）におい
て、上記ＩｎＧａＡｓＰ層５とＩｎＧａＡｓエミッタキ
ャップ層７との間に、上記ＩｎＧａＡｓＰ層５よりの禁
制帯幅が狭い高不純物濃度ＩｎＧａＡｓＰ層６を設けた
ことを特徴とする。
て、上記ＩｎＧａＡｓＰ層５とＩｎＧａＡｓエミッタキ
ャップ層７との間に、上記ＩｎＧａＡｓＰ層５よりの禁
制帯幅が狭い高不純物濃度ＩｎＧａＡｓＰ層６を設けた
ことを特徴とする。
【００１７】この様な狭禁制帯幅の高不純物濃度ＩｎＧ
ａＡｓＰ層６を設けることによって、伝導帯側のエネル
ギー不連続ΔＥC をより小さくすることができ、且つ、
高不純物濃度にすることによってエネルギー不連続によ
る障壁の厚さを薄くすることができるので、ＩｎＰ／Ｇ
ａＡｓ界面の抵抗をより低減することができる。
ａＡｓＰ層６を設けることによって、伝導帯側のエネル
ギー不連続ΔＥC をより小さくすることができ、且つ、
高不純物濃度にすることによってエネルギー不連続によ
る障壁の厚さを薄くすることができるので、ＩｎＰ／Ｇ
ａＡｓ界面の抵抗をより低減することができる。
【００１８】（４）また、本発明は、上記（２）または
（３）において、上記ＩｎＧａＡｓＰ層５の露出部にベ
ース電極を設けると共に、合金化領域を介してベース電
極とベース領域とがオーミックに接続されていることを
特徴とする。
（３）において、上記ＩｎＧａＡｓＰ層５の露出部にベ
ース電極を設けると共に、合金化領域を介してベース電
極とベース領域とがオーミックに接続されていることを
特徴とする。
【００１９】この様に、ＩｎＧａＡｓＰ層５を用いる場
合には、合金化領域を介してベース電極とベース層３を
オーミックに接続すれば良く、イオン注入法を用いる必
要がなく、且つ、ベース層３を露出させる必要もない。
合には、合金化領域を介してベース電極とベース層３を
オーミックに接続すれば良く、イオン注入法を用いる必
要がなく、且つ、ベース層３を露出させる必要もない。
【００２０】（５）また、本発明は、半導体装置の製造
方法において、表面保護膜となるＩｎＰ層４及びＩｎＧ
ａＡｓＰ層５からなる積層膜の内のＩｎＧａＡｓＰ層５
を、エッチングストッパ層として用いることを特徴とす
る。
方法において、表面保護膜となるＩｎＰ層４及びＩｎＧ
ａＡｓＰ層５からなる積層膜の内のＩｎＧａＡｓＰ層５
を、エッチングストッパ層として用いることを特徴とす
る。
【００２１】この様に、ＩｎＧａＡｓＰ層５をエッチン
グストッパ層として用いることによって、選択エッチン
グ法によって均一な厚さの表面保護膜を形成することが
できる。
グストッパ層として用いることによって、選択エッチン
グ法によって均一な厚さの表面保護膜を形成することが
できる。
【００２２】（６）また、本発明は、上記（５）におい
て、ＩｎＧａＡｓＰ層５をエッチングストッパ層とし
て、その上に設けたＩｎＧａＡｓエミッタキャップ層７
を選択的にエッチングすることを特徴とする。
て、ＩｎＧａＡｓＰ層５をエッチングストッパ層とし
て、その上に設けたＩｎＧａＡｓエミッタキャップ層７
を選択的にエッチングすることを特徴とする。
【００２３】この様に、ＩｎＧａＡｓＰ層５をエッチン
グストッパ層として用いることによって、その上に設け
たＩｎＧａＡｓエミッタキャップ層７を再現性良く選択
エッチングすることができる。
グストッパ層として用いることによって、その上に設け
たＩｎＧａＡｓエミッタキャップ層７を再現性良く選択
エッチングすることができる。
【００２４】（７）また、本発明は、上記（６）におい
て、上記ＩｎＧａＡｓＰ層５とＩｎＧａＡｓエミッタキ
ャップ層７との間に、上記ＩｎＧａＡｓＰ層５よりの禁
制帯幅が狭い高不純物濃度ＩｎＧａＡｓＰ層６を設ける
と共に、高不純物濃度ＩｎＧａＡｓＰ層６も選択的にエ
ッチングすることを特徴とする。
て、上記ＩｎＧａＡｓＰ層５とＩｎＧａＡｓエミッタキ
ャップ層７との間に、上記ＩｎＧａＡｓＰ層５よりの禁
制帯幅が狭い高不純物濃度ＩｎＧａＡｓＰ層６を設ける
と共に、高不純物濃度ＩｎＧａＡｓＰ層６も選択的にエ
ッチングすることを特徴とする。
【００２５】ＩｎＧａＡｓＰ層５においては、Ｐの組成
比の増加と共に、エッチングレートが指数関数的に低下
するので、ＩｎＧａＡｓＰ層５をエッチングストッパ層
として用いることによって、高不純物濃度ＩｎＧａＡｓ
Ｐ層６も再現性良く選択エッチングすることができる。
比の増加と共に、エッチングレートが指数関数的に低下
するので、ＩｎＧａＡｓＰ層５をエッチングストッパ層
として用いることによって、高不純物濃度ＩｎＧａＡｓ
Ｐ層６も再現性良く選択エッチングすることができる。
【００２６】（８）また、本発明は、上記（６）または
（７）において、上記ＩｎＧａＡｓＰ層５の露出部にベ
ース電極を設けると共に、熱処理によりベース領域に達
する合金化領域を形成することを特徴とする。
（７）において、上記ＩｎＧａＡｓＰ層５の露出部にベ
ース電極を設けると共に、熱処理によりベース領域に達
する合金化領域を形成することを特徴とする。
【００２７】この様に、ＩｎＧａＡｓＰ層５上にベース
電極を設けたのち、熱処理によって合金化領域を形成す
ることにより、外部ベース引出領域を形成する際に、イ
オン注入法を用いる必要がなく、且つ、ベース層３を露
出させる必要もない。
電極を設けたのち、熱処理によって合金化領域を形成す
ることにより、外部ベース引出領域を形成する際に、イ
オン注入法を用いる必要がなく、且つ、ベース層３を露
出させる必要もない。
【００２８】
【発明の実施の形態】ここで、図２及び図３を参照し
て、本発明の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用
いて、厚さ３５０ｎｍで、不純物濃度が１×１０19ｃｍ
-3のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層１２、
厚さ３００ｎｍでアンドープのｉ型Ｉｎ0.53Ｇａ0.47Ａ
ｓ真性コレクタ層１３、厚さ５０ｎｍで不純物濃度が、
３×１０19ｃｍ-3のｐ+ 型Ｉｎ0.53Ｇａ 0.47Ａｓベース
層１４、厚さ１０ｎｍで、不純物濃度が３×１０17ｃｍ
-3のｎ型ＩｎＰエミッタ層１５、厚さ５〜４０ｎｍ、例
えば、２０ｎｍで不純物濃度が１×１０16〜１×１０18
ｃｍ-3例えば、３×１０17ｃｍ-3のｎ型ＩｎＧａＡｓＰ
エッチングストッパ層１６、厚さが、例えば、２５ｎｍ
で、不純物濃度が１×１０ 18〜５×１０19ｃｍ-3、例え
ば、５×１０18ｃｍ-3のｎ+ 型ＩｎＧａＡｓＰ第２エミ
ッタ層１７、及び、厚さが、例えば、５０ｎｍで、不純
物濃度が５×１０18〜５×１０19ｃｍ-3、例えば、１×
１０19ｃｍ-3のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
１８を順次成長させ、次いで、エミッタ電極となる厚さ
が、例えば、４００ｎｍのＷＳｉ層１９を堆積させる。
て、本発明の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用
いて、厚さ３５０ｎｍで、不純物濃度が１×１０19ｃｍ
-3のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層１２、
厚さ３００ｎｍでアンドープのｉ型Ｉｎ0.53Ｇａ0.47Ａ
ｓ真性コレクタ層１３、厚さ５０ｎｍで不純物濃度が、
３×１０19ｃｍ-3のｐ+ 型Ｉｎ0.53Ｇａ 0.47Ａｓベース
層１４、厚さ１０ｎｍで、不純物濃度が３×１０17ｃｍ
-3のｎ型ＩｎＰエミッタ層１５、厚さ５〜４０ｎｍ、例
えば、２０ｎｍで不純物濃度が１×１０16〜１×１０18
ｃｍ-3例えば、３×１０17ｃｍ-3のｎ型ＩｎＧａＡｓＰ
エッチングストッパ層１６、厚さが、例えば、２５ｎｍ
で、不純物濃度が１×１０ 18〜５×１０19ｃｍ-3、例え
ば、５×１０18ｃｍ-3のｎ+ 型ＩｎＧａＡｓＰ第２エミ
ッタ層１７、及び、厚さが、例えば、５０ｎｍで、不純
物濃度が５×１０18〜５×１０19ｃｍ-3、例えば、１×
１０19ｃｍ-3のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
１８を順次成長させ、次いで、エミッタ電極となる厚さ
が、例えば、４００ｎｍのＷＳｉ層１９を堆積させる。
【００２９】なお、この場合のｎ型ＩｎＧａＡｓＰエッ
チングストッパ層１６の組成比は禁制帯幅が０．８２〜
１．４２ｅＶ、例えば、１．０ｅＶとなるように選択
し、また、ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７の
組成比は禁制帯幅が０．７５〜０．９９ｅＶ、例えば、
０．８２ｅＶとなるように選択する。
チングストッパ層１６の組成比は禁制帯幅が０．８２〜
１．４２ｅＶ、例えば、１．０ｅＶとなるように選択
し、また、ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７の
組成比は禁制帯幅が０．７５〜０．９９ｅＶ、例えば、
０．８２ｅＶとなるように選択する。
【００３０】図２（ｂ）参照 次いで、ＷＳｉ層１９をエッチングしてエミッタ電極２
０を形成したのち、Ｈ 3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏから
なるエチャントを用いて、エミッタ電極２０をマスクと
してｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８及びｎ
+ 型ＩｎＧａＡｓＰ第２エミッタ層１７を選択的にエッ
チングしてエミッタメサ２１を形成して、ｎ型ＩｎＧａ
ＡｓＰエッチングストッパ層１６を露出させる。
０を形成したのち、Ｈ 3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏから
なるエチャントを用いて、エミッタ電極２０をマスクと
してｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８及びｎ
+ 型ＩｎＧａＡｓＰ第２エミッタ層１７を選択的にエッ
チングしてエミッタメサ２１を形成して、ｎ型ＩｎＧａ
ＡｓＰエッチングストッパ層１６を露出させる。
【００３１】この場合、エッチャントとしてＨ3 Ｐ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏを用いているので、ＩｎＧａＡ
ｓＰ層５においては、Ｐの組成比の増加と共にエッチン
グレートが指数関数的に低下してｎ型ＩｎＧａＡｓＰエ
ッチングストッパ層１６がエッチング停止層として作用
するので、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８
及びｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７を再現性
良く選択エッチングすることができる。
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏを用いているので、ＩｎＧａＡ
ｓＰ層５においては、Ｐの組成比の増加と共にエッチン
グレートが指数関数的に低下してｎ型ＩｎＧａＡｓＰエ
ッチングストッパ層１６がエッチング停止層として作用
するので、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８
及びｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７を再現性
良く選択エッチングすることができる。
【００３２】図３（ｃ）参照 次いで、ベース電極となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層
導電体膜を蒸着し、レジストマスク（図示せず）及びエ
ミッタ電極２０を利用したリフトオフ法によって、エミ
ッタ電極２０に対して自己整合的にベース電極２２を形
成したのち、熱処理を行ってｐ+ 型Ｉｎ0.53Ｇａ0.47Ａ
ｓベース層１４に達する合金化領域を形成してコンタク
ト領域２３とする。
導電体膜を蒸着し、レジストマスク（図示せず）及びエ
ミッタ電極２０を利用したリフトオフ法によって、エミ
ッタ電極２０に対して自己整合的にベース電極２２を形
成したのち、熱処理を行ってｐ+ 型Ｉｎ0.53Ｇａ0.47Ａ
ｓベース層１４に達する合金化領域を形成してコンタク
ト領域２３とする。
【００３３】次いで、レジストマスク２４を用いてエミ
ッタ／ベース界面を被覆保護したのち、ベース電極２２
をマスクとして、ｎ型ＩｎＧａＡｓＰエッチングストッ
パ層１６、ｎ型ＩｎＰエミッタ層１５、ｐ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓベース層１４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ
真性コレクタ層１３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａ
ｓサブコレクタ層１２の一部をエッチングしてベースメ
サ２５を形成する。
ッタ／ベース界面を被覆保護したのち、ベース電極２２
をマスクとして、ｎ型ＩｎＧａＡｓＰエッチングストッ
パ層１６、ｎ型ＩｎＰエミッタ層１５、ｐ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓベース層１４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ
真性コレクタ層１３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａ
ｓサブコレクタ層１２の一部をエッチングしてベースメ
サ２５を形成する。
【００３４】図３（ｄ）参照 次いで、レジストマスク２４を除去したのち、新たなレ
ジストパターン（図示せず）を利用したリフトオフ法に
よってＴｉ／Ｐｔ／Ａｕからなるコレクタ電極２６を形
成することによってＨＢＴの基本構造が完成する。
ジストパターン（図示せず）を利用したリフトオフ法に
よってＴｉ／Ｐｔ／Ａｕからなるコレクタ電極２６を形
成することによってＨＢＴの基本構造が完成する。
【００３５】この様に、本発明の実施の形態において
は、ｎ型ＩｎＰエミッタ層１５の上にｎ型ＩｎＧａＡｓ
Ｐエッチングストッパ層１６を設けているので、エミッ
タメサ２１を形成する際に、エッチングをｎ型ＩｎＧａ
ＡｓＰエッチングストッパ層１６で停止することがで
き、したがって、簡単な選択エッチング工程を用いるだ
けで、他の製造工程を増やすことなく、トランジスタ真
性部以外の領域における一定の層厚のｎ型ＩｎＰエミッ
タ層１５及びｎ型ＩｎＧａＡｓＰエッチングストッパ層
１６をガードリングをして用いることができる。
は、ｎ型ＩｎＰエミッタ層１５の上にｎ型ＩｎＧａＡｓ
Ｐエッチングストッパ層１６を設けているので、エミッ
タメサ２１を形成する際に、エッチングをｎ型ＩｎＧａ
ＡｓＰエッチングストッパ層１６で停止することがで
き、したがって、簡単な選択エッチング工程を用いるだ
けで、他の製造工程を増やすことなく、トランジスタ真
性部以外の領域における一定の層厚のｎ型ＩｎＰエミッ
タ層１５及びｎ型ＩｎＧａＡｓＰエッチングストッパ層
１６をガードリングをして用いることができる。
【００３６】この様にして形成した均一な層厚のガード
リングによって、表面再結合を低減することができ、そ
れによって、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの信頼性を
向上することができる。
リングによって、表面再結合を低減することができ、そ
れによって、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの信頼性を
向上することができる。
【００３７】また、この場合には、ｎ型ＩｎＰエミッタ
層１５とｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８と
の間に、１．０ｅＶ組成のｎ型ＩｎＧａＡｓＰエッチン
グストッパ層１６と０．８２ｅＶ組成のｎ+ 型ＩｎＧａ
ＡｓＰ第２エミッタ層１７という中間の禁制帯幅の遷移
層を設けているので、伝導帯におけるエネルギー不連続
ΔＥC を小さくすることができ、且つ、ｎ+ 型ＩｎＧａ
ＡｓＰ第２エミッタ層１７は高不純物濃度であるので、
ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７／ｎ + 型Ｉｎ
0.53Ｇａ0.47Ａｓキャップ層１８との間に形成されるエ
ネルギー不連続によるバリアの厚さを薄くすることがで
き、トンネル電流が流れやすくなるので、エミッタ直列
抵抗を小さくすることができる。
層１５とｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８と
の間に、１．０ｅＶ組成のｎ型ＩｎＧａＡｓＰエッチン
グストッパ層１６と０．８２ｅＶ組成のｎ+ 型ＩｎＧａ
ＡｓＰ第２エミッタ層１７という中間の禁制帯幅の遷移
層を設けているので、伝導帯におけるエネルギー不連続
ΔＥC を小さくすることができ、且つ、ｎ+ 型ＩｎＧａ
ＡｓＰ第２エミッタ層１７は高不純物濃度であるので、
ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７／ｎ + 型Ｉｎ
0.53Ｇａ0.47Ａｓキャップ層１８との間に形成されるエ
ネルギー不連続によるバリアの厚さを薄くすることがで
き、トンネル電流が流れやすくなるので、エミッタ直列
抵抗を小さくすることができる。
【００３８】また、本発明の実施の形態においては、エ
ミッタ／ベース接合は、従来と同様にＩｎＰ／ＩｎＧａ
Ａｓ接合で形成しているので、エミッタ層を制御性の高
いエッチングの困難なＩｎＰに替えてＩｎＧａＡｓＰで
形成した場合よりも価電子帯におけるエネルギー不連続
ΔＥV をより大きくすることができ、それによって、正
孔（ホール）の逆注入を低減することができるので、電
流利得を大きく取ることができる。
ミッタ／ベース接合は、従来と同様にＩｎＰ／ＩｎＧａ
Ａｓ接合で形成しているので、エミッタ層を制御性の高
いエッチングの困難なＩｎＰに替えてＩｎＧａＡｓＰで
形成した場合よりも価電子帯におけるエネルギー不連続
ΔＥV をより大きくすることができ、それによって、正
孔（ホール）の逆注入を低減することができるので、電
流利得を大きく取ることができる。
【００３９】以上、本発明の実施の形態を説明してきた
が、本発明は、上記の実施の形態の構成に限られるもの
ではなく、コレクタ層としてはＩｎＰやＩｎＧａＡｓＰ
を用いてダブルヘテロ接合としても良く、また、ｎｐｎ
型ＨＢＴに限られるものではなく、ｐｎｐ型ＨＢＴにも
適用されるものである。
が、本発明は、上記の実施の形態の構成に限られるもの
ではなく、コレクタ層としてはＩｎＰやＩｎＧａＡｓＰ
を用いてダブルヘテロ接合としても良く、また、ｎｐｎ
型ＨＢＴに限られるものではなく、ｐｎｐ型ＨＢＴにも
適用されるものである。
【００４０】また、本発明の実施の形態の説明において
は、説明を簡単にするために単体のＨＢＴとして説明し
ているが、実際には、集積化して使用する場合が多く、
その場合には、素子間分離のために、水素イオン、即
ち、プロトン、或いは酸素イオンをコレクタ層の周辺部
に打ち込んで半絶縁化する必要がある。
は、説明を簡単にするために単体のＨＢＴとして説明し
ているが、実際には、集積化して使用する場合が多く、
その場合には、素子間分離のために、水素イオン、即
ち、プロトン、或いは酸素イオンをコレクタ層の周辺部
に打ち込んで半絶縁化する必要がある。
【００４１】
【発明の効果】本発明によれば、ＩｎＰ／ＩｎＧａＡｓ
系ＨＢＴのガードリングとしてＩｎＰエミッタ層及びＩ
ｎＧａＡｓＰエッチングストッパ層からなる積層膜を用
いているので、簡単な選択エッチング工程を用いるだけ
で均一な層厚のガードリングを再現性良く形成すること
ができ、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの特性向上、信
頼性向上に寄与するところが大きい。
系ＨＢＴのガードリングとしてＩｎＰエミッタ層及びＩ
ｎＧａＡｓＰエッチングストッパ層からなる積層膜を用
いているので、簡単な選択エッチング工程を用いるだけ
で均一な層厚のガードリングを再現性良く形成すること
ができ、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの特性向上、信
頼性向上に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説
明図である。
明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説
明図である。
明図である。
【図４】従来のＨＢＴの説明図である。
１ 半導体基板 ２ コレクタ層 ３ ベース層 ４ ＩｎＰ層 ５ ＩｎＧａＡｓＰ層 ６ 高不純物濃度ＩｎＧａＡｓＰ層 ７ ＩｎＧａＡｓエミッタキャップ層 ８ エミッタ電極 １１ 半絶縁性ＩｎＰ基板 １２ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層 １３ ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層 １４ ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層 １５ ｎ型ＩｎＰエミッタ層 １６ ｎ型ＩｎＧａＡｓＰエッチングストッパ層 １７ ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層 １８ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層 １９ ＷＳｉ層 ２０ エミッタ電極 ２１ エミッタメサ ２２ ベース電極 ２３ コンタクト領域 ２４ レジストマスク ２５ ベースメサ ２６ コレクタ電極 ３１ 半絶縁性ＩｎＰ基板 ３２ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層 ３３ ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層 ３４ ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層 ３５ ｎ型ＩｎＰエミッタ層 ３６ ｎ+ 型ＩｎＰ第２エミッタ層 ３７ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層 ３８ エミッタ電極 ３９ ベース電極 ４０ コンタクト領域 ４１ コレクタ電極
Claims (8)
- 【請求項１】 ＩｎＰ層及びＩｎＧａＡｓＰ層からなる
積層膜を表面保護膜として用いたことを特徴とする半導
体装置。 - 【請求項２】 上記ＩｎＰ層がエミッタ層であり、上記
ＩｎＧａＡｓＰ層は前記ＩｎＰ層とＩｎＧａＡｓエミッ
タキャップ層との間に設けられていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 上記ＩｎＧａＡｓＰ層と上記ＩｎＧａＡ
ｓエミッタキャップ層との間に、前記ＩｎＧａＡｓＰ層
よりの禁制帯幅が狭い高不純物濃度ＩｎＧａＡｓＰ層を
設けたことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 上記ＩｎＧａＡｓＰ層の露出部にベース
電極を設けると共に、合金化領域を介して前記ベース電
極とベース領域とがオーミックに接続されていることを
特徴とする請求項２または３に記載の半導体装置。 - 【請求項５】 表面保護膜となるＩｎＰ層及びＩｎＧａ
ＡｓＰ層からなる積層膜の内のＩｎＧａＡｓＰ層を、エ
ッチングストッパ層として用いることを特徴とする半導
体装置の製造方法。 - 【請求項６】 上記ＩｎＧａＡｓＰ層をエッチングスト
ッパ層として、前記ＩｎＧａＡｓＰ層上に設けたＩｎＧ
ａＡｓエミッタキャップ層を選択的にエッチングするこ
とを特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 上記ＩｎＧａＡｓＰ層と上記ＩｎＧａＡ
ｓエミッタキャップ層との間に、前記ＩｎＧａＡｓＰ層
よりの禁制帯幅が狭い高不純物濃度ＩｎＧａＡｓＰ層を
設けると共に、前記高不純物濃度ＩｎＧａＡｓＰ層も選
択的にエッチングすることを特徴とする請求項６記載の
半導体装置の製造方法。 - 【請求項８】 上記ＩｎＧａＡｓＰ層の露出部にベース
電極を設けると共に、熱処理によりベース領域に達する
合金化領域を形成することを特徴とする請求項６または
７に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27585497A JP4092597B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27585497A JP4092597B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121462A true JPH11121462A (ja) | 1999-04-30 |
| JP4092597B2 JP4092597B2 (ja) | 2008-05-28 |
Family
ID=17561366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27585497A Expired - Fee Related JP4092597B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4092597B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| JP2005347735A (ja) * | 2004-06-03 | 2005-12-15 | Lucent Technol Inc | トランジスタおよび同製造方法 |
| JP2019054021A (ja) * | 2017-09-12 | 2019-04-04 | アンリツ株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
-
1997
- 1997-10-08 JP JP27585497A patent/JP4092597B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462362B1 (en) * | 1999-11-15 | 2002-10-08 | Nec Corporation | Heterojunction bipolar transistor having prevention layer between base and emitter |
| JP2005347735A (ja) * | 2004-06-03 | 2005-12-15 | Lucent Technol Inc | トランジスタおよび同製造方法 |
| JP2019054021A (ja) * | 2017-09-12 | 2019-04-04 | アンリツ株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP4092597B2 (ja) | 2008-05-28 |
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