JPS63200567A

JPS63200567A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法

Info

Publication number: JPS63200567A
Application number: JP62032502A
Authority: JP
Inventors: Kohei Moritsuka; 宏平森塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-17
Filing date: 1987-02-17
Publication date: 1988-08-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、コレクタ・トップ構造のヘテロ接合バイポー
ラトランジスタおよびその製造方法に関する。

（従来の技術）バイポーラトランジスタには、縦形トランジスタと横形
トランジスタがある。高周波用には、薄いベース層形成
が可能で高い遮断周波数が得られる縦形トランジスタが
好ましい。縦形トランジスタには、エミッタが半導体表
面側に設けられたエミッタ・トップ構造とコレクタが半
導体表面に設けられたコレクタ・トップ構造がある。ト
ランジスタの電力利得はエミッタ接地形式で最大となる
ので、集積化や実装を考慮すると」レクタ・トップ構造
が有利である。しかし縦形トランジスタは、トランジス
タとして動作する真性トランジスタ領域の他にベース電
極を形成する外部ベース領域が必要であり、この外部ベ
ース領域が寄生容量として入る。このため、コレクタ・
トップ構造では、エミッタ面積がコレクタ面積より大き
くなってしまい、エミッタ・トップ構造に比べて電流利
得が低くなる。また外部ベース領域下部に蓄積するキャ
リアによりエミッタ容量が増大し、遮断周波数がエミッ
タ・トップ構造に比べて１桁程度低くなってしまう。こ
れらの難点のため従来はコレクタ・トップ構造は、１１
ｍ以外には用いられていない。

コレクタ・トップ構造の利点を生かし、その性能向上を
図る試みは従来より行われている。例えば、シリコンを
用いたトランジスタでは、外部ベース領域を多結晶シリ
コン膜により形成し、外部ベース領域下部に３ｉ０２膜
等の絶縁膜を埋め込む構造が提案されている。しかしこ
の構造は、シリコンの選択エピタキシャル成長またはＳ
ｉＯ２膜と多結晶シリコン膜による外部ベース領域の埋
め込み、等の複雑な工程を必要とする。

他の試みとして、■−ｖ族化合物半導体を用いてコレク
タ・トップ構造を形成することが提案されている。この
構造では例えば、外部ベース領域のｐｎ接合をベース層
下の広バンドギヤツプ半導体層中に形成することにより
、真性トランジスタ部分のヘテロｐｎ接合の障壁電位と
広バンドギャップホモｐｎ接合の障壁電位の差を利用し
て、外６一部ベース領域へのキャリア注入およびキャリア蓄積を抑
制することができる。これにより、遮断周波数が１７０
）ｌｘと優れた特性が得られている（例えば、Ｅ　１ｅ
ｃｔｒｏｎｉｃｓ　　Ｌ　ｅｔｔｅｒｓ　　ｖｏｌ、２
２　　ｐ、３１５−３１６）。しかしこの構造では、外
部ベース下は順バイアス状態のｐｎ接合であり、より高
速の動作を達成するためには更に外部ベース領域の容量
を減らすことが必要である。

外部ベース領域の容量を低減する方法として、例えばエ
ミッタ・トップ構造のＡβＧａＡｓ／ＧａＡＳ系ヘテロ
接合トランジスタでは、外部ベース領域下部にプロトン
や酸素イオンを打込み、外部ベース領域下部を高抵抗化
する手法が知られている。しかし、コレクタ・トップ構
造では外部ベース接合は順バイアス下にあり、高抵抗領
域は電子と正孔の同時注入により消滅してしまい、容量
低減の効果は期待できなかった。

以上の問題点を更に図面を用いて具体的に説明する。

第７図は、従来のコレクタ・トップ構造ヘテロ接合トラ
ンジスタの代表的な例である。半絶縁性ＧａＡＳ基板４
１に、エミッタ層となるｎ＋型ＧａＡＳ層４２およびｎ
型ＡｎＧａＡｓ層４３が順次形成され、この上にベース
層となるｐ＋型ＧａＡＳ層４４が形成され、更にこの上
にコレクタ層となるｎ型ＧａＡＳ層４５およびｎ＋型Ｇ
ａＡＳ層４６が形成されている。ｎ型ＡｆｆｉＧａＡｓ
層４３は、ベース層であるｐ＋型ＧａＡＳ層４４に接す
る領域に２０〜５０ｎｍの範囲でＡβの組成比が次第に
小さくなるＡＩ２組成比傾斜層を有する。外部ベース領
域には、アクセプタ不純物のイオン注入または拡散によ
り、ｎ型ＡｎＧａＡｓ層４２に達する深いｐｎ接合を形
成するｐ＋型層４７が形成されている。４８．４９゜５
０はそれぞれコレクタ、ベース、エミッタの各電極であ
る。５１は素子分離領域の高抵抗層である。

この構成では前述のように、真性トランジスタ領域では
ｎ型ＡβＧａＡｓ層４３がベース層に接する部分にへ２
組成傾斜層を有するため、ベース・エミッタ接合の電位
障壁はほぼＧａＡｓのバンドギャップに等しい１．４ｅ
Ｖ程度となる。一方、外部ベース領域のｐｎ接合はＡ４
組成比が例えば０．３のｎ型ＡＲＧａＡＳ層４３中に形
成されるため、その障壁電位は約１．８８Ｖと大きい。

このため、真性トランジスタ領域でエミッタ電流が流れ
ても外部ベース領域を流れる電流は非常に小さいものと
なる。これが、コレクタ・トップ構造ヘテロ接合トラン
ジスタの長所である。しかし実際には、イオン注入ある
いは拡散で形成した外部ベース領域のｐｎ接合部には結
晶欠陥が多数存在し、大きい再結合電流が流れる。この
結果、電流利得も１００以下に低下してしまうことが多
い。

また外部ベース領域のｐｎ接合の容量が比較的大きく、
１．４Ｖの順バイアス条件で約３ｆＦ／μｍ２となる。

この外部ベース領域の容量はトランジスタの高速動作を
妨げる原因となる。

（発明が解決しようとする問題点）以上のように従来のコレクタ・トップ構造のヘテロ接合
トランジスタでは、外部ベース領域を流れる電流および
外部ベース領域のｐｎ接合容量が無視できず、十分な電
流利得と遮断周波数を得ることができなかった。

本発明はこの様な問題を解決して、優れた特性を実現し
たヘテロ接合バイポーラトランジスタとその製造方法を
提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明にがかるヘテロ接合バイポーラトランジスタは、
エミッタ層を第１導電型の第１半導体層とこれよりバン
ドギャップの大きい第１導電型の第２半導体層の積層構
造とし、この上に第２半導体層よりバンドギャップの小
さい第２導電型の第３半導体層からなるベース層、およ
び第１導電型の第４半導体層からなるコレクタ層を有し
、外部ベース領域は前記第２半導体層がその厚み方向全
体に亙って高抵抗化されていることを特徴とする。

このようなヘテロ接合バイポーラトランジスタを製造す
る本発明の第１の方法は、基板上に、工ミッタ層となる
第１導電型の第１半導体層とこれよりバンドギャップの
大きい第１導電型の第２半導体層、この第２半導体層よ
りバンドギャップの小さいベース層となる第２導電型の
第３半導体層、およびコレクタ層となる第１導電型の第
４半導体層を順次エピタキシャル成長させ、外部ベース
領域には不純物をドープしてエミッタ層中の第２半導体
層をその厚み方向全体に亙って高抵抗化する。

本発明の第２の方法は、第１の方法が外部ベース領域を
高抵抗化する手法を用いたのに対し、逆に真性トランジ
スタ領域を低抵抗化する手法を用いる。即ち基板上に、
エミッタ層となる高抵抗の第１半導体層とこれよりバン
ドギャップの大きい高抵抗の第２半導体層、この第２半
導体層よりバンドギャップの小さいベース層となる第２
導電型の第３半導体層、およびコレクタ層となる高抵抗
の第４半導体層を順次エピタキシャル成長させ、真性ト
ランジスタ領域に、ベース層の第３半導体層の導電型を
反転させない程度に不純物をドープして、エミッタ層お
よびコレクタ層となる第１゜第２および第４半導体層を
第１導電型にする。

（作用）上述した外部ベース構造では、エミッタ・ベース接合が
順バイアス状態になっても、電子、正孔のいずれも、広
バンドギャップの高抵抗半導体により形成されたヘテロ
障壁のためにその高抵抗半導体領域に注入される量が低
減される。このため、高抵抗半導体層の抵抗はエミッタ
・ベース接合が順バイアスの条件下でも低下せず、電気
的に絶縁体と同等の働きをする。この結果、コレクタ・
トップ構造でも高い電流利得が得られる。また外部ベー
ス領域の容量が従来構造に比べて小さいので、高い遮断
周波数が得られる。

また、製造面からは、■ビタキシャル成長とイオン注入
または拡散のみによって形成可能であり、例えば従来の
ＳｉＯ２膜の埋込み法と比較して非常に簡便である。

（実施例）以下、本発明の詳細な説明する。

第１図は一実施例のＡＩＧａＡＳ／ＧａＡＳ系を用いた
ヘテロ接合トランジスタである。半絶縁性ＧａＡｓ基板
１に、エミッタ層を構成する第１半導体層としてｎ＋型
ＧａＡＳ層２とｎ型ＧａＡｓ層３が形成され、更に第２
半導体層として第１半導体層よりバンドギャップの大き
いｎ型ＡｎＧａＡｓ層４が形成されている。このエミッ
タ層上にベース層を構成する第３半導体層としてｐ＋型
ＧａＡｓ層５が形成され、この上にコレクタ層を構成す
る第４半導体層としてｎ型ＧａＡＳ層６が形成され、更
にこの上にｎ＋型コンタクト層７が形成されている。ｎ
１型コンタクト層７にはコレクタ電極８が形成されてい
る。外部ベース領域は、プロトンのイオン注入等によっ
て、エミッタ層として用いられるバンドギャップの広い
ｎ型ＡｆｆｉＧａＡｓ層４の部分が厚み方向に全て高抵
抗層９とされている。即ち外部ベース領域の高抵抗層９
は、その底部１０がエミッタ層の第１半導体層であるｎ
型ＧａＡｓ層３に達する深さに形成されている。ベース
層であるｐ＋型ＧａＡＳ層５は、外部ベース領域でも低
抵抗を保つように予め不純物濃度が十分高く設定されて
いる。ベース電極１３は、外部ベース領域に溝を形成し
てｎ型ＧａＡｓ層５にコンタクトさせている。またエミ
ッタ電極１４は、外部ベース領域の外側に深い溝を形成
してｎ“型ＧａＡＳＩ！２を露出させてこれにコンタク
トさせている。１５は素子分離用の高抵抗層である。

このように構成されたヘテロ接合バイポーラトランジス
タの特性を、従来構造のものと比較しながら以下に具体
的に説明する。

第４図（ａ）（ｂ）は、第７図に示した従来構造のそれ
ぞれ真性トランジスタ領域と外部ベース領域のバンド図
を示している。真性トランジスタ領域では第４図（ａ）
のように、黒丸で示した電子と白丸で示した正孔の動き
に示されるように、エミッタ接合を横切るのは電子電流
が主体である。

外部ベース領域では第４図（ｂ）に示すように、Ａ多Ｑ
ａＡＳ層一部までｐ型になりＡａＧａＡＳ層内にｐｎ接
合が形成されている。従って注入電流は真性トランジス
タ領域に比べて小さい。しかしながら、Ｘ印で示した欠
陥を介した再結合電流が大きくなる。また１、２Ｖの順
バイアスで形成される空乏層幅はおよそ５０ｎｍとなっ
ている。

これに対し、第４図（Ｃ）は、第１図に示す実施例のヘ
テロ接合トランジスタの外部ベース領域のバンド図であ
る。この実施例では、外部ベース領域はバンドギャップ
の大きいＡｎＧａＡｓ層全体が高抵抗化されていて、電
子、正孔いずれに対しても高いヘテロ障壁が生じている
。従って高抵抗ＡｆｆｉＧａＡｓ層中へのキャリア注入
は少ない。

また、ＡβＧａＡＳ層中に多数の欠陥が存在しても、電
子と正孔は空間的に分離されているので、再結合電流も
従来に比べて極めて小さい。以上によりこの実施例では
高い電流利得が得られる。また外部ベース領域の接合容
量はこの実施例の場合、約３００ｎｍの厚い高抵抗層で
決定され、０．３５ｆＦ／μＴｒＬ２程度である。従っ
て高い遮断周波数が得られる。

第５図（ａ）はこの実施例での入力電圧−出力電流特性
であり、同図（ｂ）は従来例での入力電圧−出力電流特
性である。この実施例では、外部ベース領域を流れるベ
ース電流ＩＢｅｘｔは極めて小さく、コレクタ電流Ｉ。

の広い範囲に亙って電流増幅率１５０以上が得られてい
る。一方従来例では、第５図（ｂ）に示すようにベース
電流に占める外部ベース電流１ａｅＸｊの割合いが人き
く、ｎ値も２に近くなり、電流増幅率は高電流領域で２
０程度であった。

第６図は、この実施例と従来例のトランジスタについて
、入力電圧と入力容量の関係を比較して示したものであ
る。この実施例では、外部ベース領域のエミッタ接合容
量は入力電圧によらず一定で、真性トランジスタ領域で
の容量とほぼ等しい。

これに対し従来例では、外部ベース領域の接合容量が真
性トランジスタ領域のほぼ２倍存在する。

これによりこの実施例では、遮断周波数が従来例の２倍
以上の５０　Ｇ　Ｈ２という値が得られている。

第２図（ａ）〜（ａ）は、本発明の第１の方法によるヘ
テロ接合トランジスタの具体的な製造工程例である。ト
ランジスタ構造は第１図のものと同じであり、従ってこ
れらの図で第１図と対応する部分には第１図と同一符号
を付している。第２図（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１上に、３ｉを５ｘ　１０！Ｂ／ｃａｒ３ド
ーピングしたｎ型ＧａＡｓ層２を５００ｎｍ、Ｓ　ｉを
２ｘ１０１７／ｃｔｔｒ３ドーピングしたｎ型ＧａＡｓ
層３を２００ｎｍ、Ｓｉを２×１０１Ｔ／ｃ＃＋３ドー
ピングしたｎ型ＡｆｆＧａＡ８層４　（Ａｎ組成比０．
３）を３００　ｎｍ、順次ＭＢＥ法により成長する。以
上のｎ型層３層がエミッタ層となる。次に、ベース層と
してＢｅを４Ｘ１０１９／α３ドーピングしたｐ＋型Ｇ
ａＡＳ層５を１０１００ｎコレクタ層としてＳｉを７×
１０１８／ｃＩＲ３ドーピングしたｎ型ＧａＡｓ層を５
００　ｎｍ、更にコンタクト層としてｎ＋型Ｉ　ｎＧａ
Ａｓ層（Ｉｎ組成比が０．５）７を２００　ｎｍ成長ス
ル。

このように形成されたウェーハに、第２図（ｂ）に示す
ように、リフトオフ法によりＴｉ／Ｐｔ／Ａｕからなる
コレクタ電極８を形成する。ここでＴｉは５０ｎｍ、Ｐ
ｔは５Ｑｎｍ１Ａｕは８００　ｒｌｌｌｌである。そし
てコレクタ電極８をマスクとしてｎ＋型コンタクト層７
およびｎ型ＧａＡＳ層６の一部を深さ４００　ｒｖまで
、ＣＣｌ２Ｆ２を用いた反応性イオンエツチングにより
エツチングする。

この後、プロトンをウェーハ全面に加速電圧８０ｋｅＶ
で２×１０１３／ｃｍ２注入する。この結果、キャリア
濃度の低いｎ型ＧａＡＳ層６、ｎ型ＡｕＧａＡｓ層４お
よびｎ型ＧａＡｓ層３の一部がプロトン照射により生じ
た深い準位のため高抵抗層９になる。ＡａＧａＡＳ層４
はその厚み方向に全て高抵抗化され、高抵抗層９の底部
１０はｎ型ＧａＡＳ層３内に達する。この際、コレクタ
電極８で覆われた真性トランジスタ領域はプロトンが照
射されないので、キャリア濃度の変化はない。またベー
ス層であるｐ＋型ＧａＡＳ層５はもともとキャリア濃度
が４　Ｘ　１０”　９／ｃｔｎ３と非常に高いので、プ
ロトン照射がなされる外部ベース領域でも実効的にキャ
リア濃度が変化しないと見なせる。

この後、プラズマＣＶＤ法によりウェー八全面に４Ｏｒ
＋ｍ厚のＳｉＯ２膜１１全１１し、ＣＦ４と０２の混合
ガスによる反応性イオンエツチングでこれを第２図（ｄ
）に示すように、コレクタ・メサ側壁部にのみ残す。次
に第２図（ｅ）に示すように、フォトレジスト１２とＳ
ｉＯ２膜１１全１１クとしてｎ型ＧａＡＳｌをリン酸と
過酸化水素水の混合液でエツチングし、ベース電極領域
にｐ＋型ＧａＡＳ層５に達する深さの溝を形成する。

そして全面に厚さ２００　ｎ１ｌｌのＴｉ／Ｐｔ／Ａｕ
膜を蒸着し、フォトレジスト１２を溶解して、第２図（
ｆ）に示すようにベース１３をパターン形成する。ここ
で、ベース電極１３とコレクタ電極８とは、ＳｉＯ２膜
１１全１１下に生じたアンダーカットにより自動的に分
離され、短絡することはない。

最後に第２図（Ｑ）に示すように、外部ベース領域め外
側でのメサエッチングによりｎ＋型ＧａＡＳ層２を露出
させ、ここにＡｕＧｅＮ　ｉ合金からなるエミッタ電極
１４を形成し、更にプロトン照射により素子分離領域に
高抵抗層１５を形成して、トランジスタ製造の主工程を
終了する。

この様な方法によれば、従来シリコンのトランジスタで
試みられた選択エピタキシャル法や多結晶シリコンのト
レンチ内への堆積等の複雑な工程を用いることなく、プ
ロトン照射によって外部ベース領域下に高抵抗のＡｆｆ
ＧａＡｓ層を形成することが可能である。更にコレクタ
電極とベース電極はＳ　ｉ　０２　ｍにより自己整合的
に位置合せがなされるので、素子の微細化が可能である
。

第３図（ａ）〜（Ｃ）は、本発明の第２の方法によるヘ
テロ接合トランジスタの具体的な製造工程例である。ま
ず第３図（ａ）に示すように、半絶縁性ＧａＡｓ基板２
１上に、Ｓｉを５×１０１８／ｃｍ３ドーピングしたｎ
型ＧａＡＳ層２を５００　ｎｍ、アンドープの高抵抗Ｇ
ａＡｓ層２３を１１００ｎ、同じく高抵抗ＡＱ、ＧａＡ
Ｓ層（Ａｎ組成比０．３）２４を３００１ｍ、Ｂｅを４
×１０１９／ｃｔｔｔ３ドーピングしたｐ＋型ＧａＡＳ
層２５を１００ｎｌＩｌ、更に高抵抗ＧａＡｓ層２６を
６００　ｎ１ｌｌ、順次成長する。このウェーハの真性
トランジスタとなる部分に選択的に、Ｓｌを加速電圧５
００ｋｅＶでＩ　Ｘ　１０”　／ｃｔｓ２で注入し、更
に加速電圧を６０ｋｅＶに変えてｌＸ１０１４／　ｃｕ
ｔ　２注入し、９００℃、５秒のアニールを行って、第
３図（ｂ）に示すように、エミッタ層としてのｎ型Ｇａ
ＡＳ層２７１およびｎ型ＡｆｆｉＧａＡｓ層２７２、コレクタ層としてのｎ型Ｇ
ａＡＳ層２７１を形成する。ベース層となるｐ＋型Ｇａ
Ａｓ層２５は高キャリア濃度のため、ｐ＋型のまま保た
れる。先の実施例と同様にして第３図（’Ｃ）に示すよ
うに、コレクタ電極２８゜ベース電極２９およびエミッ
タ電極３０を形成し、素子分離領域に高抵抗層３１を形
成する。

こうしてこの実施例の方法でも、先の実施例の方法と同
様に、Ｓｉのイオン注入という簡便な工程で外部ベース
領域下部に高抵抗ＡｆｆＧａＡｓ層が埋込まれた構造を
得ることができる。

本発明は上記実施例に限られるものではない。

例えば上記実施例では不純物の導入にイオン注入を用い
たが、拡散法によっても所期の目的を達成することがで
きる。また本発明はＡｊ２ＧａＡＳ／ＧａＡＳ系に限ら
れず、他の■−ｖ族化合物半導体やＳｉ／５ｉＧｅ、Ｓ
ｉ／ＳｉＣなどの■族半導体等、バンドギャップの異な
る半導体材料の組合わせを用いた各種トランジスタに適
用して有効である。また上記各実施例では集積回路への
適用を意図して半絶縁性基板を用いたが、１１１回路等
では導電性半導体基板を用いることができる。

単体トランジスタとして用いる場合、導電性基板を用い
ると、基板がエミッタとなるので接地が容易で、高周波
領域での使用に際して実装が簡便になる。更に高出力ト
ランジスタを意図する場合、導電性Ｓｉ基板を用い、こ
の上にＧａＡＳとＡｆｆＧａＡｓのヘテロエピタキシャ
ル成長を行えば、３ｉが高い熱伝導率を有するため放熱
に有利である等、本発明は種々の基板に適用して効果が
得られる。

以上述べたように本発明によれば、外部ベース領域への
キャリア注入の低減および外部ベース領域の容量低減を
図って、特性を向上させたヘテロ接合バイポーラトラン
ジスタを実現することができる。また本発明の方法によ
れば、イオン注入または拡散により外部ベース領域下に
高抵抗層を埋込み形成することができ、優れた特性のバ
イポーラトランジスタを簡単な工程で製造することがで
きる。

【図面の簡単な説明】第１図は本発明の一実施例のトランジスタ構造を示す図
、第２図（ａ）〜（ＣＩ）は本発明の第１の方法による
トランジスタの製造工程を示す図、第３図（ａ）〜（Ｃ
）は第２の方法によるトランジスタの製造工程を示す図
、第４図（ａ）〜（Ｃ）は本発明によるトランジスタと
従来のトランジスタの特性を比較するためのバンド図、
第５図（ａ）（ｂ）は本発明のトランジスタの電流特性
と従来例の電流特性を示す図、第６図は本発明のトラン
ジスタの入力容量特性を従来例と比較して示す図、第７
図は従来のトランジスタ構造を示す図である。１・・・半絶縁性ＧａＡＳ基板、２・・・ｎ＋型ＧａＡ
Ｓ！、３・ｎ型ＧａＡｓ層（第１半導体層）、’４−ｎ
型ＡｎＧａＡｓ層（第２半導体層）、５・・・ｐ＋型Ｇ
ａＡＳ層（第３半導体層）、６・・・ｎ型ＧａＡＳ層（
第４半導体層）、７・・・ｎ＋型コンタクト層、８・・
・コレクタ電極、９・・・高抵抗層、１０・・・高抵抗
層底部、１１・・・ＳｉＯ２膜、１２・・・フォトレジ
スト、１３・・・ベース電極、１４・・・エミッタ電極
、１５・・・素子分離領域高抵抗層、２１・・・半絶縁
性ＧａＡＳ基板、２２−ｎ型Ｇａ、Ａｓ層、２３・・・
高抵抗ＧａＡＳ層、２４・・・高抵抗ＡＲＧａＡＳ層、
２５　・ｐ＋型ＧａＡＳ層、２６・・・高抵抗ＧａＡＳ
層、２７ｘ−ｎ型ＧａＡｓ層、２７２・・・ｎ型Ａｊ２
ＧａＡｓ層、２７３・・・ｎ型ＧａＡＳｌｉ、２８・・
・コレクタ電極、２９・・・ベース電極、３０川エミッ
タ電極、３１・・・素子分離領域高抵抗層。出願人代理人　弁理士　鈴江武彦第　４　図（ａ）第　４　図（ｂ）＄４　　図（Ｃ）０　　０．５　１．０　１．５べ′−ス・エミッタ１を尺　（Ｖ）第　５　図（ａ）０　　０５　１．０　１．５へ゛−ス４ミ・７りｒＢ１電ｆｆ−（Ｖ）第　５　図（
ｂ）

Claims

【特許請求の範囲】

（１）基板上に第１導電型の第１半導体層とこれよりバ
ンドギャップの大きい第１導電型の第２半導体層がこの
順に積層されて構成されたエミッタ層、このエミッタ層
上に形成された前記第２半導体層よりバンドギャップの
小さい第２導電型の第３半導体層からなるベース層、お
よびこのベース層上に形成された第１導電型の第４半導
体層からなるコレクタ層を有するヘテロ接合バイポーラ
トランジスタにおいて、外部ベース領域は前記第２半導
体層がその厚み方向全体に渡って高抵抗化されているこ
とを特徴とするヘテロ接合バイポーラトランジスタ。
（２）前記基板は半絶縁性化合物半導体基板であり、前
記第１半導体層は高不純物濃度層とこれより不純物濃度
の低い層の積層構造を有する特許請求の範囲第１項記載
のヘテロ接合バイポーラトランジスタ。
（３）前記基板は導電性半導体基板である特許請求の範
囲第１項記載のヘテロ接合バイポーラトランジスタ。
（４）基板上に、エミッタ層となる第１導電型の第１半
導体層とこれよりバンドギャップの大きい第１導電型の
第２半導体層、この第２半導体層よりバンドギャップの
小さい、ベース層となる第２導電型の第３半導体層、お
よびコレクタ層となる第１導電型の第４半導体層を順次
エピタキシャル成長させる工程と、前記第４半導体層上
にコレクタ電極を形成する工程と、外部ベース領域に選
択的に不純物をドープして前記第２半導体層を高抵抗化
する工程と、前記外部ベース領域内の前記第４半導体層
を選択的にエッチングして前記第３半導体層を露出させ
る工程と、露出した前記第３半導体層にベース電極を形
成する工程と、前記エミッタ層に接続されるエミッタ電
極を形成する工程とを有することを特徴とするヘテロ接
合バイポーラトランジスタの製造方法。
（５）前記基板は半絶縁性化合物半導体基板であり、こ
の上に前記第１半導体層として、下地となる高不純物濃
度層とこれより不純物濃度の低い層を順次エピタキシャ
ル成長させる特許請求の範囲第４項記載のヘテロ接合バ
イポーラトランジスタの製造方法。
（６）前記基板は導電性半導体基板である特許請求の範
囲第４項記載のヘテロ接合バイポーラトランジスタの製
造方法。
（７）基板上に、エミッタ層となる高抵抗の第１半導体
層とこれよりバンドギャップの大きい高抵抗の第２半導
体層、この第２半導体層よりバンドギャップの小さい、
ベース層となる第２導電型の第３半導体層、およびコレ
クタ層となる高抵抗の第４半導体層を順次エピタキシャ
ル成長させる工程と、真性トランジスタ領域に選択的に
不純物をドープして前記第１、第２および第４半導体層
を第１導電型にする工程と、前記第４半導体層上にコレ
クタ電極を形成する工程と、外部ベース領域内の前記第
４半導体層を選択的にエッチングして前記第３半導体層
を露出させる工程と、露出した前記第３半導体層にベー
ス電極を形成する工程と、前記エミッタ層に接続される
エミッタ電極を形成する工程とを有することを特徴とす
るヘテロ接合バイポーラトランジスタの製造方法。
（８）前記基板は半絶縁性化合物半導体基板であり、こ
の上に前記第１半導体層として、下地となる高不純物濃
度層と不純物濃度がドープされていない高抵抗層を順次
エピタキシャル成長させる特許請求の範囲第７項記載の
ヘテロ接合バイポーラトランジスタの製造方法。
（９）前記基板は導電性半導体基板である特許請求の範
囲第７項記載のヘテロ接合バイポーラトランジスタの製
造方法。