JPH01103761A - 多重系バス同期システムの故障診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分腎〉 本発明は、同一の入力情報に対して同一の処理を同期し
て行なう複数のＣＰＵと、各ＣＰＵ毎に設けられ互いに
非同期で動作する複数の入出力インターフェース（以下
Ｉ１０インターフェースと称する。）とを備える多重系
バス同期システムの故障診断装置に関し、Ｉ１０インタ
ーフェースから読み出されたステータス情報をラッチす
るラッチ回路を各系毎に備え、このラッチ回路を順次切
り替えると共に、切り替え毎にラッチ回路の１つによっ
てラッチされたステータス情報を、各ＣＰｔ１によりた
すき読みによフて読み出し、各ＣＰＵおいてステータス
情報及び受信データを照合してＩ１０インターフェース
の故障を診断することにより、非同期で動作する複数の
Ｉ１０インターフェースの故障を検出することができる
ようにしたものである。

〈従来の技術〉 例えば鉄道信号保安装置等に導入されるコンピュータシ
ステムにおいて、システムの信頼性を高める技術の一つ
として、複数のＣＰＵ　（コンピュータ）を用い、１つ
のＣＰＵが故障したときに他のＣＰＵでバックアップで
きるようにした多重系システムが知られており、その中
の一つに多重系バス同期システムがある。この多重系バ
ス同期システムは、同一処理を行なう複数のＣＰＵ出力
情報をバスレベルで互いに照合し、その一致、不一致を
検出してシステムの正常、異常を判断し、異常時には制
御出力を安全側にするフェールセーフな構成になってい
る。ＣＰＵのそれぞれには、Ｉ１０インターフェースが
設けられていて、ＣＰＵと入出力機器間の情報転送に際
し、Ｉ１０インターフェースから割込み信号（以下ＩＮ
Ｔ信号と称する。）を各ＣＰＵに与えることにより、情
報転送の準備完了、受信完了等をＣＰＵに知らせる方式
となっている。

〈発明が解決しようとする問題点〉 多重系バス同期システムにおいて、８系のＩ１０インタ
ーフェースに故障を生じた場合、故障検出が必要である
。その手段として、８系のＩ１０インターフェースに同
時故障が発生しないことを前提にし、各Ｉ１０インター
フェースの処理状態を照合してそれが一致しないときに
、何れか一方が故障であると判断する診断システムがと
られる。ところが、Ｉ１０インターフェースは、ＣＰＵ
のタイミングとは無関係に、外部から入ってくる信号に
応じて動作していて、その同期化はハードウェア的に困
難であり、８系のＩ１０インターフェースは非同期で動
作しているのが普通である。このため、８系のＣＰＵで
認識したデータにクリティカルな領域で食い違いを生じ
、バス照合で不一致を生じ、故障が生じたとする判断に
なってしまうという問題点があった。

く問題点を解決するための手段〉 上述する問題点を解決するため、本発明は、同一の入力
情報に対して同一の処理を同期して行なう複数のＣＰＵ
と、各ＣＰＵ毎に設けられ互いに非同期で動作する複数
のＩ１０インターフェースとを備える多重系バス同期シ
ステムにおいて、前記Ｉ１０インターフェースから読み
出されたステータス情報をラッチするラッチ回路を各系
毎に備え、前記ラッチ回路を順次切り替え、前記切り替
え毎に前記ラッチ回路の１つによってラッチされたステ
ータス情報を前記ＣＰＵのそれぞれによって読み出し、
各ＣＰＵおいてステータス情報及び受信データを照合し
て前記Ｉ１０インターフェースの故障を診断することを
特徴とする。

く作用〉 各系毎に備えられているラッチ回路を、ＣＰＵにより順
次切り替え、切り替え毎に、ラッチ回路の１つによって
ラッチされた各系毎のステータス情報を、各ＣＰＵによ
って読み出す。この読み出し方法は、たすき読であり、
このたすき読みによって得られたステータス情報及び受
信データを、ＣＰＵの内部または外部に設けらた故障判
断部において照合する。そして、何回かの照合を経たに
も拘わらず不一致の場合は、Ｉ１０インターフェースが
故障であると判断する。

即ち、本発明は、８系のＩ１０インターフェースに同時
故障が発生しないことを前提にし、各Ｉ１０インターフ
ェースの処理状態を照合してそれが一致しないときに、
何れか一方が故障であると判断する診断システムをとる
場合に、ステータス情報をラッチして安定化させ、安定
化されたラッチ情報を、各ＣＰＵにより、たすき読みに
よって読み出し、かつ、照合することにより、非同期で
動作している８系のＩ１０インターフェースの故障を簡
単、かつ、確実に検出できるようにしたものである。

〈実施例〉 第１図は本発明に係る故障診断装置を備える多重系バス
同期システムのブロック図を示す。この実施例ではＡ系
及びＢ系の２正系バス間期システムを示しているが系の
数は任意である。図において、１．２はＡ系及びＢ系の
それぞれに備えられたＣＰＵで、バスレベルで照合しな
がら同期させて同一の処理を行なっている。

３．４はＡ系及びＢ系のそれぞれに備えられたＩ１０イ
ンターフェースで、互いに非同期で同一の動作を並行し
て行なう。これらのＩ１０インターフェース３．４はハ
イレベルデータリンク集積回路（ＨＤＬＣ）によって構
成されている。

５．６はＡ系及びＢ系のそれぞれに備えられたラッチ回
路で、Ｉ１０インターフェース３．４から読み出された
ステータス情報ＳＴＳ＾、５ＴＳａをラッチする。ラッ
チ回路５．６は、例えばＣＰＵ１から与えられるラッチ
切替指令ＲＣＨにより順次切り替えられ、切り替え毎に
ラッチ回路５または６によフてラッチされたステータス
情報Ｓ　Ｔ　Ｓ　ａ　−Ｓ　Ｔ　Ｓ　ｂを、ＣＰＵＩ、
２のそれぞれによって、たすき読みにより読み出す。ラ
ッチ回路６からはインバートされたステータス情報５Ｔ
Ｓｂ及び受信データＲＤＴｂが読み出される。これは、
ラッチ切替指令（ＲＣＨ）の故障を識別するためである
。

７．８はバッフｙ　ＲＡ　Ｍ　（ｒａｎｄｏｍ　ａｃｃ
ｅｓｓｍｅｍｏｒｙ）　、９．１０はＤ　Ｍ　Ａ　（ｄ
ｉｒｅｃｔ　ｍｅｍｏｒｙａｃｃｅｓｓ）部、１１は論
理和回路、１２はモデム、ＳＤＴは送信データ、ＣＮＴ
はコマンドである。

Ａ系及びＢ系のＩ１０インターフェース３．４への情報
入力ＲＸＤが完了すると、各Ｉ１０インターフェース３
．４は、それぞれＣＰＵＩ、２に論理和回路１１を介し
てＩＮＴ信号を入力する。

ＣＰＵＩ、２に対するＩＮＴ信号入力により、処理ルー
チンが開始する。まず、ＣＰＵＩからのラッチ切替指令
ＲＣＨにより、Ａ系のラッチ回路５において、Ｉ１０イ
ンターフェース３のステータス、レジストから読み出さ
れたステータス情報５ＴＳＡをラッチし、ラッチされた
ステータス情報ＳＴＳ、をｃｐｕｉ、２によって読み出
す。

次に、ラッチ切替指令ＲＣＨによりＢ系統み出しに切り
替え、Ｂ系のラッチ回路からＩ１０インターフェース４
のステータス、レジストから読み出されたステータス情
報５ＴＳｅのラッチ・インバート情報であるステータス
情報Ｓ　Ｔ　Ｓ　ｂをＣＰＵＩ、２によってそれぞれ読
み出す。Ａ系からＢ系へのラッチ切替は特定番地ＤＶＡ
に書き込み命令を出すことによって行なわれる。また、
Ｂ系を読み出した後は直ちにＡ系へ戻すラッチ切替を行
なう。ラッチ切替に当って、Ａ系からＢ系へのラッチ切
替は特定番地ＤＶＡに書き込み命令を出すことによって
行なわれ、Ｂ系からＡ系への戻しは、ステータス情報に
ついては、Ｂ系統み出しによりハードウェア的にＡ系に
戻し、また受信データについては特定ＤＶＡに読み出し
命令を出すことによって行なう。

次に、ＣＰＵＩ、２に読み込まれたステータス情報ＳＴ
Ｓ！、５ＴＳｂ及び受信データＲＤＴ、、ＲＤ　Ｔ　ｂ
を、ＣＰＵＩ、２においてそれぞれ照合する。即ち、Ｃ
ＰＵ１では自系のステータスＳＴＳ、と他系Ｂの５ＴＳ
ｂとを照合すると共に、自系の受信データＲＤＴ、及び
他系Ｂの受信データＲＤＴｂを照合する。ＣＰＵ２にお
いても、自系Ｂのステータス情報５ＴＳｂと他系Ａのス
テータス情報ＳＴＳ、とを照合すると共に、自系Ｂの受
信データＲＤ　Ｔ　ｂと他系Ａの受信データＲＤＴ、を
照合する。なお、ラッチ回路６のステータス情報Ｓ　Ｔ
　Ｓ　ｂはインバートされているので、インバートされ
る前の状態に戻して照合する。

上記の照合の結果、一致している場合は、故障なしと判
断し、通常のデータ処理に入る。不一致の場合には、Ｉ
１０インターフェース３．４をリセットし、イニシャル
及び受信開始または送信開始を数回性なう。それでも不
一致の場合には、Ｉ１０インターフェース３．４が故障
であると判断し、システムを停止させる。照合不一致と
なった電文は捨てるものとする。

例えば、第２図に示すように、ｔ１時にＡ系、Ｂ系が同
時にラッチされた時に、Ａ系のステータスフラグがたっ
ていたとすると、ＣＰＵ１．２に読み込まれるステータ
ス情報５ＴＳａは例えばハイレベルＨになる。次に、ｔ
２時にＡ系からＢ系へラッチ切替えが行なわれた場合、
ｔ１時にはＢ系のステータスフラグがたっていないので
、ステータス情報５ＴＳｂはロー・レベルしてある。

そして、Ｂ系のステータスフラグのたっているｔ４時の
ラッチにより、ステータス情報Ｓ　Ｔ　Ｓ　ｂがハイ、
レベルＨになる。この状態で一致となり、通常処理に入
る。数回の繰返しにも拘わらず、Ｂ系のステータスフラ
グがたたず、一致がとれなかった場合は、■１０インタ
ーフェース３．４の故障と判断し、システムを停止させ
る。

〈発明の効果〉 以上述べたように、本発明は、同一の入力情報に対して
同一の処理を同期して行なう複数のＣＰＵと、各ＣＰＵ
毎に設けられ互いに非同期で動作する複数のＩ１０イン
ターフェースとを備える多重系バス同期システムにおい
て、前記１１０インターフエースから読み出されたステ
ータス情報をラッチするラッチ回路を各系毎に備え、前
記ラッチ回路を前記ＣＰＵから与えられるラッチ切替情
報により順次切り替え、前記切り替え毎に前記ラッチ回
路の１つによってラッチされたステータス情報を前記Ｃ
ＰＵの全てによって読み出し、各ＣＰＵおいてステータ
ス情報及び受信データを照合して前記Ｉ１０インターフ
ェースの故障を診断することを特徴とするから、非同期
で動作する複数のＩ１０インターフェースの故障を簡単
、かつ、確実に検出し得る多重系バス同期システムの故
障診断装置を提供できる。

【図面の簡単な説明】

第１図は本発明に係る故障診断装置を備える多重系バス
同期システムのブロック図、第２図（Ａ）〜（Ｆ）はそ
のタイムチャートである。 １．２・・・ＣＰＵ ３．４・・・Ｉ１０インターフェース ５．６・・・ラッチ回路

Claims (2)

【特許請求の範囲】
1. （１）同一の入力情報に対して同一の処理を同期して行
   なう複数のＣＰＵと、各ＣＰＵ毎に設けられ互いに非同
   期で動作する複数の入出力インターフェースとを備える
   多重系バス同期システムにおいて、前記入出力インター
   フェイスから読み出されたステータス情報をラッチする
   ラッチ回路を各系毎に備え、前記ラッチ回路を順次切り
   替え、前記切り替え毎に前記ラッチ回路の１つによって
   ラッチされたステータス情報を前記ＣＰＵのそれぞれに
   よって読み出し、各ＣＰＵおいてステータス情報及び受
   信データを照合して前記入出力インターフェースの故障
   を診断することを特徴とする多重系バス同期システムの
   故障診断装置。
2. （２）前記入出力インターフェースはハイレベルデータ
   リンク集積回路でなることを特徴とする特許請求の範囲
   第１項に記載の多重系バス同期システムの故障診断装置
   。