JPH011039A

JPH011039A - インサーキット・エミュレータ

Info

Publication number: JPH011039A
Application number: JP63-25053A
Authority: JP
Inventors: 小熊　康之; 善文今津; 正田　政弘
Original assignee: Anritsu Corp; NEC Corp
Current assignee: Anritsu Corp; NEC Corp
Priority date: 1987-02-06
Filing date: 1988-02-05
Publication date: 1989-01-05
Anticipated expiration: 2012-09-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、メモリ・マネージメント回路を内蔵したマイ
クロプロセッサを対象としたインサーキット・エミュレ
ータに閏する。

コンピュータ技術において、コンピュータのプログラム
中実行の際に、速度を害わずに小さなメモリで大きなプ
ログラムを実行させ、メモリの使用効率を」二げる技術
の一つに仮想記憶技術がある。

ＣＰＵがプログラムを実行する場合、ＣＰ　Ｕがアクセ
スする主メモリのアドレスはランダムではなく、プログ
ラム実行中のある時間の近傍でみると一部分のアドレス
に集中するという性質がある。

仮想記憶技術とは、この性質を利用し、実行しようとす
るプログラム全体をハードディスクのような副メモリに
格納しておき、プログラムの実行に必要な部分のみを主
メモリにロードして実行することにより、少ないメモリ
で大きなプログラムを実行したり、複数プログラムの同
時実行（マルチスフ）を効率良く行う技術である。つま
り、プログラムは、ある一定の屯位のブロックに分割さ
れ、複数のブロックで成るプログラムの一連の実行中に
、今現在必要とされるブロックが主メモリにロードされ
、不要なブロックは副メモリに格納されたままになって
いる。プログラムの実行が進み、主メモリにロードされ
ていないブロックを実行しようとするときは、ＣＰＵは
プログラムの実行を一時中断し、Ｏ５（オペレーティン
グシステム）に制御を移す。このときＯ８は、例えば主
メモリにロードされている実行中のブロックの中で最も
遠い過去にアクセスされたもののように、アクセスが繰
り返し行われていないないブロックを探しだし、このよ
うな一応は不要と判断されるブロックを再度副メモリに
格納するか、捨てるかして主メモリ上に空きエリアを確
保する。次にＯ８は、引き続いて実行すべきブロックを
副メモリから主メモリの空きエリアに移してそこへロー
ドし、中断しているプログラムの実行を復活させる。前
述のように、実際には少ない主メモリ上でプログラムが
実行されているにもかかわらず、あたかも大きな仮想的
な主メモリがあって、そこにプログラム全体が記憶され
て動作しているかのごとく見えろためこの仮想的な主メ
モリに記憶することをを仮想記憶と呼んでいる。

この仮想記憶技術を実現するためには仮想記憶における
アドレス（仮想アドレス）と、そのプログラムの一部が
記憶されている主メモリのアドレス（実アドレス）との
変換を行う回路が必要である。

この回路をメモリ・マネジメント回路と呼ぶ。メモリ・
マネジメント回路は、Ｏ８がプログラム中の所望のブロ
ックを主メモリにロードする時に決定した実アドレスが
記憶されている対応テーブルを参照して仮想アドレスか
ら実アドレスへの変換を行う。メモリ・マネジメント回
路には、幾つかの変１り情報を記憶するＴ　Ｌ　Ｂ　（
Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋ−ａｓｉｄｅ　Ｂｕ
ｆｆｅｒ）があり、このＴＬＢの内容は、対応テーブル
を参照して変換した情報で常に更新されるようになって
いる。メモリ・マネーメント回路は、常に対応テーブル
を参照して変換を行うわけでなく、ＴＬＢを参照して変
換可能な場合には直接変換を行い、ＴＬＢに変換情報が
ない場合のみ対応テーブルの参照を行うことによりメモ
リのアクセス回数を少なくしている。

つまり、仮想アドレスとはメモリ・マネージメント回路
によって変換される前のアドレスであり、実アドレスと
は変換後のアドレスである。通常のプログラムは、この
仮想アドレスで動作するように設計されている。

従来、このメモリ・マネージメント回路は、マイクロプ
ロセッサ・チップとは別のＬＳＩとして製品化されてい
たが、最近のインテル社５！８０３８６や日本電気型Ｖ
　６０等のようなＶＬＳ　Ｉのマイクロプロセッサ・チ
ップでは仮想アドレスから実アドレスへの変換速度を向
上させるためにメモリ・マネジメント回路はマイクロプ
ロセッサ・チップに内蔵されるようになっている。従っ
て、メモリマネジメント回路が内蔵されたマイクロプロ
セッサの１反想アドレスはマイクロプロセッサ・チップ
の内部で仮想ア１ζレスから実アドレスへの変換が行わ
れ、実アドレスだけがマイクロプロセッサチップから出
力されるようになっている。

インサーキット・エミュレータは、マイクロプロセッサ
を応用したシステム（以後ターゲット・システムと呼ぶ
）の開発を効率良くに行うために用いるソフトウェア及
びハードウェアの開発装置の一種で、特にターゲット・
システムに含まれるプロゲラＪ１をデバッグするために
用いられろ。

ターゲット・システムは、マイクロプロセッサと、プロ
グラムやデータが格納されるメモリ、ジステＪ１を制御
するＩ１０ボート等から構成されている。開発段階にあ
るターゲット・システムのマイクロプロセッサは直接固
着するのを避けて、ソケットを使用してプリント基板等
に搭載され、取り外すことが可能なように作られている
。

インサーキット・エミュレータを用いて、このターゲッ
ト・システムに含まれるプロゲラ１１をデバッグする場
合には、ターゲット・システムのマイクロプロセッサを
ソケットから取り外し、かわりにインサーキット・エミ
ュレータのプラグをそのソケットに接続する。インサー
キット・エミュレータには、本来ターゲット・システム
に搭載されろべきマイクロプロセッサと同等のマイクロ
プロセッサが内蔵されており、ターゲット・システムに
含まれるプログラムのデバッキングに用いられる。この
デバッキングは、インサーキット・エミュレータの内部
にあるマイクロプロセッサにより代わって行われるので
あり、このマイクロプロセッサはエミュレーション・マ
イクロプロセッサ、あるいはエミュレーション・プロセ
ッサと呼ばれる。すなわち、エミュレーション・プロセ
ッサが本来のマイクロプロセッサの代わりにターゲット
システムのプログラムを実行する。更にインサーキット
・エミュレータには、プログラムのデバッキングが可能
なように、ユーザが指定する任意の場所でプログラムの
実行を中断するブレーク機能や再度実行を開始するスタ
ート機能、プログラムの実行過程を記憶し表示するトレ
ース機能、メモリ内容やレジスタの内容を参照あるいは
変更する機能、ターゲット・システムのメモリ機能をエ
ミュレートするエミュレーション・メモリ等を持ってい
る。ユーザはこれらの機能を用いてターゲット・システ
ムのプログラムをデバッグする。

インサーキット・エミュレータの最も重要な機能はブレ
ーク機能である。プログラムの中のバグは結果的にター
ゲット・システムの動作異常を惹起する。ユーザは動作
異常が現れた時点ではプログラムのとこにバグがあるか
発見することは堆しいが、最終結果の中に子１すＩせめ
出力があることを見てどこかにバグがあったことを知る
。そこで、デバッグする時には、プログラムの実行を任
意の場所で中断し、その時のレジスタやメモリの内容を
確認することを繰り返しながら最終的なバグの場所を発
見する。従ってブレーク機能は、プログラムの位置や、
データの位置を指定するためにアドレスを用い、このブ
レークさせたい位置をアドレスによって指定し、ＣＰ　
Ｕが指定されたアドレスをアクセスした時にブレークす
るようにしたものが一般的である。

［従来の技術］第３図に従来のインサーキット・エミュレータのブロッ
ク図を示す。従来のインサーキット・エミュレータにつ
いて図面を用いて説明する。

エミュレーション・プロセッサ７は、本来ターゲット・
システム５に用いられるマイクロプロセッサである。エ
ミュレーション・プロセッサ７の制御信号Ｊ、データバ
スｂ及び実アドレスｄは、バッファ回路３及びバスｇを
介してターゲットシステム５の、本来マイクロプロセッ
サが搭載されるべきＣＰＵソケット４ζこ１妾続されて
いる。フルレーク検出回路６は、エミュレーション・プ
ロセッサ７の実アドレスｄを入力し、ブレーク要求信号
ｆを出力する。ブレーク要求信号ｆは、エミュレーショ
ン・プロセッサ７に接続されている。

この様に構成されたインサーキット・エミュレータは、
エミュレーション・プロセッサ７が、バッファ回路３と
ＣＰＵソケット４を通して接続されたターゲット・シス
テム５をアクセスすることによってプログラムを実行す
る。そのプログラムの実行中にブレーク検出回路６によ
って常時監視されている実アドレスｄが予め設定された
値になったとき出力されるブレーク要求信号ｆはエミュ
レーション・プロセッサ７の実行を停止させる。

［発明が解決しようとする課題］しかし、このようなインサーキット・エミュレータでは
次のような問題点があった。

（１）メモリ・マネジメント回路が内蔵されたマイクロ
プロセッサ用に仮想アドレスで設計されたプログラムの
デバッキングができなかった。なぜなら、エミュレーシ
ョン・プロセッサから出力されるアドレスはエミュレー
ション・プロセッサに内蔵されているメモリ・マネジメ
ント回路によって変換された後の実アドレスであるため
、仮想アドレスでブレーク点を設定することができない
からである。

（２）また、エミュレーション・プロセッサの故障でプ
ログラムの実行に異常が生じた場合、エミュレーション
・プロセッサの動作異常か、プログラムのバグかを即座
に判断することが難しかった。

［課題を解決するための手段］この発明は、これらの問題点を解決するためになされた
ものであり、従来の一個であったエミュレーション・プ
ロセッサの代わりに、２個のエミュレーション・プロセ
ッサを用いる。これらを並列かつ同時に動作させる。こ
の際に、一方のエミュレーション・プロセッサからは実
アドレスを出力し、他方からは本来実アドレスが出力さ
れるタイミングと同じタイミングで仮想アドレスを出力
させ、この仮想アドレスと、ブレーク点として予め設定
された仮想アドレス値とを比較することによって仮想ア
ドレスによるブレークを可能にし、更に２個のエミュレ
ーション・プロセッサが出力する制御信号を常に比較し
、それらが異なったときに動作エラー信号を出力する比
較回路を設けることによって、エミュレーション・プロ
セッサの動作に異常があることをユーザに知らせるイン
サーキットエミュレータを提供することにある。

ここに用いられる２個のエミュレーション・プロセッサ
は、どちらも実アドレスを出力するモードと仮想アドレ
スを出力するモードを内部に持ち、外部からこれらのモ
ードを設定できるようにした一般の使用に供されるマイ
クロプロセッサである。

２個のエミュレーション・プロセッサのうち一方を通常
モード（実アドレスを出力）に、また他方をデバッグ・
モード（仮想アドレスを出力）に設定して並列にかつ同
時に動作させる。デバッグモードに設定されたマイクロ
プロセッサは、通常モードに設定されたマイクロプロセ
ッサが出力する実アドレスに対応した仮想アドレスを出
力するように動作する。

［実施例］第１図は、本発明の一実施例を示すブロック図である。

第１図を用いて本発明の実施例を具体的に説明する。

第１図において、第１のエミュレーション・プロセッサ
ｌは通常モードに設定され、本来ターゲットシステム５
のＣＰＵソケット４に挿入されるべきマイクロプロセッ
サと同一のマイクロプロセッサであり実アドレスｄを出
力する。第２のエミュレーション・プロセッサ２は、第
１のエミュレーション・プロセッサｌと同じものである
がデバッグ・モードに設定され、チップ内部のメモリマ
ネジメント回路をバイパスして本来実アドレスが出力さ
れるタイミングと同じタイミングで仮想アドレスｅを直
接出力する。

マイクロプロセッサを通常モード又はデバッグモードに
設定するための方法は、使用されるマイクロプロセッサ
毎に個々に異なる。ここでは、モード設定端子ｍｌ、ｍ
２に特定の論理信号を与える方法をとっているが、他に
も特定の命令を与える方法、特殊なパターンの制御信号
を与える方法等がある。このインサーキット・エミュレ
ータにおいては、ターゲット・システムのマイクロプロ
セッサに指定されたモード設定方法に従ってモード設定
を行っている。

第１のエミュレーション・プロセッサｌの入力制御信号
ａ、出力制御信号Ｃ、データバスｂ、及び実アドレスｄ
の各信号線は、バッファ回路３及びバスｇを通してター
ゲット・システム５０ＣＰＵソケツト４に接続されてい
る。第２のエミュレーション・プロセッサ２０入力制御
信号およびデータの各信号線は、各々第１のエミュレー
ション・プロセッサｌの入力制御信号ａ及びデータバス
ｂに接続されている。第２のエミュレーションプロセッ
サ２の仮想アドレスｅは、ブレーク検出回路６に接続さ
れ、ブレーク検出回路６は、第２のエミュレーション・
プロセッサ２の仮想アドレスｅを監視し、ブレーク要求
信号ｆを出力する。

ブレーク要求信号ｒは、第１のエミュレーション・プロ
セッサ１と第２のエミュレーション・プロセッサ２に接
続されている。

ブレーク検出回路６は、予め設定されたブレーク設定信
号ｅｌとプロセッサ２からの１反想アドレスｅとが一致
したときに、ブレーク要求信号ｆをエミュレーション・
プロセッサｌ及び２に出力する。

このように構成されたインサーキット・エミュレータの
動作を説明する。通常モードに設定された第１のエミュ
レーション・プロセッサ１がターゲット・システム５を
アクセスするときの状態と、その時同時に動作している
第２のエミュレーション・プロセッサの状態とを表１を
用いて説明する。

第１のエミュレーション・プロセッサ１は、実アドレス
でターゲット・システム５をアクセスずろ。

データをリードするときには、ターゲット・システム５
はデータバスｂにデータを乗せ、第１のエミュレーショ
ン・プロセッサ１はそのデータを取り込む。データをラ
イトするときには、第１のエミュレーション・プロセッ
サｌはデータをデータバスｂに乗せ、ターゲット・シス
テム５内のメモリ又はＩｌｏに書き込む。一方、第２の
エミュレーション・プロセッサ２は、前記実アドレスに
対応する仮想アドレスをアクセスすることになる。

データをリードするときには、第２のエミュレーション
・プロセッサ２は、データバスｂが第１のエミュレーシ
ョン・プロセッサ１と接続されているため、第１のエミ
ュレーション・プロセッサ１と同じデータを読み込むこ
とになる。ライト時には第２のエミュレーション・プロ
セッサ２は、デバッグ・モードに設定されているため、
データバスを電気的に切り離すように動作し、データを
データバスに出力しない。

つまり、第１のエミュレーション・プロセッサ１は、バ
ッファ回路３を通してターゲット・システムをアクセス
し、ターゲット・システムのプログラムを実行する。第
２のエミュレーション・プロセッサ２は、ターゲット・
システムの同じプログラムを、第１のエミュレーション
・プロセッサ１と同時に実行しながら第１のエミュレー
ション・プロセッサｌが出力する実アドレスｄに対応す
る仮想アドレスｅを出力する。

表１表２にプログラムの実行順に実アドレスと仮想アドレス
の対応の例を、命令の二一モニックと１６進数で表され
た仮想及び実アドレスで示す。

表　　２この例は、仮想及び実アドレス共に下位１２ビツトが共
通であり、上位ビットがメモリ・マネージメント回路に
よって仮想アドレスから実アドレスに変換されている。

つまり仮想アドレスの上位２桁と実アドレスの上位１桁
に着目すれは１１が２に、１２が１に、１０が５に変換
されていることがわかる。

また、表２の２行目と３行目は仮想アドレスでは連続し
ているが、実アドレスでは不連続である。

このように仮想アドレスを実アドレスから類推すること
は不可能である。

また、仮想アドレスは、プログラムが作成された時点て
一義的に決定される。しかし、実アドレスは、プロクラ
ムのブロックがＯ８によって主メモリにロードされると
きに決定される。このため、実アドレスは常に固定の値
にはならず、あるブロックが主メモリにロードし直され
る度に異なる値になる可能性がある。

ブレーク検出回路６は、仮想アドレスｅがブレーク点と
して予め設定された値ｅｌになったときブレーク要求信
号ｆを出力し、第１のエミュレーション・プロセッサｌ
および第２のエミュレーション・プロセッサ２のプログ
ラムの実行を停止させる。

本実施例によれば、主メモリにロードされていないブロ
ック、つまり実アドレスが未決定のブロックの仮想アド
レスをブレーク点として予め設定した場合でも、そのブ
ロックが主メモリにロートされ、実行された時点でブレ
ークさせることができることは容易に類推できる。

第２図に本発明の他の実施例を示す。第１図に示した実
施例との違いは、比較器８が加えられている点である。

通常モードに設定されたエミュレーション・ブロツセサ
とデバッグ・モードに設定されたエミュレーション・ブ
ロッセサの動作の差異を比較することによって、エミュ
レーション・プロセッサの動作異常をユーザに知らせよ
うとするものである。

比較回路８は、第１のエミュレーション・プロセッサ１
からの出力制御信号Ｃを第１の入力とし、第２のエミュ
レーション・プロセッサ２からの出力制御信号りを第２
の入力として両者を比較し、制御信号Ｃとｈの論理値に
違いがあるときに動作エラー信号ｌを出力するものであ
る。

更に、第１のエミュレーション・プロセッサｌの動作と
第２のエミュレーション・プロセッサ２の動作に違いが
発生した場合、比較回路８は動作エラー信号ｉを出力し
、エミュレーション・プロセッサの動作が異常であるこ
とをユーザに知らせる。第１のエミュレーション・プロ
セッサｌの動作と第２のエミュレーション・プロセッサ
２の動作が違うことの理由は、両エミュレーション・プ
ロセッサ１及び２に入力されろ入力制御信号ａ、もしく
はデータバスｂの内容を違った値として認識してしまっ
た場合、もしくはどちらかのエミュレーション・プロセ
ッサが故障した場合であり、その結果として出力制御信
号Ｃ及びｈにも相違が現れることは、マイクロプロセッ
サの基本的な動作から明白である。

また、本発明と、インサーキット・エミュレータの付加
機能であるトレーサ、すなわちプログラムが実行された
経過を表示する機能を組み合わせることもできる。この
場合、仮想アドレスを指定することによって、仮想アド
レスによるトレース開始点の指定や、仮想アドレスその
ものをトレースすることにより仮想アドレスによるトレ
ース結果の表示を行うことが容易にできる。

［発明の効果］以上述べたように本発明によれば、（１）仮想アドレスでブレーク点を設定することができ
るため、仮想アドレスで設計されているプログラムをデ
バッグすることができる。

（２）万が−、エミュレーション・プロセッサの動作に
異常が発生した場合でも、動作エラー信号によって異常
があったことを知ることができるため、ブａグラムのバ
グかエミュレーション・プロセッサの動作異常かを即座
に判断できろ。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明による他の実施例を示すブロック図、第３図は従来
のインサーキット・エミュレータの例を示すブロック図
である。図中の、１は第１のエミュレーション・プロセッサ、２
は第２のエミュレーション・プロセッサ、３はバッファ
回路、４はＣＰＵソケット、５はターゲット・システム
、６はブレーク検出回路、７はエミュレーション・プロ
セッサ、８は比較器、ａは入力、ｌ／制御信号、ｂはデ
ータ、Ｃは通常モード代行マイクロプロセッサの出力制
御信号、ｄは実アドレス、ｅは仮想アドレス、ｅｌはブ
レーク設定信号、ｆはブレーク要求信号、ｇはバス、ｈ
は第２のエミュレーションプロセッサの出力制御信号、
■は動作エラー１を号、Ｊは制逓信号、ｒｎ＋及びｒｎ
２はモード設定端子である。

Claims

【特許請求の範囲】１、ターゲット・システム（５）のＣＰＵソケット（４
）にバス（ｇ）を介して接続して使用するインサーキッ
ト・エミュレータであって、前記ターゲット・システムを動作させるためのプログラ
ムの実行を代行する通常モードで動作する第１のエミュ
レーション・プロセッサ（１）と；該第１のエミュレー
ション・プロセッサの入力制御信号（ａ）、出力制御信
号（ｃ）、データバス（ｂ）、及び実アドレス（ｄ）の
各信号線が接続され、前記ターゲット・システムのＣＰ
Ｕソケットに接続されるバスを形成するバッファ回路（
３）と；前記入力制御信号及びデータバスの各信号線が
接続され、前記第１のエミュレーション・プロセッサが
出力する実アドレスに対応する仮想アドレス（ｅ）を出
力するデバッグ・モードで動作する第２のエミュレーシ
ョン・プロセッサ（２）と；前記仮想アドレスを入力し
、前記第１のエミュレーション・プロセッサと、前記第
２のエミュレーション・プロセッサに向けてブレーク要
求信号（ｆ）を出力するブレーク検出回路（６）とを備
え、ブレーク点を仮想アドレスによって指定できるよう
にしたことを特徴とするインサーキット・エミュレータ
。２、ターゲット・システム（５）のＣＰＵソケット（４
）にバス（ｇ）を介して接続して使用するインサーキッ
ト・エミュレータであって、前記ターゲット・システムを動作させるためのプログラ
ムの実行を代行する通常モードで動作する第１のエミュ
レーション・プロセッサ（１）と；該第１のエミュレー
ション・プロセッサの入力制御信号（ａ）、出力制御信
号（ｃ）、データバス（ｂ）、及び実アドレス（ｄ）の
各信号線が接続され、前記ターゲット・システムのＣＰ
Ｕソケットに接続されるバスを形成するバッファ回路（
３）と；前記入力制御信号及びデータバスの各信号線が
接続され、前記第１のエミュレーション・プロセッサが
出力する実アドレスに対応する仮想アドレス（ｅ）を出
力するデバッグ・モードで動作する第２のエミュレーシ
ョン・プロセッサ（２）と；前記仮想アドレスを入力し
、前記第１のエミュレーション・プロセッサと、前記第
２のエミュレーション・プロセッサにブレーク要求信号
（ｆ）を出力するブレーク検出回路（６）と；前記第１のエミュレーション・プロセッサの出力制御信
号を第１の入力とし、前記第２のエミュレーション・プ
ロセッサの出力制御信号を第２の入力とし、動作エラー
信号（１）を出力する比較回路（８）とを備え、ブレー
ク点を仮想アドレスによって指定できるようにしたこと
を特徴とするインサーキット・エミュレータ。