JPH011042A - ハードウェア・シミュレータ及びそのシミュレーション方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は論理回路に含まれる複数のゲートの論理演算を
次々とシミュレートするために使用されるハードウェア
・シミュレータに関する。

［ｆａｒ来の技術及び発明が解決しようとする問題点］
論理演算のシミュレーションは論理演算が未だに決定さ
れていないゲートのアセンブリを設計したり、既に設計
されたゲート回路の論理演算を保証するのに有効である
。一般に、従来のシミュレーションはソフトウェアを使
用して実行されており、ソフトウェア・シミュレーショ
ンと呼ばれている。

そのようなソフトウェア・シミュレーションの実行時間
は、ソフトウェア・シミュレーションのなめに必要なテ
ストデータ信号の量が増加したり、又はシミュレーショ
ン・クロック１３号の増加で長くなる。これは結果とし
てスーパーコンピュータのような超大型コンピュータの
障害を診断するためには、ソフトウェア・シミュレーシ
ョンを実質的に不可能にする。

他方、ハードウェア・シミュレータが、本譲受人によっ
て譲渡された米国特許第４５４１０７１号にダイナミッ
ク・ゲートプレイとして提案されている。このハードウ
ェア・シミュレータは、複数のゲートを有するゲート・
アセンブリによって実行される全部の演算をシミュレー
トするのに使用される。このハードウェア・シミュレー
タにおいて、ゲートの各論理演算は順列によって決定さ
れた各ゲートのそれらの論理状態を考慮してシミュレー
トされる。多大の論理状態が考慮されなければならず、
それは計算するために順序メモリに格納されなければな
らない。加えて、ゲートメモリは計算結果を格納するた
めに含まれなけらばならない。

順序メモリ及びゲートメモリの記憶容量は、論理状態の
増加で指数関数的に増加する。これは大規模集積回路を
シミュレートするのを回能にする。

本発明の目的は、多数のゲートを有する大規模集積回路
の全部の動作をシミュレートすることができるハードウ
ェア・シミュレータを提供することにある。

本発明の他の目的は、論理演算のシミュレーションが高
速で次々と実行できるハードウェア・シミュレータを提
供することにある。

本発明の更に他の目的は、シミュレーションに必要な情
報量を減少することができるハードウェア・シミュレー
タを提供することにある。

［問題点を解決するための手段］ 本発明によれば、論理回路に含まれる複数のゲートのシ
ミュレーションを次々と実行するために使用されるハー
ドウェア・シミュレータにおいて、上記ゲートの接続関
係を指定する複数の接続データ信号を記憶し、一回に一
度ずつ予め定められた数の接続データ信号を発生する接
続メモリ手段と、 各ゲートの種類を表す複数のゲート種データ信号を記憶
し、一回に一度ずつ上記予め定められた数のゲート種デ
ータ信号を発生するゲート種メモリ手段と、 上記ゲートのシミュレーションに必要な複数のテストデ
ータ信号を記憶し、次々と上記テストデータ信号のおの
おのを発生するデータ記憶手段と、上記接続メモリ手段
、上記ゲート種メモリ手段、及び上記データ記憶手段に
結合され、実行結果信号に応答して、上記予め定められ
た数の接続データ信号、上記予め定められた数のゲート
種データ信号、及び上記テストデータ信号のおのおのに
応じて、上記実行結果信号を参照して、上記ゲートの上
記シミュレーションを実行し、上記シミュレーションの
おのおのの結果を表すシミュレーション結果信号を次々
と発生ずるシミュレーション実行手段と、 上記シミュレーション結果信号を保持する保持手段と、 上記保持手段に保持されたシミュレーション結果信号を
上記シミュレーション実行手段へ上記実行結果信号とし
て次々と供給する供給手段とを有する事を特徴とするハ
ードウェア・シミュレータが得られる。

又、本発明によれば、論理回路に含まれる複数のゲート
のシミュレーションを次々と実行するシミュレーション
方法において、上記ゲートは最初のレベルから最後のレ
ベルへ次々と接続された複数のレベルに分割された予め
定められた配列を持ち、 上記レベルの一つを基準レベルとして選択し、上記予め
定められた配列を上記基準レベルを参照して上記論理回
路のゲートを再配列することによって変更された配列に
変更し、 上記変更された配列から、上記変更された配列内のゲー
トの接続関係を表す接続データ信号を送出し、 上記接続データ信号を用いて上記シミュレーションのお
のおのを次々と実行する ステップからなるシミュレーション方法が得られる。

［実施例コ 第１図を参照すると、論理回路が例示され、それは、本
発明によるハードウェア・シミュレータを使用すること
によってシミュレートされ、第１乃至第１２の入力端子
２１−１〜２１−１と第１乃至第３の出力端子２２−１
〜２２−３の間に複数のゲートを有する。フリップ・フ
ロップ（図示せず）が各出力端子に接続されても良い、
各ゲートはアンドゲート、オアゲート、排他的オアゲー
ト、ナントゲート、ノアゲート、又は排他的ノアゲート
である。ここに、ナントゲート、ノアゲート、及び排他
的ノアゲートのおのおのは、オアゲート、アンドゲート
、及び排他的オアゲートの出力信号を反転することによ
って、オアゲート、アンドゲート、及び排他的オアゲー
トのどれか一つによって指定されることに注意されたい
。そういう事情では、ナントゲート、ノアゲート、及び
排他的ノアゲートのおのおのを指定するために各出力信
号の極性についてのみ考慮がなされる。その結果として
、各ゲートは極性と、アンドゲート、オアゲート、及び
排他的オアゲートのどれか一つを表す種類を指定するこ
とによって表現することができる。ここに、アンド、オ
ア、及び排他的オアゲートの各出力は“真”出力として
定義され、ナンド、ノア、及び排他的ノアゲートの各出
力は“補゛′出力として定義されると言える。

図示のゲートは第１乃至第ｍのレベルに分割され、それ
ぞれＬｌ乃至Ｌｍで示されている。第１のレベルは、第
１乃至第１２のゲートＬ１−１〜Ｌ　１−１２から構成
され、第２のレベルは第１乃至第１０のゲートＬ２−１
〜Ｌ　２−１０から構成される。

第３のレベルは第１乃至第６のゲートＬ３−１〜Ｌ３−
６から構成され、第（ｍ−１ルベルＬ　（ｍ−１）及び
第ｍレベルＬｍは、それぞれ第１乃至第３のゲートＬ　
（ｍ−１１−１〜Ｌ　（ｍ−１］　　−３及びＬ　ｍ−
１〜Ｌ　ｍ　−３から構成される。

本発明の理解を容易にするために、第１及び第２のレベ
ル間の接続関係について述べる。第２のレベルＬ２の第
１のゲートＬ２−１は第１のレベルＬ１の第１、第３、
及び第９のゲートＬ１−１、Ｌｌ−３、及びＬｌ−９に
接続され、第２のレベルＬ２の第２のゲートＬ２−２は
第１のレベルＬ１の第２及び第９のゲートＬ１−２、及
びＬｌ−９に接続されている。第２のレベルＬ２の第３
のゲートＬ２−３は第１のレベルＬ１の第３及び第９の
ゲートＬ１−３、及びＬｌ−９に接続され、第２のレベ
ルＬ２の第４のゲートＬ２−４は第１のレベルし１の第
９のゲートＬ１−９に接続されている。同様に、第２の
レベルＬ２の第５のゲートＬ２−５は第４、第５、第６
、及び第１２のゲートＬ１−４、Ｌｌ−５、Ｌｌ−６、
及びＬ　１−１２に接続され、第６のゲートＬ２−６は
第７及び第８のゲートＬ１−７及びＬｌ−８に接続され
ている。第７及び第８のゲートＬ　２−７及びＬ２−８
は第８のゲー１−　Ｌ　１−８に共通に接続され、第９
及び第１０のゲートＬ２−９及びＬ　２−１０はそれぞ
れ第１０及び第１１のゲートＬ　１−１０及びし１−１
１に接続されている。

第２図を参照すると、本発明の第１の実施例によるハー
ドウェア・シミュレータは、後で述べる方法で第１図に
示される論理回路の動作をシミュレートすることが出来
る。この目的のために、図示のハードウェア・シミュレ
ータはゲートの接続関係を指定する複数の接続データ信
号ｃｄを記憶するための接続メモリ３１を有する。

もつと明確に言えば、接続メモリ３１はＤ１〜Ｄρで示
される第１乃至第Ｐのデータエリアと０１で示される接
続制御エリアを持つ、ここで、ρは自然数である。図示
の例において、数ｐは並列にシミュレートされるゲート
の数を表し、４．８．１６．３２などのどれか１つを取
る。−膜性を失わないで、数ｐはここでは４に等しいと
仮定する。第１図に示された論理回路について言えば、
そのような仮定の下で、第１のデータエリアＤ１には第
１図に示された第２のレベルＬ２の第１、第５、及び第
９のゲートＬ２−１、Ｌ２−５、及びＬ２−９のための
接続データ信号ｃｄがロードされ、第２のデータエリア
Ｄ２には第２のレベルＬ２の第２、第６、及び第１０の
ゲートＬ２−２、Ｌ２−６、及びＬ’２−１０のための
接続データ信号ｃｄがロードされている。同様に、第３
及び第４のデータエリアＤ３及びＤ４には、それぞれ第
３及び第７のゲートＬ　２−３及びＬ２−７のなめ及び
第４及び第８のゲートＬ２−４及びＬ２−８のための接
続データ信号ｃｄがロードされている。もし第１１及び
第１２のゲートＬ　２−１１及びＬ　２−１２があるな
ら、そのための接続データ信号ｃｄは、それぞれ第３及
び第４のデータエリアＤ３及びＤ４に記憶される。

レベルの予め定められた１つの各ゲートのための接続デ
ータ信号ｃｄはそのレベルのすぐ前の１つに配置された
それぞれの接続のあるなしを表している０例えば、第２
のレベルＬ２（第１図）の各ゲートのための接続データ
信号ｃｄは、第１のレベルし１の第１乃至第１２のゲー
トＬ１−１〜Ｌｉ１２と第２のレベルＬ２の第１乃至第
１０のゲートＬ２−１〜Ｌ　１−１０との間の接続関係
を定義している。各接続データ信号ｃｄは複数のビット
から構成され、そのおのおのは接続関係のあるなしでそ
れぞれ論理′１″レベル及び論理“０″レベルを取る。

第２のレベルの各ゲートのための接続データ信号ｃｄは
、従って、ぜいぜい１２ビツトからなり、予め定められ
た数Ｍのビットの集合ごとに各データエリアＤ１〜ＤＰ
から読出される。予め定められた数Ｍは４．８．１６な
どのどれか１つに等しく、４に等しいと仮定する。これ
は、各ゲートのための接続データ信号ｃｄが複数の集合
に分割されており、そのおのおのが各データエリアＤ１
〜Ｄρから読出されることを示す。従って、接続メモリ
３１のアクセス動作は、各ゲートのための最終の集合が
接続メモリ３１から読出されたか否かを検出するために
監視されなければならない。この目的のために、接続制
御エリアＣ１には第１乃至第４のデータエリア内に格納
された接続データ信号ｃｄのおのおのの集合のための接
続制ｍ信号ＣＣがロードされている。接続制御信号ＣＣ
はそれが接続データ信号ｃｄの最終の集合を示している
とき論理“１”レベルを取り、そうでないなら接続制御
信号ＣＣは論理“１″レベルを取る。

第３図をちょっと間参照すると、接続データ１３号ｃｄ
が、接続制御信号ＣＣと共に、第１図に示された第２の
レベルＬ２の第１乃至第１０のゲートＬ２−１〜Ｌ　２
−１０について例示されている。第３図に示されるよう
に、第１のデータエリアＤ１には、第１、第５、及び第
９のゲートＬ２−１、Ｌ２−５、及びＬ２−９のための
接続データ信号ｃｄがロードされ、第２のデータエリア
Ｄ２には、第２、第６、及び第１０のゲートＬ２−２、
Ｌ２−６、及びＬ　２−１０のための接続データ信号ｃ
ｄか１７−ドされている。同様に、第３及び第１１のデ
ータエリアＤ３及びＤ４には、それぞれ、第３及び第７
のゲートＬ　２−３及びＬ２づのため及び第４及び第８
のゲー）−Ｌ　２−４及びＬ２−８のための接続データ
信号ｃｄがロードされている。

図示の例において、第１乃至第４のゲートＬ２−１〜Ｌ
２−４のおのおののための１２ビツトの接続データ信号
ｃｄは、第３図の最も右の欄から左側へ第１のレベルの
第１乃至第１２のゲートＬ１−１〜Ｌ　１−１２に対応
している。この事実から、第２のレベルＬ２の第１のゲ
ートＬ２−１は第１のレベルＬ１の第１、第３、及び第
９のゲートＬ１−１、Ｌｌ−３、及びＬｌ−９に接続さ
れ、第２のレベルＬ２の第２のゲートＬ２−２は第１の
レベルＬ１の第２及び第９のゲートＬ１−２及びＬｌ−
９に接続されていることがすぐに理解されよう、いずれ
にしても、第２のレベルＬ２の第１乃至第４のゲートＬ
２−１〜Ｌ２−４のための１２ビツトは、それぞれ第１
乃至第４のゲートＬ２−１〜Ｌ２−４と第１のレベルの
第１乃至第１２のゲートＬ１−１〜Ｌ　１−１２の間の
接続関係を表している。

接続データ信号ｃｄはビット並列で最も右の欄から次々
と読出される。各欄はビット並列で読出されるビット群
を形成する１６ビツトから成る。

接続制御エリアＣ１内に記憶された接続制御信号ＣＣは
、各ビット群に対応するビット信号を持ち、ビット群が
最後の４ビツトの集合を指定しているとき、論理“１”
レベルを取る。言い換えれば、論理“１”レベルのビッ
ト信号は第１乃至第４のゲートＬ２−１〜Ｌ２−４に対
する接続関係の完了即ち終了を表し、入力終了信号又は
入力終了フラグと呼ばれる。他方、接続の継続は接続制
御信号ＣＣの論理“０”レベルによって指示される。結
果として生じる接続制御信号ＣＣは第１乃至第４のゲー
トＬ　２−１〜Ｌ２−４に対して“００１”の３ビット
信号から成る。

これは、第５乃至第８のゲートＬ２−１〜Ｌ２−４に対
する接続データ信号ｃｄ及び接続制御信号ＣＣにも正し
い。

第２のレベルＬ２の第９及び第１０のゲートＬ２−９及
びＬ　２−１０についていえば、第１図に示されるよう
に、第１のレベルＬ１の第１乃至第８のゲートＬ　１−
１〜Ｌ１−８に接続がなされていないことに注意された
い、これは、第２のレベルＬ２の第９及び第１０のゲー
トＬ　２−９及びＬ　２−１０と第１のレベルＬ１の第
１乃至第８のゲートＬ１−１〜Ｌ１−８との間の接続関
係を無視できることを示している。これを考慮に入れる
ことによって、第９及び第１０のゲートＬ２−９及びＬ
　２−１０と第９乃至第１２のゲートＬ１−９〜Ｌ　Ｌ
−１２の間の接続関係のみが第３に定義されている。こ
れに関連して、接続制御信号ＣＣは論理“１”レベルの
単一のビット信号から成る。

再び第２図及び新たに第４図を参照すると、図示のハー
ドウェア・シミュレータは、第１乃至第ｐ、すなわち、
第４のゾーンＺ１〜Ｚｐ　（Ｚ４）と種制御ゾーンＣ２
を持つゲート種メモリ３２を有する。第１乃至第ｐのゾ
ーンＺ１〜ＺＰのおのおのにはゲート種データ信号ｓｄ
がロードされ、種制御ゾーンＣ２には種制御信号ＳＣが
ロードされている。

第４図に示されるように、第１乃至第４のゾーン２１〜
Ｚ４には、それぞれ、第１、第５、及び第９のゲートＬ
２−１、Ｌ２−５、及びＬ２−９．第２、第６、及び第
１０のゲートＬ　２−２、Ｌ２−６、及びＬ２−１０．
第３及び第７のゲートＬ　２−３及びＬ２−７；及び第
４及び第８のゲートＬ２−４及びＬ２−８が甜１当てら
れている。ゲート種データ信号ｓｄのおのおのは、最上
位ビットから最下位ビットへ配列されたＣビットから成
る。第４図において、数Ｃは３に等しい。各ゲート種デ
ータ信号ｓｃｌの上位２ビツトは各ゲートの種類を表し
ている。明確に言えば、“００”、“０１″、及び“１
０”の上位２ビツトは、それぞれ、アンドゲート、オア
ゲート、及び排他的オアゲートを表している。加えて、
各ゲート種データ信号ｓｄの最下位ビットは出力の極性
を表し、極性がそれぞれ“正”及び°゛負”であるとき
、すなわち、出力がそれぞれ“真”出力及び“袖”出力
であるとき、論理“１”レベル及ぴ論理“′０パレベル
を収る。

種制御信号ＳＣのおのおのは、第１、即ち最上位ビット
、第２のビット、及び第３のビットから成る。各種制御
信号ＳＣの第１のピントは次の４ゲートの集合が接続メ
モリ３１内でスキップされ、即ち無視されているか否か
を表す、そのようなスキップ、即ち無視は、問題となっ
ているゲートとすぐ前のゲートの集さとの間に接続関係
がないとき、可能である０例えば、シミュレーションが
第５乃至第８のゲートＬ２−５〜Ｌ、　２−８　＜第１
図）について実行されるとき、接続データ信号は、もし
第５乃至第８のゲー）−Ｌ　２−５〜Ｌ２−８と第１の
レベルＬ１の第１乃至第４のゲー）−Ｌ　１−１〜Ｌ１
−４の間で接続関係がないならば、無視される。そのよ
うな無視が可能なとき、各種制御信号ＳＣの第１のピン
トは論理“１”レベルを取る。そうでないときは、それ
は論理“Ｏｎレベルを取る。

各種制御信号ＳＣの第２のビットは各レベルに関連して
実行された各シミュレーションの完了すなわち終了を表
し、レベル終了信号と呼ばれる。各シミュレーションが
各レベルに関連して完了したとき、レベル終了信号は論
理“１′°レベルを収る。

第２のレベルＬ２についていえば、シミュレーションが
第１０のゲートＬ　２−１０に関して実行されるとき、
レベル終了信号は論理”°１”レベルになる。

各種制御信号ＳＣの第３のピッ１〜は論理回路の全部の
シミュレーションが完了したとき論理“１″レベルを取
り、シミュレーション終了すなわち完了信号と呼ばれる
。第１図に示された論理回路についていえば、第ｒｎの
レベルＬｍの第３のゲートＬｍ−３がシミュレートされ
たとき、第３のビットは論理“１”レベルになる。

第２図において、図示のハードウェア・シミュレータは
接続メモリ３１及びゲート種メモリ３２に結合された演
算すなわち処理回路３５と、接続メモリ３１、ゲート種
メモリ３２、及び処理回路３５に結合された制御回路３
６を有する。いずれにしても、処理回路３５と制御回路
３６の結合が以下に述べられる方法でシミュレーション
のおのおのを次々と実行するように動作し、シミュレー
ション実行ユニットと呼ばれる。

もつと詳細には、処理回路３５は第１乃至第ｐの部分処
理ユニット３５１〜３５ｐに分割され、それぞれ、第１
乃至第ｐのデータエリアＤ１〜ＤＰから続出されたＭビ
ットの接続データ信号ｃｄが供給される。その上、３ビ
ツトのゲート種データ信号ｓｄは、それぞれゲート種メ
モリ３２の第１乃至第ｐのゾーンＺｌ〜Ｚρから第１乃
至第ρの部分処理ユニット３５１〜３５ｐへ送出される
。

問題となっているシミュレーションを起動すなわち初期
化するために、シミュレーションのおのおののためのテ
ストデータ信号が第１乃至第Ｐの部分処理ユニット３５
１〜３５ｐに供給されなけらばならない。この目的のな
めに、テストデータ信号は第１の状態メモリ４１に記憶
され、それぞれ選択回路４２及びバス４３を介して第１
乃至第ｐの部分処理ユニット３５１〜３５０に送られる
。

他方、制御回路３Ｇには、それぞれ接続メモリ３１の接
続制御エリアＣ１及びゲート種メモリ３２の種制御ゾー
ンＣ２から読出された接続制御信号ＣＣ及び種、＄ＩＪ
御信号ＳＣが与えられる。淀って、制御回路３Ｇは、第
１、第２、及び第３のシミュレーション制御信号ｓｉ１
〜ｓｉ３を、それぞれ接続メモリ３１、ゲート種メモリ
３２、及び処理回Ｆ＃１３５へ次々と送出する。

そういう事情では、第１乃至第ρの部分処理ユニット３
５１〜３５ｐは、第１乃至第４のゲートＬ２−１〜Ｌ２
−４のような、第１乃至第ｐのゲートのシミュレーショ
ンを実行し、それぞれシミュレーションの第１乃至第ｐ
の結果を表す第１乃至第ｐの結果信号ｖ１〜ｖｐを発生
する。第１乃至第ｐの結果信号■１〜ｖｐはそれぞれ処
理された信号と呼ばれ、集合的にシミュレーション結果
信号と呼ばれる。

第１乃至第ρの結果信号■１〜ｖｐのおのおのは、単一
ビット又は２ビツトのどちらがで指定される。

単一ビットは“０”又は“１”のどちらかを取り、２ビ
ツトは“０”、′１′、“Ｘ″で示される不確実すなわ
ち未知の状態、及び“Ｚ”で示されるオープン状態すな
わちハイインピーダンス状態のいずれか１つを表すこと
ができる０部分処理ユニットのおのおのについては後で
詳細に説明する。

いずれにせよ、第１乃至第ｐの結果信号ｖ１〜ｖｐは、
それぞれ第１乃至第Ｐのレジスタユニット４６１〜４６
ρに分けられたレジスタ部４６に、シミュレーション結
果信号として送出され、第１乃至第ｐのレジスタユニッ
ト４６１〜４ｆ３ｐに格納される。

第１乃至第ｐの結果信号ｖ１〜Ｖｐは、第１の状態メモ
リ４１及び第２の状態メモリ４７のいずれか１つに送ら
れ、またフィードバック信号線４８を介して各部分処理
ユニット３５１〜３５ｐにフィードバック信号としてフ
ィードバックされる。フィードバック信号線４８はシミ
ュレーション結果信号を処理回路３５へ実行結果信号と
して供給するための信号供給回路として役立つ。

第２図に示されたハードウェア・シミュレータは以下に
述べる方法で第１図に示された論理回路のシミュレーシ
ョンを実行する。シミュレーションのおのおのは第１の
レベルＬ１から第ｍのレベルＬｍの方へレベルの全てを
次々と進行するｌ房に、テストデータ信号の第１のグル
ープは第１の状態メモリ４１に格納され、第１乃至第ρ
の部分処理ユニット３５１〜３５ｐに送られる。第１図
において、テストデータ信号の第１のグループは第１乃
至第１２の入力端子２１−１〜２１−１２のなめに“１
１０１０１１０００１１″のパターンを持つ、数ｐが第
３図及び第４図において４に等しいので、シミュレーシ
ョンは、第１のレベルＬ１の第１乃至第４のゲートＬ１
−１〜Ｌ１−４のための４ビツトの接続データ信号と、
第１乃至第４のゲートＬ１−１〜Ｌ１−４のための３ビ
ツトのゲート種データ信号とが供給される第１乃至第４
の部分処理ユニット３５１〜３５４を使用することによ
って実行される。

そういう事情では、第１乃至第・ｌの結果信号ｖ１〜ｖ
４が第１のレベルＬ１の第１乃至第・ｌのゲートＬ１−
１〜Ｌ１−４のシミュレーションの結果として発生し、
レジスタ部４６を介して第２の状態メモリ４７に格納さ
れる。

制御回路３Ｇは、第１乃至第４のゲートＬ１−１〜Ｌ１
−４のシミュレーションを、それぞれ接続制御エリアＣ
１及び種制御ゾーンＣ２から読出された接続制御信号Ｃ
Ｃ及び種制御信号ＳＣを次々と見ることによって監視す
る。明確にいえば、シミュレーションは接続制御信号Ｃ
Ｃが論理“０”レベルを収るかぎり継続する。これは、
シミュレーションが４ゲートとすぐ前のゲートの全ての
接続に対して完了していないことを示す、もしこうなら
、シミュレーションは、フィードバック信号線４８を介
して与えられるるフィードバック信号ＦＢを参照して４
ゲートの次の接続に進む。

他方、接続制御信号ＣＣか論理“１”レベルを取るとき
、制御回路３６は、処理回路３５に問題となっている４
ゲートのためのシミュレーションを終了させる。第１乃
至第４の結果信号は第１乃至第４のレジスタ回路４６１
〜４６４を介して第２の状態メモリ４７に格納される。

同様なシミュレーションが各レベルに配置されたゲート
の最後の１つまで次々と実行される。この場合には、種
制御信号ＳＣが論理“１”レベルのレベル終了信号を含
む。第１図に示された第２のレベルＬ２についていえば
、シミュレーションが、第４図に示されるように、第１
０のゲートＬ２−１０まで実行されたとき、レベル終了
信号が論理′１”レベルになる。

その次に、シミュレーションはレベルの次のレベルのた
めの次のシミュレーションに続き、最後すなわちｍレベ
ルのゲートが同様の方法でシミュレートされるまで、シ
ミュレーション動作が実行される。シミュレーションの
完了は種制御信号ＳＣに含まれるシミュレーション終了
信号によって指示される。

この事実から、図示のハードウェア・シミュレータは接
続メモリ３１に格納された接続データ信号の量に比例し
たシミュレーション速度を持つことがすぐに理解されよ
う、なぜなら、シミュレーション速度はシミュレーショ
ンの繰返し回数によって決定されるからである。たとえ
ば、第１図に示された第２のレベルのシミュレーション
は、第３図に示されるように、接続メモリ３１を７回ア
クセスする必要がある。すなわち、接続メモリ３１は第
１乃至第１１のゲートＬ２−１〜Ｌ２−４のために３回
、第５乃至第８のゲートＬ２−５〜Ｌ２−８のために３
回、及び第９及び第１０のゲートＬ　２−９及びＬ２−
１０のために１回アクセ、スされなけらばならない。

ゲートとすぐ前のゲートとの接続関係を交換すなわち変
更することによって、接続メモリ３１の読出しずなわち
アクセス動作の繰返しを減少させることかできる。

第５（２Ｎを参照すると、第１図に示された論理回路を
変更した変更された論理回路が示されている。

変更された論理回路は、第１図に示された第２のレベル
Ｌ２からファンイントレースを適用することによって得
られる。これに関連して、第１乃至第１２のゲートＬ１
−１〜Ｌ　１−１２及び第１乃至第１２の入力端子２１
−１〜２１−１２は、第５図に示されるように、再配列
される。

第５図において、第１のレベルＬ１の第１乃至第１２の
ゲートＬ１−１〜Ｌ　１−１２は、第２のレベルＬ２の
第１乃至第１０のゲートＬ２−１〜Ｌ２−１０の順序を
変えないで、第１、第３、第９、第２、第４、第５、第
６、第１２、第７、第８、第１０、及び第１１のゲート
Ｌ１−１、Ｌｌ−３、Ｌｌ−９、Ｌｌ−２、Ｌｉ４、　
Ｌｌ−５、ＬｉＧ、Ｌ　Ｌ　−１２、Ｌｌ−７、Ｌｌ−
８、Ｌｌ−１０、及びＬ　Ｌ−１１の順にそれぞれ置か
れる。

第６図を参照すると、接続メモリ３１には、第５図に示
された第２のレベルし２の第１乃至第１０のゲートＬ２
−１〜Ｌ　２−１０のための接続データ信号ｃｄ及び接
続Ｍ御信号ＣＣがロードされる。第６図において、接続
データ信号ｃｄのビット位置は、第５図に示される第１
のレベルＬ１のゲートに対応しており、それぞれ最も上
のすなわち第１のゲートＬ　１−１から最も下の即ち第
１１のゲートＬｉ１１の順に次々と番号がつけられてい
る。第５図の第２のレベルＬ２の第１乃至第４のゲート
Ｌ２−１〜Ｌ２−４は第１、第３、第９、及び第２のゲ
ートＬ１−１、Ｌｌ−３、Ｌｌ−９、及びＬｌ−２を除
いたゲートには接続されていないことに注意されたい。

従って、第１乃至第４のゲートＬ２−１〜Ｌ２−４のた
めの接続データ信号は、第６図に示されるように非常に
簡単になる。

とにかく、第５図に示された変更された論理回路の第２
のレベルは、第６図の間に配列された接続データ信号ｃ
ｄの４列を使用することによってシミュレートできる。

従って、第５図の第１乃至第１０のゲートＬ２−１〜Ｌ
２−Ｔｏのためのシミュレーションは、接続メモリを４
回アクセスすることによって可能である。

第７図を参照すると、ゲート種メモリ３２は第５図に示
された変更された論理回路から得られるゲート種データ
信号ｓｄのための第１乃至第４の種ゾーン２１〜Ｚ４と
、種制御信号ＳＣを記憶するための種制御ゾーンＣ２を
持つ。

とにかく、変更された論理回路は、第６図に示されるよ
うに、接続制御メモリ３１を４回アクセスすることによ
ってシミュレートされる。その結果、シミュレーション
速度は、第２図に示された論理回路のそれと比較して４
／７に減少される。なぜなら、接続データ信号ｃｄの量
が変更された論理回路に減少されるからである。

従って、第５図を参照して述べたハードウェア・シミュ
レータは、論理回路を変更された論理回路に変更するこ
とによって、論理回路の全部のシミュレーション実行で
きる。そのような変更方法は、おのおのが先行乃至後方
ゲートからなる複数のレベルに分割された論理回路に関
連した次の方法で一般化される。ゲートのおのおのは少
なくとも１つのファンインと少なくとも１つのファンア
ウトを持つ。

最初に、レベルの任意の１つが基準レベルとして選択さ
れ、基準レベルの先行ゲートが基準ゲートとして決定さ
れる。基準レベルに続く次の続くレベルにおいて、ゲー
トは、基準ゲートの出力に接続された先行のゲートを再
配列されたゲートに再配列される０次の続くレベルの残
りのゲートは、基準レベルの各ゲートからの距離を考慮
に入れて次々と再配列される。

同様の再配列が次の続くレベルの後に位置する残りのレ
ベルについても次々となされる。従って、ファンアウト
トレースが基準レベルの後出力端子まで次のレベルに適
用される。

基準レベルのすぐ前の前のレベルにおいて、ファンイン
トレースが上述した方法ですべてのファンインに実行さ
れる。もっと詳細には、前のレベルのゲートは、基準ゲ
ートの入力に接続された先行のゲートを再配列されたゲ
ートに再配列され、その残りのゲートは、前のレベルの
再配列されたゲートを考慮に入れることで次々と再配置
される。

従って、同様の再配列が各ファンインを次々とトレース
することによって、入力端子に遡って実行される。とに
かく、そのような再配列が、接続が２つの隣接したレベ
ルの間で最も短くなるようになされる。この手順は短縮
手順と呼ばれる。この結果、論理回路は、第５図に示さ
れるように、短縮手順によって変更された論理回路に再
構成される。短縮手順によって前述したように接続デー
タ信号は減少する。従って、シミュレーションは減少さ
れた接続データ信号を使用することによって高速に実行
される。

ついでながら、基準ゲートは基準レベルのゲートから選
択された「上意の１つである。この場合には、同様な結
果かまた各ファンイン及びファンアウトをトレースする
ことによって得られる。

第８図を参照すると、本発明の第２の実施例によるハー
ドウェア・シミュレータは、参照数字及び記号で示され
た同様の部分を有する。図示のハードウェア・シミュレ
ータは、後で明らかになるように、パイプラインでシミ
ュレーションを次々と実行する。この目的のために、接
続メモリ３１は、３１八、３１Ｂ　、及び３ＩＣで示さ
れた第１乃至第３のメモリ要素と制御回路３Ｇで制御さ
れるメモリ選択器５１を有する。図示の例において、各
ゲートのための各接続データ信号ＣＬＩは、第１乃至第
３の部分接続データ信号ｃｄ１〜ＣＬｌ　３に分割され
、それらは、それぞれ第１乃至第３のメモリ要素３１＾
、３１Ｂ、及び３１Ｃに個々に記憶される。第１乃至第
３の部分接続データ信号Ｃｄ１〜ｃｄ３のおのおのは、
８ビツトからなり、ビット並列に各メモリ要素３１Ａ〜
３１Ｇから読出される。しかしながら、第８図において
、接続制御信号ＣＣについてはなんの考慮もなされてい
ない、第１乃至第３の部分接続データ信号ｃｄｌ〜ｃｄ
３のおのおのは、メモリ選択器５１及び接続データ線群
５２を介して、選択的に処理回路３５に送られる。

処理回路３５には、ゲート種メモリ３２から種データ線
群５４を介してＣビットのゲート種データ信ｓｄが供給
される。第４図及び第７図のように、ゲート種データ信
ｓｄは３ビツトからなり、その２つはアンドゲート、オ
アゲート、及び排他的オアゲートのようなゲート種を表
し、その残りの１つは各ゲートの極性を表す。ゲート種
のための２ビツトは第１及び第２のビットであり、極性
のための残りのビットは第３のピントである。

処理回路３５には、またテストデータ線群５６を介して
パイプラインで選択的にテストデータ信号が、レジスタ
部４６からフィードバック信号線４８を介してフィード
バック信号ＦＢが供給される。処理回路３５はシミュレ
ーションを実行し、レジスタ部４６へ結果信号線５８を
介して結果信号Ｖを供給する。

そのようなシミュレーションは、第１乃至第３の部分接
続データ信号Ｃｄ１〜ｃｄ３のいずれか１つを使用して
実行され、従って、部分シミュレーションと呼ばれる０
図示の例において、単一のゲートのためのシミュレーシ
ョンは部分シミュレーションの第１乃至第３の部分シミ
ュレーションに分けられる。

レジスタ部４６は第１及び第２の状態メモリ４１及び４
７に結合されている。第１及び第２の状態メモリ４１及
び４７は、それぞれ第１乃至第３のメモリユニット４１
八、４１Ｂ　、及び４１Ｃ１及び４７＾、４７Ｂ、及び
４７Ｃを有する０図示の例において、メモリユニット４
１Ａ及び４７八は第１の選択ユニットＧ１に接続され、
メモリユニット４１Ｂ及び／１７Ｂは第２の選択ユニッ
ト６２に接続されている。加えて、メモリユニット４１
Ｃ及び４７Ｃは第３の選択ユニット６３に接続されてい
る。第１乃至第３の選択ユニット６１〜６３は、第１、
第２、及び第３の選択された信号を選択回路６６へ信号
線群６４を介して送出する。選択回路６６は第１乃至第
３の選択された信号のいずれか１つを選択し、それはテ
スト処理回路３５にテストデータｆ言号として１共給さ
れる。

パイプラインで各ゲートのためのシミュレーションを実
行するために、制御回路３Ｇは第１乃至第７の制御信号
ＣＯ１〜ＣＯ７を、それぞれ接続メモリ３１、ゲート種
メモリ３２、メモリ選択器５１と選択回路６６の両方、
処理回路３５、レジスタ部５６、第１及び第２の状態メ
モリ４１及び４７の両方、及び第１乃至第３の選択ユニ
ツ１〜６１〜６３に送出する。第１乃至第７の制御信号
ＣＯ１〜ＣＯ７は、それぞれ、第８図に示されるように
、第１乃至第７の制御線７１〜７７を介して０（給され
る。

第９図を参照すると、シミュレーション・ユニットは処
理回路３５に使用され、各ゲートのシミュレーションを
実行するために動作可能である。記述を簡潔にするため
に、シミュレーションが、各ゲートに伴う遅延なしで２
進信号に応答して、すべてのレベルのゲートで次々と実
行される第１乃至第３の部分シミュレーションに分けら
れていると仮定しよう。

初期状態で、論理“Ｏ”レベルがレジスタ部４６からフ
ィードパ・・！り信号げＢ）としてフィードバック信号
線４８を介して与えられ、論理“１″レベルか制御回路
３６から第ｔ１の制ＯＩｌ信号ＣＯ４として第４の制御
線７４を介して与えられる。従って、初期状態はフィー
ドパ・・！り１ニ一号［Ｂの論理°“０パレベルと第４
の制御１ｆこ号ＣＯ４の論理“１”レベルによって決定
される。

フィードバック信号ＦＢと第４の制御信号ＣＯ・１は第
１及び第２の入力ゲート８１及び８２に与えられ、オア
計算回路８４、アンド計算回路８５、及び排他的オア計
算回路８６を制御する。オア、アンド、及び排他的オア
計算回路８４．８５、及び８６は集合的に論理演算回路
と呼ばれる。なぜなら、これらは並列にそれぞれ異なっ
た論理演算を実行するからである。図示の例において、
第１の入力ゲーＩ・８１はアンド計算回路８５に接続さ
れ、第２の入力ゲート８２はオア及び排他的オア計算回
路８４及び８６に接続されている。

オア計算回路８４、アンド計算回路８５、及び排他的オ
ア計算回路８６のおのおのには、それぞれ接続データ線
群５２及びテストデータ線群５６を介して８ビツトの各
部分接続データ信号（ｃｄ）及び８ビツトのテストデー
タ信号が供給される。これは、図示のシミュレーション
・ユニットが問題となっている単一のゲートと８つのす
ぐ前のゲートとの接続関係を同時にシミュレートできる
ことを示している。なぜなら、各部分接続データ信号の
８ビツトがシミュレーション・ユニットに供給されるか
らである。

オア計算回路８４、アンド計算回路８５、及び排他的オ
ア計算回路８６は互いに同じ構成のそれぞれ第１、第２
、及び第３の出力制御ゲート９１．９２、及び９３に接
続される。第１乃至第３の出力制御ゲート９１〜９３の
おのおのには、各ゲートの極性を指定するゲート種デー
タ信号ｓｄの第３のビットが供給される。この場合、シ
ミュレートされるべき各ゲートの出力信号が“真”のと
き、ゲート種データ信号Ｓ（Ｉの第３のビットは論理“
１”レベルを取る。

そうでないなら、第３のビットは論理“１゛レベルを収
る。

とにかく、第１乃至第３の出力制御ゲート９１〜９３は
ゲート種データ信号ｓｄの第３のビットに依存した第１
乃至第３の出力信号を発生ずる。第１乃至第３の出力信
号は出力ゲート９４に送出され、それには、ゲート種デ
ータ信号ｓｄの第１及び第２のビットが供給され、それ
は３人力ゲートユニットと１つの出力オアゲートからな
る。アンドゲート、オアゲート、及び排他的オアゲート
がシミュレートされるとき、第１及び第２のビットはそ
れぞれ“００”、“０１”、及び１０”を取るので、結
果信号Ｖは、ゲート種データ信号ｓｄの第１及び第２の
ビットによって形成されたゲート種データ信号に応じて
、３人力ゲートユニットのいずれか１つと出力オアゲー
トを介して発生される。従って、第１乃至第３の出力制
御ゲート９１〜９３と出力ゲート９４の組合わせは計算
回路８４〜８６から送られる演算結果の１つを選択する
ようにし、従って。

選択回路と呼ばれる。

第８図及び第９図と共に第１０図を参照して、第１０図
に示された論理回路を第８図及び第９図に示されたハー
ドウェア・シミュレータを使用してシミュレートしよう
。第１０図に示された論理回路は、第１乃至第１７の入
力端子２１−１〜２１−１７と第１乃至第１１の出力端
子２１−１〜２１−１１を持ち、入力及び出力端子間に
接続され、第２及び第ｎのレベルＬ２及びＬｎの間に第
ｍのレベルＬｍを含む第１乃至第ｎのレベルＬ１〜Ｌｎ
に分割された非常に多くのゲートを有する。

記述を簡単にするために、シミュレーションが第１乃至
第１７の入力端子２１−１〜２１−１７に接続された第
１のレベルＬ１の第１乃至第１３のゲートＬ１−１〜Ｌ
　１−１３について実行される場合を考える。

１＝ｍに、テストデータ信号はメモリユニット４１Ａか
ら読出され、それぞれ、第１０に示される第１乃至第８
の入力端子２１−１〜２１−８に与えられる“１１０１
０１１０”のパターンを持つ、接続メモリ３１の第１の
メモリ要素３１Ａは、第１０図の第１乃至第８のゲート
Ｌ１−１〜Ｌ１−８のいずれか１つと第１乃至第８の入
力端子２１−１〜２１−８との接続関係を指定する第１
の部分接続データ信号ｃｄｌを発生ずる。第１のゲート
Ｌ１−１と第１乃至第８の入力端子２１−１〜２１−８
の間の接続は、“１１０００ｏ　ｏ　ｏ　”の第１の部
分接続データ信号ｃｄｌによって与えられる。加えて、
ゲート種メモリ３２は“０００”のゲート種データ信号
を処理回路３５に供給する。

従って、メモリ選択器５１はメモリ要素３１Ａの第１の
部分接続データ信号ｃｄ１を選択し、第１の選択ユニッ
ト６１と選択回路６６は第１の状態メモリ４１のメモリ
ユニット４１＾から読出されたテストデータ信号を選択
する。

上記テストデータ１３号、第１の部分接続データ信号ｃ
ｄ１　、及びゲート種データ信号ｓｄに応答して、処理
回路３５は第１０図に示され、第１、第２、及び第１７
の入力端子２１−１．２１−２、及び２１−１７に接続
された第１のゲートＬ１−１の第１の部分シミュレーシ
ョンを実行する。第１の部分シミュレーションは、第９
図に示されたシミュレーションユニットを使用すること
によって実行される。この場合には、フィードバック信
号ＦＢと第４の制御信号ＣＯ４は、前に述べたように、
それぞれ論理“０″及び“１”レベルを収り、それぞれ
フィードバック信号線４８及び第４の制御線７４上に現
れる。上記信号の間の関係は第１２図に示されている。

第１２図に示されるように、論理″１”レベルの結果信
号Ｖが処理回路３５の出力ゲート９４（第９図）を介し
てレジスタ部４６に供給される。結果信号Ｖは一方でレ
ジスタ部４Ｇに医持され、他方でフィードバック信号Ｆ
Ｂとしてフィードバック信号線４８を介してフィードバ
ックされる。

続いて、第４の制御：ｎ信号ＣＯ４は論理“０”レベル
にされ、第４の内部制御線７４を介して処理回路３５に
送出される。従って、第２の部分シミュレーションが再
び第１のゲートＬ１−１をシミュレートするために起動
される。

そういう事情では、第２の部分接続データ信号ｃｄ２が
接続メモリ３１の第２のメモリ要素３１Ｂから読出され
、メモリ選択器５１を介して処理回路３５へ送出される
。問題となっている第２の部分接続データ信号ｃｄ２は
、第１のゲートＬ　Ｌ　−１（第１０図）と第９乃至第
１６の入力端子２１−９〜２１−１６の間の接続関係を
定義する。第１のゲートＬ１−１と第９乃至第１６の入
力端子２１−９〜２１−１６の間には接続関係がないの
で、８ビツトの第２の部分接続データ信号ｃｄ２は、“
ｏｏｏｏｏｏｏｏ”によって与えられる。他方、テスト
データ信号はメモリユニット４１Ｂから読出され、第２
の選択ユニット６２及び選択回路６６を介して処理回路
３５に送られる。考慮中のテストデータ信号は’０１０
１００１１”のパターンを持ち、それぞれ第９乃至第１
６の入力端子２１−９〜２１−１６に与えられている。

第２の部分シミュレーションは、′０００″のゲート種
データ信号ｓｄが変化されないで、上述した方法で処理
回路３５で実行される。この場合には、処理回路３５は
論理“１″レベルの結果信号Ｖを第２の部分シミュレー
ションの結果としてレジスタ部４Ｇに供給する。

論理″１”レベルの結果信号Ｖは、フィードバック信号
９４Ｂを介してフィードバック信号ＦＢとして処理回路
３５へ戻される。他方、第４の制御信号ＣＯ４は、初期
状態の後、論理“０”レベルに保持される。

第３の部分シミュレーションは、第１のゲートＬ１−１
と第１７の入力端子２１−１７との間の接続関係を定義
する第３の部分接続データ信号ｃｄ３を使用することに
よって実行される。その結果、第３の部分接続データ信
号ｃｄ３は“１０００００００”のパターンによって指
定される。第３の部分接続データ信号ｃｄ３は、接続メ
モリ３１の第３のメモリ要素３１Ｃから読出され、メモ
リ選択器５１を介して処理回路３５へ送出される。

テストデータ信号の第３のものは、また第１の状態メモ
リ４１のメモリユニット４１Ｃから読出され、第３の選
択ユニット６３及び選択回路６６を介して処理回路３５
へ送られる。第３のテストデータ信号は“１０００００
００”のパターンを持つ。処理回路３５は、“０００”
に保たれたゲート種データ信号ｓｄと共に、第１のゲー
トＬ　１−１に関する第３の部分シミュレーションを実
行する。論理“１”レベルの結果信号Ｖは処理回路３５
から第３の部分シミュレーションの結果として発生され
、レジスタ部４６に保持される。

上記手順か第１３図に示されている。ここに、第１乃至
第３の部分シミュレーションは、それぞｈＳ旧、５Ｍ２
　、及びＳＨ３に省略されている。

第１１図を参照すると、第１の部分シミュレーションＳ
旧はゲート種メモリ３２、接続メモリ３１の第１のメモ
リ要素３１Ａ、第１の状態メモリ４１の第１のメモリユ
ニット４１Ａを使用して実行される。

その結果信号が第１の部分シミュレーションＳＨ１の結
果として発生され、レジスタ部４６に格納されたとき、
第２の部分シミュレーション３Ｎ２は接続メモリ３１の
第２のメモリ要素３１Ｂ及び第１の状態メモリ４１の第
２のメモリユニット４１Ｂを使用して実行される。従っ
て、接続メモリ３１の第１のメモリ要素３１八及び第１
の状態メモリ４１の第１のメモリユニット４１Ａに、そ
れぞれ前者の第１の部分シミュレーションＳＭ１に関す
る第１の部分接続データ信号Ｃｄ１及びテストデータ信
号がロードされている間に、第２の部分シミュレーショ
ンが起動される。

第２の部分シミュレーションＳＨ２の結果が結果信号と
してレジスタ部４６に格納されるとき、第３の部分シミ
ュレーションＳＨ３は接続メモリ３１の第３のメモリ要
素３１Ｃ及び第１の状態メモリ４１の第３のメモリユニ
ット４１Ｃを使用して実行される。

第３の部分シミュレーション３８３の結果は結果信号と
してレジスタ部４６に保持され、第２の状態メモリ４７
に移される。

第１１図に示されるように、接続メモリ３１及び第１の
状態メモリ４１は、第１乃至第３の部分シミュレーショ
ンＳＨ１，５Ｍ２　、及び３８３の間、部分的に重複し
て使用される。従って、第１のゲートＬ１−１のための
シミュレーションは、パイプラインで速く実行される。

第１のゲートＬ１−１のための第１乃至第３の部分シミ
ュレーションＳ旧＋　ＳＨ２、及びＳＨ３が第８図に示
されるハードウェア・シミュレータで完了した後、第２
のゲートＬ１−２のための第１の部分シミュレーション
ＳＨ１が、ゲート種メモリ３２、第１のメモリ要素３１
Ａ、及び第２の状態メモリ４７の第１のメモリユニット
４７Ａを使用して実行される。

第１の部分シミュレーションＳ旧の結果がレジスタ部４
６に保持された後、第２のゲートＬ１−２のための第２
の部分シミュレーションＳＮ２が起動され、第２のメモ
リ要素３１Ｂ、第２の状態メモリ４７の第２のメモリユ
ニット４７Ｂ、及びゲート種メモリ３２を使用して実行
される。第２の部分シミュレーションＳＮ２の結果はレ
ジスタ部４６に移される。続いて、第３の部分シミュレ
ーションＳＨ３が、ゲート種メモリ３２、接続メモリ３
１の第３のメモリ要素３１Ｃ１及び第２の状態メモリ４
７の第３のメモリユニット４７Ｃと協働して実行される
。第３の部分シミュレーションＳＨ３の結果はレジスタ
部４６に保持され、第１の状態メモリ４１に移される。

上述したように、第１及び第２の状態メモリ４１及び４
７は、シミュレートされるべきゲートが一つから池の一
つへ変化する度に、図示されたハード　　　′ウェア・
シミュレータで交互に使用される。加えて、接続メモリ
３１のメモリ要素と第１及び第２の状態メモリ４１及び
４７のおのおののメモリユニットは、ゲートのおのおの
をシミュレートするとき次々と選択される。これは、各
ゲートのシミュレーションをパイプラインで実行可能に
させる。

図示の例において、早−のゲートのみが、記述の簡単化
のために、第１乃至第３の部分シミュレーションＳ旧、
ＳＨ２、及び５１１３の間シミュレートされると仮定し
て説明してきた。しかしながら、複数のゲートが上述の
パイプラインで並列に実際にシミュレートされる。この
場合には、複数のゲートのための部分接続データ信号（
ｃｄ）とゲート種データ信号は、第２図に示されたもの
と同様な方法で、各メモリ要素３１Ａとゲート種メモリ
３２から読出される。

本発明をそのいくつかの実施例と一緒に説明したが、本
発明を種々の池の方法で実行することはこの技術分野に
属する人にとって簡単に可能である１例えば、各メモリ
要素３１Ａ〜３１Ｃ（第８図）に記憶された部分接続デ
ータ信号は、第５図に示されるように、変更された論理
回路から得られてもよい。加えて、第９図に示された処
理ユニットはまた第２図に示されたようなハードウェア
・シミュレータに適用できる。メモリ要素とメモリユニ
ットの数は、制限されない。

［発明の効果］ 以上の説明で明らかなように、本発明によれば、非常に
多数のゲートを有する大規模集積回路の全部の動作をシ
ミュレートできるハードウェア・シミュレータを提供で
きる効果がある。また、高速で論理演算のシミュレーシ
ョンを次々と実行できるという利点もある。更に、シミ
ュレーションに必要な・清報量を減少することも出来る
。

【図面の簡単な説明】

第１図は本発明によるハードウェア・シミュレータによ
ってシミュレートされる論理回路の回路図、第２図は本
発明の第１の実施例によるハードウェア・シミュレータ
のブロック図、第３図は第２図に示されたハードウェア
・シミュレータに使用される接続メモリの内容の説明に
使用するための図、第４図は第２図に示されたハードウ
ェア・シミュレータに使用されるゲート種メモリの内容
の説明に使用するための図、第５図は第１図に示された
論理回路を再配列することによって得られる、本発明の
第２の実施（’ＩＩＩによるハードウェア・シミュレー
タのために使用される変更された論理回路の回路図、第
６図は第５図に示された変更された論理回路から得られ
た接続メモリの内容の説明に使用するための図、第７図
は変更された論理回路から得られたゲート種メモリの内
容の説明に使用するための図、第８図は本発明の第３の
実施例によるハードウェア・シミュレータのブロック図
、第９図は第８図に示されたハードウェア・シミュレー
タに使用される処理回路のブロック図、第１０図は第８
図に示されたハードウェア・シミュレータによってシミ
ュレートされる曲の論理回路を示す図、第１１図は第８
図に示されたハードウェア・シミュレータの動作の説明
に使用するためのタイムチャート、第１２図は第１０図
に示された論理回路の第１のレベルの第１のゲートの第
１の部分シミュレーションを実行する場合に第９図に示
された処理回路に加えられる入力信号と出力（結果）信
号の関係を示す図、第１３図は第１０図に示された論理
回路の第１のレベルの第１のゲートの第１、第２、及び
第３の部分シミュレーションを実行する場合に第９図に
示された処理回路に加えられる入力信号とその出力（結
果）信号の関係を示す図である。 ２１−１〜２１−１７・・・入力端子、２２−１〜２２
−１１　　・・出力端子、３１・・・接続メモリ、３１
Ａ　、３１Ｂ　、３１Ｃ・・・メモリ要素、３２・・・
ゲート種メモリ、３５・・・処理回路、３６・・・制御
回路、４１・・・第１の状態メモリ、４１Ａ　、４１Ｂ
、４１Ｃ・・・メモリユニット、４２・・・選択回路、
４３・・・バス、４６・・・レジスタ部、４７・・・第
２の状態メモリ、４７＾、４７Ｂ　、４７Ｃ・・・メモ
リ選択器１−１４８・・・フィードパ・ツク信号線、５
１・・・メモリ選択器、５２・・・接続データ線群、５
４・・・種データ線群、５６・・・テストデータ線群、
５８・・・結果信号線、６１．６２．６３・・・選択ユ
ニット、６４・・・信号線群、６６・・・選択回路、７
１〜７７・・・制御線、８１、８２・・・入力ゲート、
８４・・・オア計算回路、８５・・・アンド計算回路、
８６・・・排他的オア計算回路、９１．９２．９３・・
・出力制御ゲート、９４・・・出力ゲート。 第１図 しペル　　ＬＩ　　　　　　　１２　　　　　　Ｌ３第
５図 第１０図 第１２図 第１３図

Claims (1)

1. 【特許請求の範囲】 １、論理回路に含まれる複数のゲートのシミュレーショ
   ンを次々と実行するために使用されるハードウェア・シ
   ミュレータにおいて、 上記ゲートの接続関係を指定する複数の接続データ信号
   を記憶し、一回に一度ずつ予め定められた数の接続デー
   タ信号を発生する接続メモリ手段と、 各ゲートの種類を表す複数のゲート種データ信号を記憶
   し、一回に一度ずつ上記予め定められた数のゲート種デ
   ータ信号を発生するゲート種メモリ手段と、 上記ゲートのシミュレーションに必要な複数のテストデ
   ータ信号を記憶し、次々と上記テストデータ信号のおの
   おのを発生するデータ記憶手段と、上記接続メモリ手段
   、上記ゲート種メモリ手段、及び上記データ記憶手段に
   結合され、実行結果信号に応答して、上記予め定められ
   た数の接続データ信号、上記予め定められた数のゲート
   種データ信号、及び上記テストデータ信号のおのおのに
   応じて、上記実行結果信号を参照して、上記ゲートの上
   記シミュレーションを実行し、上記シミュレーションの
   おのおのの結果を表すシミュレーション結果信号を次々
   と発生するシミュレーション実行手段と、 上記シミュレーション結果信号を保持する保持手段と、 上記保持手段に保持されたシミュレーション結果信号を
   上記シミュレーション実行手段へ上記実行結果信号とし
   て次々と供給する供給手段とを有する事を特徴とするハ
   ードウェア・シミュレータ。 ２、上記シミュレーション実行手段は、 上記接続メモリ手段、上記ゲート種メモリ手段、上記デ
   ータ記憶手段、及び上記供給手段に結合され、上記実行
   結果信号、上記予め定められた数の接続データ信号、上
   記予め定められた数のゲート種データ信号、及び上記テ
   ストデータ信号のおのおのを処理して、上記シミュレー
   ションのおのおのを次々と実行し、上記シミュレーショ
   ン結果信号を次々と発生する処理手段と、 上記接続メモリ手段、上記ゲート種メモリ手段、上記デ
   ータ記憶手段、上記供給手段、及び上記処理手段を制御
   して、上記処理手段に上記接続メモリ手段、上記ゲート
   種メモリ手段、上記データ記憶手段、及び上記供給手段
   と協働して上記シミュレーションのおのおのを実行させ
   る制御手段とを有する事を特徴とする特許請求の範囲第
   １項に記載のハードウェア・シミュレータ。 ３、上記処理手段は、 上記ゲート種データ信号のおのおのと上記接続データ信
   号のおのおのとを上記各テストデータ信号と上記実行結
   果信号を参照して個々に処理し、処理の結果を表す処理
   された信号を発生する上記予め定められた数と等しい数
   の処理ユニット手段と、 上記処理された信号を上記シミュレーション結果信号と
   して発生する手段と を有する事を特徴とする特許請求の範囲第２項に記載の
   ハードウェア・シミュレータ。 ４、上記処理ユニット手段は、 上記各テストデータ信号、上記各接続データ信号、及び
   上記シミュレーション結果信号に応答して、複数の異な
   った論理演算を並列に実行し、それぞれ上記論理演算の
   結果を表す演算結果信号を発生する論理演算手段と、 上記論理演算手段に結合され、上記各ゲート種データ信
   号に応答して、上記各ゲート種データ信号によって決定
   された上記演算結果信号の選択された１つを発生し、演
   算結果信号の上記選択された１つを上記処理された信号
   として発生する手段と を有する事を特徴とする特許請求の範囲第３項に記載の
   ハードウェア・シミュレータ。 ５、上記論理回路は、互いに次々と接続され、おのおの
   が少なくとも１つのゲートを有する複数のレベルに分割
   されており、上記シミュレーションのおのおのは上記レ
   ベルのすべてを実行する特許請求の範囲第１項に記載の
   ハードウェア・シミュレータ。 ６、上記データ記憶手段は、 上記テストデータ信号を記憶し、上記テストデータ信号
   のおのおのを次々と発生する第１のメモリ手段と、 上記保持手段に結合され、上記シミュレーション結果信
   号を次々と記憶し、記憶された結果信号を発生する第２
   のメモリ手段と、 上記第１及び第２のメモリ手段及び上記シミュレーショ
   ン実行手段に結合され、上記各テストデータ信号及び上
   記記憶結果信号のいずれか１つを選択的に上記シミュレ
   ーション実行手段へ送出する信号送出手段と を有する事を特徴とする特許請求の範囲第１項に記載の
   ハードウェア・シミュレータ。 ７、上記シミュレーションのおのおのは複数の部分シミ
   ュレーションに分割され、上記接続データ信号のおのお
   のは各部分シミュレーションに必要な複数の部分接続デ
   ータ信号に分割されており、上記接続メモリ手段は、 上記部分接続データ信号を記憶するための複数のメモリ
   要素と、 上記メモリ要素に結合され、上記部分接続データ信号を
   一つずつ次々と選択し、上記部分接続データ信号のおの
   おのを次々と発生する選択手段と、上記部分接続データ
   信号を上記接続データ信号のおのおのとして発生する手
   段とを有する事を特徴とする特許請求の範囲第１項に記
   載のハードウェア・シミュレータ。 ８、上記シミュレーション実行手段は、上記部分シミュ
   レーションを次々と実行し、上記部分シミュレーション
   の結果を表す部分結果信号の連続を上記シミュレーショ
   ン結果信号として発生する特許請求の範囲第７項に記載
   のハードウェア・シミュレータ。 ９、論理回路に含まれる複数のゲートのシミュレーショ
   ンを次々と実行するシミュレーション方法において、上
   記ゲートは最初のレベルから最後のレベルへ次々と接続
   された複数のレベルに分割された予め定められた配列を
   持ち、 上記レベルの一つを基準レベルとして選択し、上記予め
   定められた配列を上記基準レベルを参照して上記論理回
   路のゲートを再配列することによって変更された配列に
   変更し、 上記変更された配列から、上記変更された配列内のゲー
   トの接続関係を表す接続データ信号を送出し、 上記接続データ信号を用いて上記シミュレーションのお
   のおのを次々と実行する ステップからなるシミュレーション方法。