JPH011048A - プロセス優先順位制御システム - Google Patents
プロセス優先順位制御システムInfo
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- JPH011048A JPH011048A JP63-24433A JP2443388A JPH011048A JP H011048 A JPH011048 A JP H011048A JP 2443388 A JP2443388 A JP 2443388A JP H011048 A JPH011048 A JP H011048A
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- executable
- processes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多重プログラミング制御機能を有するマルチプ
ロセッサ型データ処理装置におけるプロセスの優先順位
制御システムに関する。
ロセッサ型データ処理装置におけるプロセスの優先順位
制御システムに関する。
多重プログラミング制御には、多種多様な処理を並行し
て効率よく実行させるためのプログラム切換処理が含ま
れている。この多重プログラミング制御の機能はコンピ
ュータの性能向上のため重要な基本制御機能である。プ
ロセスとはこのような多重プログラミング制御を中央処
理装置の機能として実現するときのハードウェア上での
管禅単位である。中央処理装置上で実行されるプロセス
として、実行可能な複数のプロセスのうちから、プロセ
スのそれぞれに付与された優先順位の高いプロセスが選
択される。例えば、実行中のプロセスによる入出力要求
に応答した入出力動作の完了を実行中のプロセスが待つ
間、その実行中のプロセスは待機状態になり、実行可能
な複数のプロセスのうち優先順位の高い他のプロセスに
ハードウェア資源としての中央処理装置をあけ渡す。
て効率よく実行させるためのプログラム切換処理が含ま
れている。この多重プログラミング制御の機能はコンピ
ュータの性能向上のため重要な基本制御機能である。プ
ロセスとはこのような多重プログラミング制御を中央処
理装置の機能として実現するときのハードウェア上での
管禅単位である。中央処理装置上で実行されるプロセス
として、実行可能な複数のプロセスのうちから、プロセ
スのそれぞれに付与された優先順位の高いプロセスが選
択される。例えば、実行中のプロセスによる入出力要求
に応答した入出力動作の完了を実行中のプロセスが待つ
間、その実行中のプロセスは待機状態になり、実行可能
な複数のプロセスのうち優先順位の高い他のプロセスに
ハードウェア資源としての中央処理装置をあけ渡す。
また、人出動作の完了に応答して前記待機状態のプロセ
スが実行可能状態となると、現在実行中のプロセスの優
先順位と新たに実行可能となったプロセスの優先順位と
が比較され、必要ならば実行プロセスが入替えられる。
スが実行可能状態となると、現在実行中のプロセスの優
先順位と新たに実行可能となったプロセスの優先順位と
が比較され、必要ならば実行プロセスが入替えられる。
このように、実行中のプロセスが待機状態となって中央
処理装置を他の実行可能なプロセスにあけ渡す場合や、
実行可能なプロセスの行列にプロセスが新たに加えられ
る場合には、各プロセスに付与された優先順位の比較が
行なわれ、実行すべきプロセス決定のための競合制御が
行なわれる。
処理装置を他の実行可能なプロセスにあけ渡す場合や、
実行可能なプロセスの行列にプロセスが新たに加えられ
る場合には、各プロセスに付与された優先順位の比較が
行なわれ、実行すべきプロセス決定のための競合制御が
行なわれる。
近年、処理能力の大幅な向上の要求に対処するため、中
央処理装置（以下プロセッサと称す）を復数台密結合す
るデータ処理装置（以下マルチプロセッサシステム）が
開発されている。このようなマルチプロセッサシステム
では、実行可能ナフロセスの行列から、各プロセッサ対
応のプロセスが取出され実行状態にされる。従って、プ
ロセッサの台数分のプロセスが同時並行して実行される
。
央処理装置（以下プロセッサと称す）を復数台密結合す
るデータ処理装置（以下マルチプロセッサシステム）が
開発されている。このようなマルチプロセッサシステム
では、実行可能ナフロセスの行列から、各プロセッサ対
応のプロセスが取出され実行状態にされる。従って、プ
ロセッサの台数分のプロセスが同時並行して実行される
。
このマルチプロセッサシステムにおいて実行可能なプロ
セスが新たに生起された場合、各プロセッサ上で実行中
の複数のプロセスのそれぞれに付与された優先順位（以
下カレントプライオリティＣＰＲＩと称す）と新たに実
行可能になったプロセスに与えられた優先順位（以下ニ
ュープライオリティＮＰＲＩと称す）との比較が行なわ
れる。
セスが新たに生起された場合、各プロセッサ上で実行中
の複数のプロセスのそれぞれに付与された優先順位（以
下カレントプライオリティＣＰＲＩと称す）と新たに実
行可能になったプロセスに与えられた優先順位（以下ニ
ュープライオリティＮＰＲＩと称す）との比較が行なわ
れる。
この結果、ニュープライオリティＮＰＲＩよりも低いカ
レントプライオリティＣＰＲＩがある場合、これらの低
いカレントプライオリティの中で最も低いカレントプラ
イオリティＣＰＲＩのプロセスである実行中のプロセス
とＮＰＲ４のプロセスとの入れ換えをする（以下、プロ
セス・スワップと称す）指示がなされる。もし、ニュー
プライオリティＮＰＲＩより低いカレントプライオリテ
ィＣＰＲＩが存在しない場合、全プロセッサは実行中プ
ロセスの実行を継続する。
レントプライオリティＣＰＲＩがある場合、これらの低
いカレントプライオリティの中で最も低いカレントプラ
イオリティＣＰＲＩのプロセスである実行中のプロセス
とＮＰＲ４のプロセスとの入れ換えをする（以下、プロ
セス・スワップと称す）指示がなされる。もし、ニュー
プライオリティＮＰＲＩより低いカレントプライオリテ
ィＣＰＲＩが存在しない場合、全プロセッサは実行中プ
ロセスの実行を継続する。
従来の多重プログラミング制御機能を有するマルチプロ
セッサシステムでは、各プロセッサ上で実行中のプロセ
スに付与された優先順位が、各プロセッサにより参照可
能な主記憶空間にストアされる。新たな実行可能プロセ
スを生起したプロセッサはそのプロセス対応の優先順位
と主記憶空間にストアされた優先順位とを比較し、プロ
セス・スワップの必要なプロセッサを選出し、プロセッ
サ間通信手段を介して選出されたプロセッサにプロセス
・スワップ要求を送出する。
セッサシステムでは、各プロセッサ上で実行中のプロセ
スに付与された優先順位が、各プロセッサにより参照可
能な主記憶空間にストアされる。新たな実行可能プロセ
スを生起したプロセッサはそのプロセス対応の優先順位
と主記憶空間にストアされた優先順位とを比較し、プロ
セス・スワップの必要なプロセッサを選出し、プロセッ
サ間通信手段を介して選出されたプロセッサにプロセス
・スワップ要求を送出する。
しかし、このような優先順位の比較動作により主記憶ア
クセスに係るオーバヘッドロスが生ずるため、システム
のスループットが低下するという欠点がある。
クセスに係るオーバヘッドロスが生ずるため、システム
のスループットが低下するという欠点がある。
さらに、この優先順位の比較動作がプロセスを生起した
プロセッサで行なわれる場合、同一比較論理のためのハ
ードウェア構成を各プロセッサに備えなければならず、
この結果マルチプロセッサシステム全体のハードウェア
量の増加をもたらすという欠点がある。
プロセッサで行なわれる場合、同一比較論理のためのハ
ードウェア構成を各プロセッサに備えなければならず、
この結果マルチプロセッサシステム全体のハードウェア
量の増加をもたらすという欠点がある。
本発明の目的はプロセス切換でのオーバヘッドロスを低
減してシステムのスループットを向上させるようにした
プロセス優先順位制御システムを提供することにある。
減してシステムのスループットを向上させるようにした
プロセス優先順位制御システムを提供することにある。
本発明の一側面に従ったマルチプロセッサシステムにお
けるプロセス優先順位制御システムは、マルチプロセッ
サシステムにおけるプロセッサで実行中のプロセスの優
先順位を格納する第１の格納手段と、新たに実行可能に
なったプロセスの優先順位を格納する第２の格納手段と
、前記第１および第２の格納手段に格納された優先順位
を用いて、前記新たに実行可能になったプロセスの優先
順位より低い優先順位のプロセスを実行中のプロセッサ
を選択する優先順位判定手段と、この判定手段の判定結
果を該当するプロセッサへ通知する通知手段と、 この通知手段の通知に応答して該当するプロセッサで実
行中のプロセスを実行可能プロセスの行列に加え、前記
新たに実行可能になったプロセスを実行状態とする実行
プロセス切換手段とを含む。
けるプロセス優先順位制御システムは、マルチプロセッ
サシステムにおけるプロセッサで実行中のプロセスの優
先順位を格納する第１の格納手段と、新たに実行可能に
なったプロセスの優先順位を格納する第２の格納手段と
、前記第１および第２の格納手段に格納された優先順位
を用いて、前記新たに実行可能になったプロセスの優先
順位より低い優先順位のプロセスを実行中のプロセッサ
を選択する優先順位判定手段と、この判定手段の判定結
果を該当するプロセッサへ通知する通知手段と、 この通知手段の通知に応答して該当するプロセッサで実
行中のプロセスを実行可能プロセスの行列に加え、前記
新たに実行可能になったプロセスを実行状態とする実行
プロセス切換手段とを含む。
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第１図を参照すると本発明の一実施例は、複数、例えば
４台のプロセッサ＃０ １００．プロセッサ＃１ １０
１．プロセッサ＃２ １０２．”およびプロセッサ＄３
１０３およびシステム制御装置２００から構成されてい
る。
４台のプロセッサ＃０ １００．プロセッサ＃１ １０
１．プロセッサ＃２ １０２．”およびプロセッサ＄３
１０３およびシステム制御装置２００から構成されてい
る。
システム制御装置２００は、プロセッサ＃０１００で実
行中のプロセスの優先順位ＣＰＲＩ＃０を格納するレジ
スタ５０．プロセッサ＃１１０１で実行中のプロセスの
優先順位ＣＰＲＩ＃１を格納するレジスタ５１．プロセ
ッサ＃２１０２で実行中のプロセスの、優先順位ＣＰＲ
Ｉ＃２を格納するレジスタ５２．プロセッサ＃３１０３
で実行中のプロセスの優先順位ＣＰＲＩ＃３を格納する
レジスタ５３．プロセッサ＃０−＄３１００−１０３の
少なくとも１つで新たに生起されたプロセスの優先順位
ＮＰＲＩを選択する選択回路２０．この選択回路２０で
の選択結果を線２１を介して受は格納するレジスタ１０
．このレジスタ１０から線１１を介して与えられる優先
順位ＮＰＲＩおよびこれらレジスタ５０−５３から線４
０−４３を介して与えられる優先順位ＣＰＲＩ＃Ｏ−＃
３を用いて、優先順位ＮＰＲＩより低い優先順位のプロ
セスを実行中のプロセッサを選択する優先順位判定回路
３０．およびこの優先順位判定回路３０での判定結果を
該当するプロセッサ１００−１０３に通知する信号を伝
送する線７０−７３を備えている。
行中のプロセスの優先順位ＣＰＲＩ＃０を格納するレジ
スタ５０．プロセッサ＃１１０１で実行中のプロセスの
優先順位ＣＰＲＩ＃１を格納するレジスタ５１．プロセ
ッサ＃２１０２で実行中のプロセスの、優先順位ＣＰＲ
Ｉ＃２を格納するレジスタ５２．プロセッサ＃３１０３
で実行中のプロセスの優先順位ＣＰＲＩ＃３を格納する
レジスタ５３．プロセッサ＃０−＄３１００−１０３の
少なくとも１つで新たに生起されたプロセスの優先順位
ＮＰＲＩを選択する選択回路２０．この選択回路２０で
の選択結果を線２１を介して受は格納するレジスタ１０
．このレジスタ１０から線１１を介して与えられる優先
順位ＮＰＲＩおよびこれらレジスタ５０−５３から線４
０−４３を介して与えられる優先順位ＣＰＲＩ＃Ｏ−＃
３を用いて、優先順位ＮＰＲＩより低い優先順位のプロ
セスを実行中のプロセッサを選択する優先順位判定回路
３０．およびこの優先順位判定回路３０での判定結果を
該当するプロセッサ１００−１０３に通知する信号を伝
送する線７０−７３を備えている。
４台のプロセッサ＃Ｏ−＃３ １００−１０３のそれぞ
れは１．線７０−７３を介して与えられる信号に応答し
て該当するプロセッサで実行中のプロセスを実行可能プ
ロセスの行列に加え、新たに実行可能になったプロセス
を実行状態とする実行プロセス切換手段１１０，１１１
，１１２および１１３を備えている。
れは１．線７０−７３を介して与えられる信号に応答し
て該当するプロセッサで実行中のプロセスを実行可能プ
ロセスの行列に加え、新たに実行可能になったプロセス
を実行状態とする実行プロセス切換手段１１０，１１１
，１１２および１１３を備えている。
なお、各プロセッサ＃０−＃３．１００−１０３は共用
される主記憶（図示せず）に接続されている。
される主記憶（図示せず）に接続されている。
次に本発明の一実施例の動作について詳細に説明する。
多重プログラミング制御機能を有するマルチプロセッサ
システムにおいて、システムに１つしかない実行可能な
プロセスの行列から各プロセッサが１つずつプロセスを
取出して実行状態にすることができる。各プロセッサは
、実行しようとするプロセスの命令カウンタや、汎用レ
ジスタ、アドレスペースレジスタ、コンデイションコー
ドなどのソフトウェア可視レジスタ（図示せず）の内容
を主記憶（図示せず）上のプロセス個有の退避領域から
プロセッサ上に移送して命令の実行を開始する。命令実
行開始時、各プロセッサは、このプロセスの優先順位を
実行プロセッサに対応するレジスタ５０〜５３に格納す
る。なお、初期値またはプロセス実行中でないプロセッ
サの優先順位として最低優先順位がレジスタ１０．およ
び５０−５３に格納される。このため、空状態のプロセ
ッサに対しても同−論理で優先順位制御が行なわれる。
システムにおいて、システムに１つしかない実行可能な
プロセスの行列から各プロセッサが１つずつプロセスを
取出して実行状態にすることができる。各プロセッサは
、実行しようとするプロセスの命令カウンタや、汎用レ
ジスタ、アドレスペースレジスタ、コンデイションコー
ドなどのソフトウェア可視レジスタ（図示せず）の内容
を主記憶（図示せず）上のプロセス個有の退避領域から
プロセッサ上に移送して命令の実行を開始する。命令実
行開始時、各プロセッサは、このプロセスの優先順位を
実行プロセッサに対応するレジスタ５０〜５３に格納す
る。なお、初期値またはプロセス実行中でないプロセッ
サの優先順位として最低優先順位がレジスタ１０．およ
び５０−５３に格納される。このため、空状態のプロセ
ッサに対しても同−論理で優先順位制御が行なわれる。
いま、４つのプロセッサ＃０−＃３ １００−１０３の
全てがプロセス実行中の状態で、プロセッサ＃３１０３
での新たなプロセスの生起に応答してそのプロセスの優
先順位ＮＰＲＩが信号線６３２選択回路２０．および信
号線２１を介してレジスタ１０に格納される。さらに、
この格納信号（図示せず）に応答してレジスタ１０．お
よび５０−５３から線１１．および４０−４３を介して
優先順位ＮＰＲＩ、ＣＰＲＩ＃Ｏ，ＣＰＲＩ＃１．ＣＰ
ＲＩ＃２．およびＣＰＲＩ＃３が出力される。これら優
先順位に基づき優先順位判定回路３０は以下のような判
定をする。
全てがプロセス実行中の状態で、プロセッサ＃３１０３
での新たなプロセスの生起に応答してそのプロセスの優
先順位ＮＰＲＩが信号線６３２選択回路２０．および信
号線２１を介してレジスタ１０に格納される。さらに、
この格納信号（図示せず）に応答してレジスタ１０．お
よび５０−５３から線１１．および４０−４３を介して
優先順位ＮＰＲＩ、ＣＰＲＩ＃Ｏ，ＣＰＲＩ＃１．ＣＰ
ＲＩ＃２．およびＣＰＲＩ＃３が出力される。これら優
先順位に基づき優先順位判定回路３０は以下のような判
定をする。
第１図、第２Ａ図、第２Ｂ図、第２Ｃ図および第２Ｄ図
を参照すると、優先順位判定回路３゛０は、優先順位Ｃ
ＰＲＩ＃Ｏ−＃３のうち最低優先順位を選択する（ステ
ップ３０１，３０５，３０９および３１３）。次に選択
された最低優先順位が優先順位ＮＰＲＩより低いか否か
が判断される（ステップ３０２，３０６，３１０．およ
び３１４）。
を参照すると、優先順位判定回路３゛０は、優先順位Ｃ
ＰＲＩ＃Ｏ−＃３のうち最低優先順位を選択する（ステ
ップ３０１，３０５，３０９および３１３）。次に選択
された最低優先順位が優先順位ＮＰＲＩより低いか否か
が判断される（ステップ３０２，３０６，３１０．およ
び３１４）。
もし、優先順位ＣＰＲＩ＃Ｏ−＃３のうち選択された最
低優先順位が優先順位ＮＰＲ工より低いとステップ３（
１２，３０６，３１０および３１４で判断されれば該当
プロセッサ＃０−９３． １００−１０３の一つに接続
された線７０−７３に論理値“１”のプロセススワップ
要求信号が送出される（ステップ３０３，３０７，３１
１および３１５）。ステップ３０１，３０５，３０９お
よび３１３で該当する優先順位が最低でないと判断され
た場合、またはこれらステップ３０１，３０５，３０９
および３１３で最低優先順位として選択された優先順位
が優先順位ＮＰＲＩより高いと判断された場合は、該当
する線７０−７３の信号は論理値“０″となる（ステッ
プ３０４，３０８，３１２および３１６）。この実施例
での優先順位制御では、レジスタ１０が１つであり、レ
ジスタ５０〜５３の内容も各プロセッサにより独立に書
換えられうる。従って、他のプロセッサによるレジスタ
の書換の禁止を保証するため、これらレジスタへの値の
設定およびプロてス・スワップ要求信号の設定の際、プ
ロとアサ間でロック制御が行なわれる。
低優先順位が優先順位ＮＰＲ工より低いとステップ３（
１２，３０６，３１０および３１４で判断されれば該当
プロセッサ＃０−９３． １００−１０３の一つに接続
された線７０−７３に論理値“１”のプロセススワップ
要求信号が送出される（ステップ３０３，３０７，３１
１および３１５）。ステップ３０１，３０５，３０９お
よび３１３で該当する優先順位が最低でないと判断され
た場合、またはこれらステップ３０１，３０５，３０９
および３１３で最低優先順位として選択された優先順位
が優先順位ＮＰＲＩより高いと判断された場合は、該当
する線７０−７３の信号は論理値“０″となる（ステッ
プ３０４，３０８，３１２および３１６）。この実施例
での優先順位制御では、レジスタ１０が１つであり、レ
ジスタ５０〜５３の内容も各プロセッサにより独立に書
換えられうる。従って、他のプロセッサによるレジスタ
の書換の禁止を保証するため、これらレジスタへの値の
設定およびプロてス・スワップ要求信号の設定の際、プ
ロとアサ間でロック制御が行なわれる。
この優先順位判定回路３０から線７０−７３を介して与
えられる判定結果に応答してプロセッサ＃Ｏ−＃３，１
００−１０３内の実行プロセス切換手段１１１−１１３
は次のような動作をする。
えられる判定結果に応答してプロセッサ＃Ｏ−＃３，１
００−１０３内の実行プロセス切換手段１１１−１１３
は次のような動作をする。
第１図および第３図を参照すると、この実行プロセス切
換手段１１０−１１３のディスパッチャ４００は、線７
０−７３上の信号の論理“Ｉ Ｉ＋に応答して自プロセ
ッサが空いているかを判定する（ステップ４０１）。こ
のステップ４０１による自プロセッサの空の判定に応答
して、実行可能なプロセスの待行列は空か否かが判定さ
れる（ステップ４０２）。このステップ４０２における
該待行列の空でないとの判定に応答して、走行可能なプ
ロセスが存在するか否かが判断される（ステップ４０３
）。このステップ４０３での走行可能なプロセスの存在
の判定に応答して走行可能なプロセスの待行列中での最
高優先順位のプロセスがロールイ？される（ステップ４
０４）。このあと、プロセッサ空き表示ビット（図示せ
ず）が“０′となる（ステップ４０５）。なお、実行可
能なプロセスの待行列が空であり、または空でなくても
自プロセッサで走行可能なプロセスが存在しないときに
は、アイドル状態に移入し、イベントが発生すればそれ
に応答してシステムシベント処理が遂行される（ステッ
プ４０６）。
換手段１１０−１１３のディスパッチャ４００は、線７
０−７３上の信号の論理“Ｉ Ｉ＋に応答して自プロセ
ッサが空いているかを判定する（ステップ４０１）。こ
のステップ４０１による自プロセッサの空の判定に応答
して、実行可能なプロセスの待行列は空か否かが判定さ
れる（ステップ４０２）。このステップ４０２における
該待行列の空でないとの判定に応答して、走行可能なプ
ロセスが存在するか否かが判断される（ステップ４０３
）。このステップ４０３での走行可能なプロセスの存在
の判定に応答して走行可能なプロセスの待行列中での最
高優先順位のプロセスがロールイ？される（ステップ４
０４）。このあと、プロセッサ空き表示ビット（図示せ
ず）が“０′となる（ステップ４０５）。なお、実行可
能なプロセスの待行列が空であり、または空でなくても
自プロセッサで走行可能なプロセスが存在しないときに
は、アイドル状態に移入し、イベントが発生すればそれ
に応答してシステムシベント処理が遂行される（ステッ
プ４０６）。
ステップ４０６で自プロセッサが空きでないとの判定に
応答して、プロセスモードに移入する（ステップ４０７
）。
応答して、プロセスモードに移入する（ステップ４０７
）。
このあと、自プロセッサで走行可能なプロセスが存在す
るか否かが判定される（ステップ４０８）。
るか否かが判定される（ステップ４０８）。
このステップ４０８での走行可能なプロセスの存在の判
定に応答してこの走行可能なプロセス中での最高優先順
位のプロセスが取出される（ステップ４０９）。次に新
たに生起されたプロセスの優先順位ＮＰＲＩが現在実行
中のプロセスの優先順位ＣＰＲＩより高いか否かが判定
される（ステップ４１０）。このステップ４１０で優先
順位ＣＰＲＩより優先順位ＮＰＲＩの方が高いとの判定
に応答して現在実行中のプロセスと新たに生起されたプ
ロセスとのスワップが行なわれる（ステップ４１１）。
定に応答してこの走行可能なプロセス中での最高優先順
位のプロセスが取出される（ステップ４０９）。次に新
たに生起されたプロセスの優先順位ＮＰＲＩが現在実行
中のプロセスの優先順位ＣＰＲＩより高いか否かが判定
される（ステップ４１０）。このステップ４１０で優先
順位ＣＰＲＩより優先順位ＮＰＲＩの方が高いとの判定
に応答して現在実行中のプロセスと新たに生起されたプ
ロセスとのスワップが行なわれる（ステップ４１１）。
このスワップ動作終了後、新たにロールインされた命令
の次の命令が実行される（ステップ４１２）。
の次の命令が実行される（ステップ４１２）。
このようにして実行プロセス切換手段１１〇−１１３の
それぞれは、プロセススワップ要求信号に応答して該当
プロセッサで実行中のプロセスを実行プロセスの行列に
加え、新たに実行可能になったプロセスを実行状態とす
る。
それぞれは、プロセススワップ要求信号に応答して該当
プロセッサで実行中のプロセスを実行プロセスの行列に
加え、新たに実行可能になったプロセスを実行状態とす
る。
なお、ステップ４０８で実行中のプロセッサ上で走行可
能なプロセスが存在しないと判定された場合、またはス
テップ４１０で新たに生起されたプロセスの優先順位Ｎ
ＰＲＩが現在実行中のプロセスの優先順位と等しいか低
いと判定された場合、現在実行され中断されていたプロ
セスの次の命令が実行される（ステップ４１２）。
能なプロセスが存在しないと判定された場合、またはス
テップ４１０で新たに生起されたプロセスの優先順位Ｎ
ＰＲＩが現在実行中のプロセスの優先順位と等しいか低
いと判定された場合、現在実行され中断されていたプロ
セスの次の命令が実行される（ステップ４１２）。
本発明のシステムは、マルチプロセッサシステムにおい
て、各プロセッサで実行中のプロセスの優先順位と新た
に実行可能になったプロセスの優先順位とを格納するレ
ジスタと、このレジスタに格納された優先順位を用いて
、プロセス・スワップを行なうべきプロセッサを特定す
る優先順位判定手段とを有している。本発明は、この優
先順位判定手段からの判定結果を該当プロセッサに通知
し、該当プロセッサがプロセス・スワップを行なうこと
により、新たにプロセスを生起したプロセッサがスワッ
プ対象のプロセッサを判断する必要をなくしてプロセス
切換でのオーバヘッドロスを低減してシステムのスルー
プットを向上できるという効果がある。
て、各プロセッサで実行中のプロセスの優先順位と新た
に実行可能になったプロセスの優先順位とを格納するレ
ジスタと、このレジスタに格納された優先順位を用いて
、プロセス・スワップを行なうべきプロセッサを特定す
る優先順位判定手段とを有している。本発明は、この優
先順位判定手段からの判定結果を該当プロセッサに通知
し、該当プロセッサがプロセス・スワップを行なうこと
により、新たにプロセスを生起したプロセッサがスワッ
プ対象のプロセッサを判断する必要をなくしてプロセス
切換でのオーバヘッドロスを低減してシステムのスルー
プットを向上できるという効果がある。
第１図は本発明の一実施例を示す図、
第２Ａ図−第２Ｄ図は第１図の優先順位判定回路３０の
論理を示すフローチャート；および第３図は第１図の実
行プロセス切換手段１１０゜１１１．１１２および１１
３の一構成例を示す図である。 図において １００．１０１，１０２および１０３・・・・・・プロ
セッサ、２００・・・・・・システム制御装置、１０，
５０゜５１．５２および５３・・・・・・レジスタ、２
０・・・・・・選択回路、３０・・・・・・優先順位判
定回路。 代理人 弁理士 内 原 晋 消／霞 道ＺＡＩｍ 消／ｂ図 箭／Ｃ図 尉３図
論理を示すフローチャート；および第３図は第１図の実
行プロセス切換手段１１０゜１１１．１１２および１１
３の一構成例を示す図である。 図において １００．１０１，１０２および１０３・・・・・・プロ
セッサ、２００・・・・・・システム制御装置、１０，
５０゜５１．５２および５３・・・・・・レジスタ、２
０・・・・・・選択回路、３０・・・・・・優先順位判
定回路。 代理人 弁理士 内 原 晋 消／霞 道ＺＡＩｍ 消／ｂ図 箭／Ｃ図 尉３図
Claims (1)
- 【特許請求の範囲】 マルチプロセッサシステムにおけるプロセッサで実行中
のプロセスの優先順位を格納する第１の格納手段と、 新たに実行可能になったプロセスの優先順位を格納する
第２の格納手段と、 前記第１および第２の格納手段に格納された優先順位を
用いて、前記新たに実行可能になったプロセスの優先順
位より低い優先順位のプロセスを実行中のプロセッサを
選択する優先順位判定手段と、 この判定手段の判定結果を該当するプロセッサへ通知す
る通知手段と、 この通知手段の通知に応答して該当するプロセッサで実
行中のプロセスを実行可能プロセスの行列に加え、前記
新たに実行可能になったプロセスを実行状態とする実行
プロセス切換手段とを含むことを特徴とするプロセス優
先順位制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2443388A JPS641048A (en) | 1987-02-07 | 1988-02-03 | Process priority level control system |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2557187 | 1987-02-07 | ||
| JP62-25571 | 1987-02-07 | ||
| JP2443388A JPS641048A (en) | 1987-02-07 | 1988-02-03 | Process priority level control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH011048A true JPH011048A (ja) | 1989-01-05 |
| JPS641048A JPS641048A (en) | 1989-01-05 |
Family
ID=26361936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2443388A Pending JPS641048A (en) | 1987-02-07 | 1988-02-03 | Process priority level control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS641048A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253025A (ja) * | 1990-03-02 | 1991-11-12 | Nippon Telegr & Teleph Corp <Ntt> | 加工基板及びシリコン異方性エッチング方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594057B2 (ja) * | 1979-12-29 | 1984-01-27 | 富士通株式会社 | マルチデ−タ処理システム |
-
1988
- 1988-02-03 JP JP2443388A patent/JPS641048A/ja active Pending
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