JPH01105298A - マトリクス表示装置 - Google Patents
マトリクス表示装置Info
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- JPH01105298A JPH01105298A JP27791387A JP27791387A JPH01105298A JP H01105298 A JPH01105298 A JP H01105298A JP 27791387 A JP27791387 A JP 27791387A JP 27791387 A JP27791387 A JP 27791387A JP H01105298 A JPH01105298 A JP H01105298A
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- 239000011159 matrix material Substances 0.000 title claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 239000010802 sludge Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
木発Ｂ１１Ｎは特に画面が上下２分割さｎｔ液晶のマト
リクス表示装置に関する。
リクス表示装置に関する。
口）従来の技術
従来、液晶を時分割駆動する場合、液晶の応答性が悪い
ので、ｌ／９〜ｌ／１６デユーテイといった低時分割＝
駆動しなけ几ばならず、グラフィック表示には適してい
ないと言わｎている。
ので、ｌ／９〜ｌ／１６デユーテイといった低時分割＝
駆動しなけ几ばならず、グラフィック表示には適してい
ないと言わｎている。
とｎを改善する九めには一般に液晶のデユーティを小さ
くする事と電極パターンを工夫する事が考えら几る０例
えば電極パターンを第１凶のように横電極ｘ１に対して
縦電極ＹＩＹＩ”ｉ対向させる事によって２画素を同時
に表示して表示期間４倍にする事ができる。しかし、こ
の場合縦電極Ｙ１．Ｙ１’の配線が複雑となる欠点があ
る。マ九デユーティを小さくするｔめ忙画面を複数に分
割することが例えば特開昭４９−３４２ｑｅ”！公報に
示さ几ており、コード化さ几た表示情報をもち、その表
示１＃報を文字信号発生器で画素情報に変換するタイミ
ングで分割さ几た列部ｗ１回路に信号を振りわけデユテ
ィを１／（分割数）とする、ものである、しかし乍らこ
の方法では時間的に任意に所定行の画素情報を取り出す
ことのできる文字信号発生器またｆｌ＆めて大容量のラ
ンダムアクセスメモリを必要とし、ビデオ信号等画素情
報が順次送らｎてくる装置の表示器には有用できないと
さ几ていｔ。
くする事と電極パターンを工夫する事が考えら几る０例
えば電極パターンを第１凶のように横電極ｘ１に対して
縦電極ＹＩＹＩ”ｉ対向させる事によって２画素を同時
に表示して表示期間４倍にする事ができる。しかし、こ
の場合縦電極Ｙ１．Ｙ１’の配線が複雑となる欠点があ
る。マ九デユーティを小さくするｔめ忙画面を複数に分
割することが例えば特開昭４９−３４２ｑｅ”！公報に
示さ几ており、コード化さ几た表示情報をもち、その表
示１＃報を文字信号発生器で画素情報に変換するタイミ
ングで分割さ几た列部ｗ１回路に信号を振りわけデユテ
ィを１／（分割数）とする、ものである、しかし乍らこ
の方法では時間的に任意に所定行の画素情報を取り出す
ことのできる文字信号発生器またｆｌ＆めて大容量のラ
ンダムアクセスメモリを必要とし、ビデオ信号等画素情
報が順次送らｎてくる装置の表示器には有用できないと
さ几ていｔ。
ノ・）発明が解決しようとする問題点
大発明は上記欠点を解消するマトリクス表示装置を提供
するものである・ 二）問題点を解決するための手段 未発明はマトリクス表示装置が上下２分割され各々で同
時に同じ方向に走査される表示装置釦おいて１画面の位
置に従って順次送られて（る画素情報を画素単位の信号
として蓄え、走査回路の走査に同期して１行分の画素情
報を読出し駆（の回路に出力する記憶手段？ｉけたもの
である。
するものである・ 二）問題点を解決するための手段 未発明はマトリクス表示装置が上下２分割され各々で同
時に同じ方向に走査される表示装置釦おいて１画面の位
置に従って順次送られて（る画素情報を画素単位の信号
として蓄え、走査回路の走査に同期して１行分の画素情
報を読出し駆（の回路に出力する記憶手段？ｉけたもの
である。
ホ）作 用
これにより表示情報がコード化さ几てな（かつｒＡ次送
らｎて（るビデオ信号等であっても低時分割（積電検数
／Ｚ）で駆使でき、記憶手段も少なくとも半画面分の画
素数用と小容量ですみ、しかも表示走査と同期するので
表示画像にみだ几が生しない。
らｎて（るビデオ信号等であっても低時分割（積電検数
／Ｚ）で駆使でき、記憶手段も少なくとも半画面分の画
素数用と小容量ですみ、しかも表示走査と同期するので
表示画像にみだ几が生しない。
へ） 実 施 例
第２因は大発明の基本的な動作を説明する定めのブロッ
ク図である１図に於いて、（１）は液晶表示パネルで・
積電＆（ｘ１〜Ｘ＋）と縦電極（Ｙ＼〜Ｙ；１）（Ｙｌ
〜Ｙ１１）との間にある液晶（３示せず）が各々画素と
なって表示される。横電極（Ｘ１〜ＸＳ）は上下４木づ
つ２群に分けて設けらｎ、このうち（Ｘｌ）と（ｘ６）
。
ク図である１図に於いて、（１）は液晶表示パネルで・
積電＆（ｘ１〜Ｘ＋）と縦電極（Ｙ＼〜Ｙ；１）（Ｙｌ
〜Ｙ１１）との間にある液晶（３示せず）が各々画素と
なって表示される。横電極（Ｘ１〜ＸＳ）は上下４木づ
つ２群に分けて設けらｎ、このうち（Ｘｌ）と（ｘ６）
。
（ＸＩ （’ （Ｘ６） 、 （ＸＩ） ト（Ｘ７）
、 （Ｘ４） （’ （ＸＩ） Ｈ−緒に走査回路！２
１に接続さｎている。
、 （Ｘ４） （’ （ＸＩ） Ｈ−緒に走査回路！２
１に接続さｎている。
縦［＆ （Ｙｌ 〜Ｙｌｌ）（Ｙ’ｌ −Ｙ’ｌｌ）
ｔ４各々第１．第２のラッチ回ｌ１３ｆ３１１４＋に接
続さｊＬａラッチ回路＋３１１４１は第１、第２シフト
レジスタ＋５１＋６１ 建接続さルており第１シフトレ
ジスタ（５）と第１ラッチ回Ｗｔ（３１とで１行分の第
１の駆動回路（９１を形成し、第２シフトレジスタｆｉ
＋と第１ラツチロ路 １４） トで同じく１行分の第２
の駆９回路＋１αを形成する。
ｔ４各々第１．第２のラッチ回ｌ１３ｆ３１１４＋に接
続さｊＬａラッチ回路＋３１１４１は第１、第２シフト
レジスタ＋５１＋６１ 建接続さルており第１シフトレ
ジスタ（５）と第１ラッチ回Ｗｔ（３１とで１行分の第
１の駆動回路（９１を形成し、第２シフトレジスタｆｉ
＋と第１ラツチロ路 １４） トで同じく１行分の第２
の駆９回路＋１αを形成する。
（７）は遅延回路で、全画素の半分である８×１１÷２
＝４４の画素情報を所定時間遅ｎて出力するものである
。この回路（７１は例えば４４ビツトのシフトレジスタ
などの記憶手段で構成さル、クロック信号（ＣＰ）に同
期してその内容をシフトする。
＝４４の画素情報を所定時間遅ｎて出力するものである
。この回路（７１は例えば４４ビツトのシフトレジスタ
などの記憶手段で構成さル、クロック信号（ＣＰ）に同
期してその内容をシフトする。
第３図は第２図の動作を示すタイミングチャートで、以
下に動作を説明する。信号（ａｌ Ｌｒ１画素情報つま
り表示信号で、全画素８Ｘｌｌ＝８８が全て点灯する信
号の場合は１表示すイクル（ＴＩ）間が全てハイとなり
、全画面が点灯しない場合は全てロー （Ｔ２）となる
０通常は上記ハイ、ローの組み合せで文字数字等を表示
し１画素数が多い場合はグラフィック表示となる。この
画素情報は画面の左上から右下に向ってｊ＠次送られて
くる。
下に動作を説明する。信号（ａｌ Ｌｒ１画素情報つま
り表示信号で、全画素８Ｘｌｌ＝８８が全て点灯する信
号の場合は１表示すイクル（ＴＩ）間が全てハイとなり
、全画面が点灯しない場合は全てロー （Ｔ２）となる
０通常は上記ハイ、ローの組み合せで文字数字等を表示
し１画素数が多い場合はグラフィック表示となる。この
画素情報は画面の左上から右下に向ってｊ＠次送られて
くる。
上記信号（ａ）は第１のシフトレジスタ（５）及び遅延
回路【７）に与えら几、クロックパルス（ｃｐ）に同期
して各々シフトさｎる。第１のシフトレジスタ（５＋ハ
１１個のシフト段から我り、クロックパルス（ＣＰ）の
ｌｌパルス毎に内容が更新さｎるが、１１パルス毎にラ
ッチ信号（ｂ）がラッチ回路（３１に与えらルるのでそ
の度に１１の出力がラッチ回路１３１ Ｖｃｉ憶さ几１
次のラッチ信号（ｂ）の間保持さ几る。つまり画素情報
１１個毎に一性分の情報として一度にラッチ回１ｉ５
＋３！に記憶さｎる。第２のシフトレジスタ（６１と＠
２のラッチ回路（４１でも同様に動作する。
回路【７）に与えら几、クロックパルス（ｃｐ）に同期
して各々シフトさｎる。第１のシフトレジスタ（５＋ハ
１１個のシフト段から我り、クロックパルス（ＣＰ）の
ｌｌパルス毎に内容が更新さｎるが、１１パルス毎にラ
ッチ信号（ｂ）がラッチ回路（３１に与えらルるのでそ
の度に１１の出力がラッチ回路１３１ Ｖｃｉ憶さ几１
次のラッチ信号（ｂ）の間保持さ几る。つまり画素情報
１１個毎に一性分の情報として一度にラッチ回１ｉ５
＋３！に記憶さｎる。第２のシフトレジスタ（６１と＠
２のラッチ回路（４１でも同様に動作する。
上記信９（ａ）は遅延回路１７）を介して４４画素分。
つまり４ライン分Ｃ半画面分）遅延されて信号ばとなる
。遅延回路（７）の出力が出るまでの間（１°０）。
。遅延回路（７）の出力が出るまでの間（１°０）。
上記第１シフトレジスタ；５１及び類ｌランチ回路（３
）を介して一性分遅ルていｔｐＡ間（ＴＯ５，電極（Ｙ
ｌ〜Ｙ１１に出力が与えら几るか、その間走査回路（２
１からは走査用のロー信号か出す、実質的に表示は行な
われない。
）を介して一性分遅ルていｔｐＡ間（ＴＯ５，電極（Ｙ
ｌ〜Ｙ１１に出力が与えら几るか、その間走査回路（２
１からは走査用のロー信号か出す、実質的に表示は行な
われない。
期間（ＴＯ欣には遅延回路１７）から第２シフトレジス
ク１６１に４４画素つまり半画面分遅Ａ７を画素情報が
与えらル、第ルジスタ（５１には信号（ａ）つまり下半
分の画面情報が同時に与えら几る。続いて期間（ＴＯ）
の終り１でＩｃ＠ｌシフトレジスタｌｌ１１１には上か
ら＠５行目の画素情報が一性分シフトさｆ′Ｌ、第２シ
フトレジスタ（６１には上から第１行目の画素情報がシ
フトされる。−性分のシフト後ラッチａｓ（ａによって
＠ｌライン目と第５ライン目の画素情報が第２ラッチ回
路ｔ４１と第１ラツチロ路（３１に各々記憶さｎ、その
後の走査信号（ｄｌ）によって−行分の表示が行なわれ
る。
ク１６１に４４画素つまり半画面分遅Ａ７を画素情報が
与えらル、第ルジスタ（５１には信号（ａ）つまり下半
分の画面情報が同時に与えら几る。続いて期間（ＴＯ）
の終り１でＩｃ＠ｌシフトレジスタｌｌ１１１には上か
ら＠５行目の画素情報が一性分シフトさｆ′Ｌ、第２シ
フトレジスタ（６１には上から第１行目の画素情報がシ
フトされる。−性分のシフト後ラッチａｓ（ａによって
＠ｌライン目と第５ライン目の画素情報が第２ラッチ回
路ｔ４１と第１ラツチロ路（３１に各々記憶さｎ、その
後の走査信号（ｄｌ）によって−行分の表示が行なわれ
る。
走査信号（ｄｌ）の間シフトレジスタ＋ｆｉｌ ｆ６１
には＠６行目と第２行目の画素情報がシフトさｎ、−行
分のシフト後同様にラッチ信号（−で＠１．第２ラッチ
回ｌｉｄ ＋３１１４１に記憶された後℃の一行シフト
期間（Ｃ２） Ｋ表示される。順次第７行目と＠３行目
の友、示、第８行目と第４行目の表示が終り１表示期間
以上の様に信号（ａ）の＠１の画素情報（Ｔ１）は表示
期間（ａｌ）の間に表示さ几る。同様に第２の画素情報
（Ｔ２）は表示期間（Ｃ２）に表示され、以後同様に表
示が（り返えさルる。
には＠６行目と第２行目の画素情報がシフトさｎ、−行
分のシフト後同様にラッチ信号（−で＠１．第２ラッチ
回ｌｉｄ ＋３１１４１に記憶された後℃の一行シフト
期間（Ｃ２） Ｋ表示される。順次第７行目と＠３行目
の友、示、第８行目と第４行目の表示が終り１表示期間
以上の様に信号（ａ）の＠１の画素情報（Ｔ１）は表示
期間（ａｌ）の間に表示さ几る。同様に第２の画素情報
（Ｔ２）は表示期間（Ｃ２）に表示され、以後同様に表
示が（り返えさルる。
上記の説明では走査回路１２）の出力がローで、第１、
第２ランチ回路＋３１＋４１の出力がハイの時に液晶が
点灯するよう構匝しているが発光ダイオードマトリック
スのように画素に極性があれば良いが・液晶自体は交流
ｍ動が望ましいので、−行の表示期間を２分割し、走査
信号（ａｘ−Ｃ４）ローノーイと変化ｈ ′ し、ラッチ回路＋３１＋４１はハイ・ローと変化するよ
うにレベル反転回路ｆ２ける必要がある。第４図はレベ
ル反転回路の一例を示す回路図で、ラッチ回路１３＋１
４＋の一出力を（ｆ）とする、 （ＡＩ）（Ａ２）は
アンドグー）、 （ＩＮＩ）−ｔインバータである。
第２ランチ回路＋３１＋４１の出力がハイの時に液晶が
点灯するよう構匝しているが発光ダイオードマトリック
スのように画素に極性があれば良いが・液晶自体は交流
ｍ動が望ましいので、−行の表示期間を２分割し、走査
信号（ａｘ−Ｃ４）ローノーイと変化ｈ ′ し、ラッチ回路＋３１＋４１はハイ・ローと変化するよ
うにレベル反転回路ｆ２ける必要がある。第４図はレベ
ル反転回路の一例を示す回路図で、ラッチ回路１３＋１
４＋の一出力を（ｆ）とする、 （ＡＩ）（Ａ２）は
アンドグー）、 （ＩＮＩ）−ｔインバータである。
次に大発明実施例を説明する。第５図は全期間点灯させ
るためのブロック図で、＠Ｚ図ト同一ノものには同一の
符８−を用いる。第６図は＠５図の１作を説明するタイ
ミングチャートである。
るためのブロック図で、＠Ｚ図ト同一ノものには同一の
符８−を用いる。第６図は＠５図の１作を説明するタイ
ミングチャートである。
遅延回路（））の出力はアントゲ−） （Ａ４）（ＡＩ
Ｓ） Ｋ与えら几・信号（ａ）も同様にアンドグー）
（Ａａ）（Ａｓ） ！て与えらｎている。アンドゲート
（Ａ４） （Ａ６）は信号（βによって開閉し、アント
ゲ−） （Ａａ）（Ａｓ）は信号（ｇ）の反転信号であ
るインバータ（ｒＮ２）を介し７を信号（ｍ１１によっ
て開閉する。との九めオアーグー） （ＯＲＩ）を介し
て第１シフトレジスタ（５）に与えらｎる信号（ｈｌ）
は画面の下半分が反復さｆ’Ｌ７’ｊ信号となり、第２
．シフトレジスタ（６）Ｋ与えらｎる信８（ｈ２） ｉ
ｊ画面の下半分が反復さ−ｒした信りとなる。
Ｓ） Ｋ与えら几・信号（ａ）も同様にアンドグー）
（Ａａ）（Ａｓ） ！て与えらｎている。アンドゲート
（Ａ４） （Ａ６）は信号（βによって開閉し、アント
ゲ−） （Ａａ）（Ａｓ）は信号（ｇ）の反転信号であ
るインバータ（ｒＮ２）を介し７を信号（ｍ１１によっ
て開閉する。との九めオアーグー） （ＯＲＩ）を介し
て第１シフトレジスタ（５）に与えらｎる信号（ｈｌ）
は画面の下半分が反復さｆ’Ｌ７’ｊ信号となり、第２
．シフトレジスタ（６）Ｋ与えらｎる信８（ｈ２） ｉ
ｊ画面の下半分が反復さ−ｒした信りとなる。
以上のように木実施例では順次表示が上、下とも半画面
毎に反復表示さｎ第１の実施例の欠点が解消される。た
だし走査回路（８）は走査信号（１１ｑ４ ）を出力す
るように構我しておく。
毎に反復表示さｎ第１の実施例の欠点が解消される。た
だし走査回路（８）は走査信号（１１ｑ４ ）を出力す
るように構我しておく。
上記例の遅延回路（７）としてはシフトレジスタに限定
されるものではなく、同期を考慮すｎば遅延線やランダ
ムアクセスメモリ等を用いる事も可能である。
されるものではなく、同期を考慮すｎば遅延線やランダ
ムアクセスメモリ等を用いる事も可能である。
ｔｅ液晶で点灯、相好だけでなく中間調をも表示させる
場合ＫＦｉ遅延回路（７）としてアナログ信号の記憶遅
延素子１例えばＢＢＤ素子１ｆｔ中いる事も可能である
。
場合ＫＦｉ遅延回路（７）としてアナログ信号の記憶遅
延素子１例えばＢＢＤ素子１ｆｔ中いる事も可能である
。
ト）発明の効果
以上の如くにより、配線？複雑にすることなく。
また記憶手段（遅延回路）からの画素情報読出しタイミ
ングも簡単に得られ、さらに記憶手段は画素皇位記憶と
けいっても比較的小さい容量ですみ。
ングも簡単に得られ、さらに記憶手段は画素皇位記憶と
けいっても比較的小さい容量ですみ。
画素が増大してもい友ずらに高いデユティ比で表示パネ
ルを駆動しなくてもよく１表示画像にも同期すｎ等の乱
れを生じない。
ルを駆動しなくてもよく１表示画像にも同期すｎ等の乱
れを生じない。
第１ａは、従来のマトリックス電物のパターン図、第２
図は本発明基太的な勿１作を説明するためのブロック図
、第３図は第２図の動作分示すタイミングチャート、第
４図はレベル反転口路を示す図、第５図は大発明の実施
例を示すブロック図。 第６図は第５図のタイミングチャートである。 ｉｌｌは液晶表示パネル、 ＋２１８１は走査回路、
＋３１（４１はラッチ回Ｗｔ−＋５１ｆ８＋ｉシフトレ
ジスタ、（７）は遅延回路、 １９１１αは駆動回路で
ある。 出願人 三洋電機株式会社外１名 代理人弁理士西野卑嗣（外１名） 第１図 第２図 埠 第３図 −Ｃ１１ｉＣ２″″−１
図は本発明基太的な勿１作を説明するためのブロック図
、第３図は第２図の動作分示すタイミングチャート、第
４図はレベル反転口路を示す図、第５図は大発明の実施
例を示すブロック図。 第６図は第５図のタイミングチャートである。 ｉｌｌは液晶表示パネル、 ＋２１８１は走査回路、
＋３１（４１はラッチ回Ｗｔ−＋５１ｆ８＋ｉシフトレ
ジスタ、（７）は遅延回路、 １９１１αは駆動回路で
ある。 出願人 三洋電機株式会社外１名 代理人弁理士西野卑嗣（外１名） 第１図 第２図 埠 第３図 −Ｃ１１ｉＣ２″″−１
Claims (1)
- 【特許請求の範囲】 １）画面の上下に分けて設けられた第１、第２の横電極
群と交点が画素を形成するように前記第１、第２の横電
極群の各々と略直交して画面の上下に投けられた縦電極
群とを有したマトリクス表示用の表示パネルと第１、第
２の横電極群の各々を同時に同じ方向に走査する走査回
路と、縦電極群の上下各々に接続され各々１行分の画素
情報を蓄え出力する第１、第２の駆動回路とを有したマ
トリクス表示装置に於て、 画面の上から下に向つて順次送られてくる画素情報を画
素単位の信号として蓄え、走査回路の走査に同期して１
行分の画素情報を前記駆動回路に読出出力する記憶手段
を設けたことを特徴とするマトリクス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27791387A JPH01105298A (ja) | 1987-11-02 | 1987-11-02 | マトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27791387A JPH01105298A (ja) | 1987-11-02 | 1987-11-02 | マトリクス表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6498381A Division JPS57178291A (en) | 1981-04-27 | 1981-04-27 | Delay matrix display system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105298A true JPH01105298A (ja) | 1989-04-21 |
Family
ID=17590040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27791387A Pending JPH01105298A (ja) | 1987-11-02 | 1987-11-02 | マトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610681A (en) * | 1992-10-31 | 1997-03-11 | Canon Kabushiki Kaisha | Optical eye-control apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934296A (ja) * | 1972-07-28 | 1974-03-29 | ||
| JPS54121097A (en) * | 1978-03-13 | 1979-09-19 | Hitachi Ltd | Liquid crystal display unit |
-
1987
- 1987-11-02 JP JP27791387A patent/JPH01105298A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934296A (ja) * | 1972-07-28 | 1974-03-29 | ||
| JPS54121097A (en) * | 1978-03-13 | 1979-09-19 | Hitachi Ltd | Liquid crystal display unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610681A (en) * | 1992-10-31 | 1997-03-11 | Canon Kabushiki Kaisha | Optical eye-control apparatus |
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