JPH01106158A - プロセツサ間のデータ通信制御方式 - Google Patents
プロセツサ間のデータ通信制御方式Info
- Publication number
- JPH01106158A JPH01106158A JP26159987A JP26159987A JPH01106158A JP H01106158 A JPH01106158 A JP H01106158A JP 26159987 A JP26159987 A JP 26159987A JP 26159987 A JP26159987 A JP 26159987A JP H01106158 A JPH01106158 A JP H01106158A
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- Japan
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- register
- cpu
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- processor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセッサ間のデータ通信制御方式に係り、
特にマルチＣＰＵ方式採用のコンピュータに、使用して
好適なプロセッサ間のデータ通信制御方式に関する。
特にマルチＣＰＵ方式採用のコンピュータに、使用して
好適なプロセッサ間のデータ通信制御方式に関する。
従来の通信制御方式は、第２図のハンドシェイク処理手
順によりデータ通信を行う場合、第１のＣＰＵから出力
されたデータ送出要求を第２のＣＰＵはその処理の一部
であるデータ送出処理期間において快出しデータ送出し
ていた。なお、この種の装置として関連するものには例
えば特公昭６１−１１８７６号等が挙げられる。
順によりデータ通信を行う場合、第１のＣＰＵから出力
されたデータ送出要求を第２のＣＰＵはその処理の一部
であるデータ送出処理期間において快出しデータ送出し
ていた。なお、この種の装置として関連するものには例
えば特公昭６１−１１８７６号等が挙げられる。
上記従来技術は、第４図のタイムチャートに示す通り一
方のＣＰＵからのデータ要求に対して、他方のＣＰＵが
、データを準備し送出するまで、一方のＣＰＵの処理を
停止させることとなり、処理効率低下・処理時間の増大
を生じる問題があった。更に、データ送出側ＣＰＵが他
の処理中であるときζこは、直ちに条件データの送出を
行うことができないので、当該処理が終了するまで待つ
必要があり時間のロスが大きくなるという欠点があり、
高速処理において問題であった。
方のＣＰＵからのデータ要求に対して、他方のＣＰＵが
、データを準備し送出するまで、一方のＣＰＵの処理を
停止させることとなり、処理効率低下・処理時間の増大
を生じる問題があった。更に、データ送出側ＣＰＵが他
の処理中であるときζこは、直ちに条件データの送出を
行うことができないので、当該処理が終了するまで待つ
必要があり時間のロスが大きくなるという欠点があり、
高速処理において問題であった。
本発明の目的は、データ要求の出力からデータ受取りま
で０） ＣＰ Ｕ処理停止時間を安価かつ簡単な回路の
追加により短縮するプロセッサ間のデータ通信制御方式
を提供することにある。
で０） ＣＰ Ｕ処理停止時間を安価かつ簡単な回路の
追加により短縮するプロセッサ間のデータ通信制御方式
を提供することにある。
上記目的は、第１図に示すように、一方のＣＰＵのデー
タ取込み動作を検出する手段１０と、前記データ取込み
動作によりデータ要求信号を発生し、他方のＣＰＵの監
視するレジスタ１２に入力するための回路１１を具備し
、一方のＣＰＵのデータ要求以前に他方のＣＰＵからデ
ータを送出させ、そのデータをレジスタ１３にて保存す
ることにより、達成される。
タ取込み動作を検出する手段１０と、前記データ取込み
動作によりデータ要求信号を発生し、他方のＣＰＵの監
視するレジスタ１２に入力するための回路１１を具備し
、一方のＣＰＵのデータ要求以前に他方のＣＰＵからデ
ータを送出させ、そのデータをレジスタ１３にて保存す
ることにより、達成される。
データ読出し順序が決っているＣＰＵ間同志の通信で従
来一方のＣＰＵよりデータを要求する場合、他方のＣＰ
Ｕの処理終了まで博つ必要があった。本発明ではＣＰＵ
間にレジスタを設け、一方のＣＰＵの読出し動作完了を
検出し、次データ送出要求を発生することにより、他方
のＣＰＵは、そのデータ送出要求番こより該レジスタヘ
データ送出し一時保存する。これにより一方のＣＰＵか
らのデータ要求以前に、他方のＣＰＵはデータを先出し
し、一方のＣＰＵ０Ｊ読出し用レジスタにデータを入力
することとなる。これにより、一方のＣＰＵのデータ要
求時には、レジスタにデータが保存されているため即座
にデータ取込みを行うことができる。
来一方のＣＰＵよりデータを要求する場合、他方のＣＰ
Ｕの処理終了まで博つ必要があった。本発明ではＣＰＵ
間にレジスタを設け、一方のＣＰＵの読出し動作完了を
検出し、次データ送出要求を発生することにより、他方
のＣＰＵは、そのデータ送出要求番こより該レジスタヘ
データ送出し一時保存する。これにより一方のＣＰＵか
らのデータ要求以前に、他方のＣＰＵはデータを先出し
し、一方のＣＰＵ０Ｊ読出し用レジスタにデータを入力
することとなる。これにより、一方のＣＰＵのデータ要
求時には、レジスタにデータが保存されているため即座
にデータ取込みを行うことができる。
以下、本発明の一実施例を第３図、第５因により説明す
る。
る。
第３１は、本発明の一実施例としてＣＰＵ２からＣＰＵ
１ヘデ一タ通信する場合について示した回路開成図、第
５図は、本発明のハンドシェイク処理によるデータ通信
タイムチャート、をそれぞれ示す。
１ヘデ一タ通信する場合について示した回路開成図、第
５図は、本発明のハンドシェイク処理によるデータ通信
タイムチャート、をそれぞれ示す。
次（こ本発明の実施例そＣＰＵ２からＣＰＵ １へのデ
ータ通信について説明する。
ータ通信について説明する。
第３図において、アドレスデコード回路４は、ＣＰＵ１
のデータ取込み期間においてＬ Ｏｗ レベルとなる
信号を発生する回路、条件データレジスタ６は前記アド
レスデコード回路４の出力信号をＣＰＵ２により監視可
能とするための一時保存回路、データレジスタ９はＣＰ
Ｕ２から書込み可能であり、ＣＰＵ１から取込み可能で
ある１バイトデータの一時保存回路、条件データレジス
タ７は、ＣＰ Ｕ ２からの条件データをＣＰＵ１で監
視するための回路をそれぞれ示す。尚、条件データレジ
スタ６．７は、データ送出要求フラグとデータ取込み許
可フラグを持つ。
のデータ取込み期間においてＬ Ｏｗ レベルとなる
信号を発生する回路、条件データレジスタ６は前記アド
レスデコード回路４の出力信号をＣＰＵ２により監視可
能とするための一時保存回路、データレジスタ９はＣＰ
Ｕ２から書込み可能であり、ＣＰＵ１から取込み可能で
ある１バイトデータの一時保存回路、条件データレジス
タ７は、ＣＰ Ｕ ２からの条件データをＣＰＵ１で監
視するための回路をそれぞれ示す。尚、条件データレジ
スタ６．７は、データ送出要求フラグとデータ取込み許
可フラグを持つ。
処理開始時、ＣＰＵ２は条件レジスタ７のフラグの状態
にかかわらずデータレジスタ９に対してアドレスしデー
タの書込みを行う。この書込みにおいてアドレス２がし
ＯＷ レベルとなったことを条件データレジスタ７で
データ取込み許可フラグとして保存する。ＣＰＵ１は、
その処理（こおいてデータが必要となった時、条件デー
タレジスタ７のデータ取込み許可フラグの監視を始め、
フラグがＬｏｗ 七なったことを検知するとデータレジ
スタ９よりデータを取込む。また、条件データレジスタ
７のデータ取込みフラグは、データレジスタ９からのデ
ータ取込みにより）ｌｉ ｇｈレベルとなる。以上によ
り第１バイト目のデータ通信は完了する。
にかかわらずデータレジスタ９に対してアドレスしデー
タの書込みを行う。この書込みにおいてアドレス２がし
ＯＷ レベルとなったことを条件データレジスタ７で
データ取込み許可フラグとして保存する。ＣＰＵ１は、
その処理（こおいてデータが必要となった時、条件デー
タレジスタ７のデータ取込み許可フラグの監視を始め、
フラグがＬｏｗ 七なったことを検知するとデータレジ
スタ９よりデータを取込む。また、条件データレジスタ
７のデータ取込みフラグは、データレジスタ９からのデ
ータ取込みにより）ｌｉ ｇｈレベルとなる。以上によ
り第１バイト目のデータ通信は完了する。
第２バイト目からは、ＣＰＵ１のデータレジスタ９から
のデータ取込み時にアドレスデコード回路４より出力さ
れるアドレス４信号がＬｏｗレベル七なることを条件デ
ータレジスタ６のデータ送出要求フラグとして保存し、
このフラグをＣＰＵ２においてそのデータ送出処理中で
監視し、データ送出要求フラグがＬｏｗレベルであるこ
とを検出するとデータをデータレジスタ９に誓込む。尚
、ＣＰＵ２のデータレジスタ９へのデータ書込みにより
条件データレジスタ６のデータ送出要求フラグはｌ−１
−１ｉレベルとなる。その後の手順は第１バイト目のデ
ータ通信と同様である。
のデータ取込み時にアドレスデコード回路４より出力さ
れるアドレス４信号がＬｏｗレベル七なることを条件デ
ータレジスタ６のデータ送出要求フラグとして保存し、
このフラグをＣＰＵ２においてそのデータ送出処理中で
監視し、データ送出要求フラグがＬｏｗレベルであるこ
とを検出するとデータをデータレジスタ９に誓込む。尚
、ＣＰＵ２のデータレジスタ９へのデータ書込みにより
条件データレジスタ６のデータ送出要求フラグはｌ−１
−１ｉレベルとなる。その後の手順は第１バイト目のデ
ータ通信と同様である。
以上説明したデータ通信手順をタイムチャートにて示す
と第５図に示すように、データ受取り側ＣＰＵであるＣ
ＰＵＩのデータ要求時に、既にデータ送出側ＣＰＵであ
るＣＰＬ１２からのデータがデータレジスタ９に保存さ
れていることとなるため、第４図に示す一般的なハンド
シェイク処理のようＥこ、ＣＰＵＩがデータ要求時にＣ
ＰＵＩヘデータ送出要求を出すよりも、データ１のデー
タ要求からデータ受取りまでのデータ待ち時間を短縮で
き高速化を実現できる。ＣＰＵＩ力）らＣＰＵ２へのデ
ータ通信も同様の処理により実現できる。
と第５図に示すように、データ受取り側ＣＰＵであるＣ
ＰＵＩのデータ要求時に、既にデータ送出側ＣＰＵであ
るＣＰＬ１２からのデータがデータレジスタ９に保存さ
れていることとなるため、第４図に示す一般的なハンド
シェイク処理のようＥこ、ＣＰＵＩがデータ要求時にＣ
ＰＵＩヘデータ送出要求を出すよりも、データ１のデー
タ要求からデータ受取りまでのデータ待ち時間を短縮で
き高速化を実現できる。ＣＰＵＩ力）らＣＰＵ２へのデ
ータ通信も同様の処理により実現できる。
本発明によれば、ＣＰＵのデータ要求を、ＣＰＵの処理
において出力する必要がないため、ＣＰＵの処理負荷の
低減による処理効率の向上、及びＣＰＵのデータ要求出
力からデータ取込みまでの待ち時間の短縮による処理の
高速化を、低価格かつ商単な回路構成で実現できる。
において出力する必要がないため、ＣＰＵの処理負荷の
低減による処理効率の向上、及びＣＰＵのデータ要求出
力からデータ取込みまでの待ち時間の短縮による処理の
高速化を、低価格かつ商単な回路構成で実現できる。
第１図は、本発明の特徴とする動作原理を示すブロック
図、第２図はハンドシェイク処理の手順を示す流れ図、
第３図は本発明囚−実施例を示すブロック図、第４図は
一般的なハンドシェイクによるデータ通信のタイムチャ
ート、第５図は本発明によるデータ通信のタイムチャー
ト、である。 １．２’、３・・・ＣＰＵ４，５・・・アドレスデコー
ド回路 ６，７・・・条件データレジスタ ８．９・・
・データレジスタ −０・・・データ取込み動作検出手
段 １１・・・データ要求信号発生回路 １２・・・条
件データレジスタ −６・・・データレジスタを
図、第２図はハンドシェイク処理の手順を示す流れ図、
第３図は本発明囚−実施例を示すブロック図、第４図は
一般的なハンドシェイクによるデータ通信のタイムチャ
ート、第５図は本発明によるデータ通信のタイムチャー
ト、である。 １．２’、３・・・ＣＰＵ４，５・・・アドレスデコー
ド回路 ６，７・・・条件データレジスタ ８．９・・
・データレジスタ −０・・・データ取込み動作検出手
段 １１・・・データ要求信号発生回路 １２・・・条
件データレジスタ −６・・・データレジスタを
Claims (1)
- 【特許請求の範囲】 １、第１のプロセッサと第２のプロセッサとの間のデー
タ通信において、 データレジスタと第１の条件レジスタと第２の条件レジ
スタとを具備し、第１のプロセッサは送出すべきデータ
を前記データレジスタに書き込むと共にその旨の書き込
み完了フラグを前記第１の条件レジスタに立て、第２の
プロセッサはデータが必要なとき、前記第１の条件レジ
スタを監視してそこに書き込み完了フラグが立っている
のを検出すると、前記データレジスタからデータを取り
込み、それと共に該第１の条件レジスタにおける書き込
み完了フラグをオフに転じ、同時に第２の条件レジスタ
にデータ送出要求フラグを立て、第１のプロセッサは該
第２の条件レジスタを監視していてそこにデータ送出要
求フラグが立っていることを検出すると、前記データレ
ジスタに送出すべきデータを書き込み、それと共にその
旨の書き込み完了フラグを前記第１の条件レジスタに立
て、かつ前記第２の条件レジスタにおけるデータ送出要
求フラグをオフに転じ、以下同様にして第１のプロセッ
サから第２のプロセッサへのデータ転送を行うことを特
徴とするプロセッサ間のデータ通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26159987A JPH01106158A (ja) | 1987-10-19 | 1987-10-19 | プロセツサ間のデータ通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26159987A JPH01106158A (ja) | 1987-10-19 | 1987-10-19 | プロセツサ間のデータ通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106158A true JPH01106158A (ja) | 1989-04-24 |
Family
ID=17364147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26159987A Pending JPH01106158A (ja) | 1987-10-19 | 1987-10-19 | プロセツサ間のデータ通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06332871A (ja) * | 1993-05-24 | 1994-12-02 | Nec Corp | 並列処理方式 |
| JPH07129521A (ja) * | 1993-01-11 | 1995-05-19 | Nec Corp | 並列処理方式 |
| EP0613091A3 (en) * | 1993-02-26 | 1996-09-11 | Nec Corp | Parallel data transmission circuit. |
-
1987
- 1987-10-19 JP JP26159987A patent/JPH01106158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07129521A (ja) * | 1993-01-11 | 1995-05-19 | Nec Corp | 並列処理方式 |
| EP0613091A3 (en) * | 1993-02-26 | 1996-09-11 | Nec Corp | Parallel data transmission circuit. |
| JPH06332871A (ja) * | 1993-05-24 | 1994-12-02 | Nec Corp | 並列処理方式 |
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