JPH01106398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01106398A JPH01106398A JP62262901A JP26290187A JPH01106398A JP H01106398 A JPH01106398 A JP H01106398A JP 62262901 A JP62262901 A JP 62262901A JP 26290187 A JP26290187 A JP 26290187A JP H01106398 A JPH01106398 A JP H01106398A
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- bit line
- potential
- resistor
- diode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バイポーラＥＣＬメモリセルを有する半導体記憶装置に
関し、 特にコレクタ検出型のメモリセルに対するコンパクトで
高速動作が可能なビット線駆動回路を提供することを目
的とし、 エミッタとコレクタがそれぞれ共通接続されベースにア
ドレス入力がそれぞれ供給される第１のトランジスタ群
と、該第１のトランジスタ群とエミッタが共通接続され
ベースに基準信号が入力される第２のトランジスタと、
該第１のトランジスタ群のコレクタ側にそれぞれ直列接
続された第１の抵抗および第１のダイオードならびに第
２の抵抗および第２のダイオードと、該第２のトランジ
スタのコレクタと該第１の抵抗の中間点との間に接続さ
れた第３のトランジスタおよび該第２のトランジスタの
コレクタと該第２の抵抗の中間点との間に接続された第
４のトランジスタとをそなえ、該第３のトランジスタお
よび該第４のトランジスタの各ベースにはそれぞれ１対
のり−ド／ライト信号の一方が入力され、更に該第１の
抵抗と該第１のダイオードとの接続点および該第２の抵
抗と該第２のダイオードとの接続点の電位がそれぞれ１
対のビット線に供給されるように構成される。
関し、 特にコレクタ検出型のメモリセルに対するコンパクトで
高速動作が可能なビット線駆動回路を提供することを目
的とし、 エミッタとコレクタがそれぞれ共通接続されベースにア
ドレス入力がそれぞれ供給される第１のトランジスタ群
と、該第１のトランジスタ群とエミッタが共通接続され
ベースに基準信号が入力される第２のトランジスタと、
該第１のトランジスタ群のコレクタ側にそれぞれ直列接
続された第１の抵抗および第１のダイオードならびに第
２の抵抗および第２のダイオードと、該第２のトランジ
スタのコレクタと該第１の抵抗の中間点との間に接続さ
れた第３のトランジスタおよび該第２のトランジスタの
コレクタと該第２の抵抗の中間点との間に接続された第
４のトランジスタとをそなえ、該第３のトランジスタお
よび該第４のトランジスタの各ベースにはそれぞれ１対
のり−ド／ライト信号の一方が入力され、更に該第１の
抵抗と該第１のダイオードとの接続点および該第２の抵
抗と該第２のダイオードとの接続点の電位がそれぞれ１
対のビット線に供給されるように構成される。
本発明は半導体記憶装置に関し、特にバイポーラＥＣＬ
メモリセルを有する半導体記憶装置に関する。
メモリセルを有する半導体記憶装置に関する。
−ａにこの種の半導体記憶装置に使用されるメモリセル
としては、第３図（Ａ）に示される５ＢＤ（ショットキ
ーバリヤダイオード）クランプ型および第３図（Ｂ）に
示されるＰＮＰロード型が最も多く使用されているが、
これらのほかに最近では第３図（Ｃ）に示されるコレク
タ検出型も開発されている。
としては、第３図（Ａ）に示される５ＢＤ（ショットキ
ーバリヤダイオード）クランプ型および第３図（Ｂ）に
示されるＰＮＰロード型が最も多く使用されているが、
これらのほかに最近では第３図（Ｃ）に示されるコレク
タ検出型も開発されている。
すなわちこのコレクタ検出型のメモリセルはフリップフ
ロップ回路を構成する１対のトランジスタＱｌ、Ｑｌ’
の各コレクタ側がそれぞれその負荷となるトランジスタ
Ｑ、、Ｑ、’のベースニ接続されたショットキーバリヤ
ダイオードＳＢＤ、 ＳＢＤ’を介して１対のビットｉ
ＢＬ 、 ＢＬ ’間に接続されており （なおＷＬは
ワード線を示す）、これによりワード振幅（選択ワード
線と非選択ワード線とのレベル差）を小さくして高速動
作を行わせることが可能なメモリセルとすることができ
る。
ロップ回路を構成する１対のトランジスタＱｌ、Ｑｌ’
の各コレクタ側がそれぞれその負荷となるトランジスタ
Ｑ、、Ｑ、’のベースニ接続されたショットキーバリヤ
ダイオードＳＢＤ、 ＳＢＤ’を介して１対のビットｉ
ＢＬ 、 ＢＬ ’間に接続されており （なおＷＬは
ワード線を示す）、これによりワード振幅（選択ワード
線と非選択ワード線とのレベル差）を小さくして高速動
作を行わせることが可能なメモリセルとすることができ
る。
ところでかかるコレクタ検出型のメモリセルを使用する
場合には、第２図に示されるように、非選択時には左右
のビット線電位を最も低い電位にして該メモリセルにビ
ット線から電流が流れ込まないようにする。一方、選択
時（リード状態）においては、左右のビット線電位は同
電位（ただし該非選択時に比しハイレベル）であり、該
メモリセルにおける左右どちらかのオン状態のトランジ
スタへビット線から電流が流れ込むような電位に設定さ
れる。更に選択時（ライト状態）においては、該第２図
に示されるように左右のビット線に電位差をつけ、該メ
モリセルのデータ（フリップフロップ回路を構成する１
対のトランジスタのオン・オフ状態）を反転できる電位
に設定される。
場合には、第２図に示されるように、非選択時には左右
のビット線電位を最も低い電位にして該メモリセルにビ
ット線から電流が流れ込まないようにする。一方、選択
時（リード状態）においては、左右のビット線電位は同
電位（ただし該非選択時に比しハイレベル）であり、該
メモリセルにおける左右どちらかのオン状態のトランジ
スタへビット線から電流が流れ込むような電位に設定さ
れる。更に選択時（ライト状態）においては、該第２図
に示されるように左右のビット線に電位差をつけ、該メ
モリセルのデータ（フリップフロップ回路を構成する１
対のトランジスタのオン・オフ状態）を反転できる電位
に設定される。
なお上記コレクタ検出型のメモリセルにおいては、ワー
ド線のレベルは選択時においてロウレベルとされる。
ド線のレベルは選択時においてロウレベルとされる。
以上述べた技術的背景をもとにして、本発明は、上記し
たようなビット線電位の制御を確実に行うことができ、
かつプリセンス部およびリード／ライトコントロール部
と一体化されたコンパクトで高速動作の可能なビット線
駆動回路を提供することを目的としている。
たようなビット線電位の制御を確実に行うことができ、
かつプリセンス部およびリード／ライトコントロール部
と一体化されたコンパクトで高速動作の可能なビット線
駆動回路を提供することを目的としている。
Ｃ問題点を解決するための手段〕
かかる問題点を解決するために本発明においては、エミ
ッタとコレクタがそれぞれ共通接続されベースにアドレ
ス入力がそれぞれ供給される第１のトランジスタ群（第
１図の実施例におけるＴ。
ッタとコレクタがそれぞれ共通接続されベースにアドレ
ス入力がそれぞれ供給される第１のトランジスタ群（第
１図の実施例におけるＴ。
Ｔ２）と、該第１のトランジスタ群とエミッタが共通接
続されベースに基準信号が入力される第２のトランジス
タ（第１図の実施例におけるＴ３）と、該第１のトラン
ジスタ群のコレクタ側にそれぞれ直列接続された第１の
抵抗および第１のダイオード（第１図の実施例における
Ｒ１．Ｒ２およびＤＩ）ならびに第２の抵抗および第２
のダイオード（第１図の実施例におけるＲ３．Ｒ，およ
びＤ２）と、該第２のトランジスタのコレクタと該第１
の抵抗の中間点との間に接続された第３のトランジスタ
（第１図の実施例におけるＴｓ）および該第２のトラン
ジスタのコレクタと該第２の抵抗の中間 。
続されベースに基準信号が入力される第２のトランジス
タ（第１図の実施例におけるＴ３）と、該第１のトラン
ジスタ群のコレクタ側にそれぞれ直列接続された第１の
抵抗および第１のダイオード（第１図の実施例における
Ｒ１．Ｒ２およびＤＩ）ならびに第２の抵抗および第２
のダイオード（第１図の実施例におけるＲ３．Ｒ，およ
びＤ２）と、該第２のトランジスタのコレクタと該第１
の抵抗の中間点との間に接続された第３のトランジスタ
（第１図の実施例におけるＴｓ）および該第２のトラン
ジスタのコレクタと該第２の抵抗の中間 。
点との間に接続された第４のトランジスタ（第１図の実
施例におけるＴ４）とをそなえ、該第３のトランジスタ
および該第４のトランジスタの各ベースにはそれぞれ１
対のリード／ライト信号の一方が入力され、更に該第１
の抵抗と該第１のダイオードとの接続点および該第２の
抵抗と該第２のダイオードとの接続点の電位がそれぞれ
１対のビット線に供給されるようにした半導体記憶装置
が提供される。なお上記ダイオードＤ ｔ 、 Ｄ
ｚには、ショットキー・バリヤ・ダイオードを用いるこ
ともできる。
施例におけるＴ４）とをそなえ、該第３のトランジスタ
および該第４のトランジスタの各ベースにはそれぞれ１
対のリード／ライト信号の一方が入力され、更に該第１
の抵抗と該第１のダイオードとの接続点および該第２の
抵抗と該第２のダイオードとの接続点の電位がそれぞれ
１対のビット線に供給されるようにした半導体記憶装置
が提供される。なお上記ダイオードＤ ｔ 、 Ｄ
ｚには、ショットキー・バリヤ・ダイオードを用いるこ
ともできる。
上記構成によれば、該第１のトランジスタ群とエミッタ
が共通接続された第２のトランジスタと上記第３および
第４のトランジスタとがシリーズゲートとして構成され
るなど、全体としてコンパクトな構成であるにも拘らず
、特にコレクタ検出型のメモリセルを用いた場合に必要
なビット線電位の制御を確実に行うことができ、しかも
ブリセンス部およびリード／ライトコントロール部ヲビ
ット線駆動回路と一体的に構成することができる。
が共通接続された第２のトランジスタと上記第３および
第４のトランジスタとがシリーズゲートとして構成され
るなど、全体としてコンパクトな構成であるにも拘らず
、特にコレクタ検出型のメモリセルを用いた場合に必要
なビット線電位の制御を確実に行うことができ、しかも
ブリセンス部およびリード／ライトコントロール部ヲビ
ット線駆動回路と一体的に構成することができる。
第１図は本発明の１実施例としての半導体記憶装置の構
成を示すもので、１対のビット線肛１゜ＢＬ２間には、
各ワード線にそれぞれ接続された複数個のメモリセル（
コレクタ検出型のメモリセル）１．２．３．・・・が接
続されている。
成を示すもので、１対のビット線肛１゜ＢＬ２間には、
各ワード線にそれぞれ接続された複数個のメモリセル（
コレクタ検出型のメモリセル）１．２．３．・・・が接
続されている。
ＢＤは該ビット線ＢＬＩ、ＢＬ２を駆動するビット線駆
動回路であって、該回路中、Ｔ、およびＴ２はそれぞれ
そのベースにアドレス人力Ｃ，Ｄがそれぞれ供給される
トランジスタであって、該トランジスタの個数は該アド
レス入力数に応じた数だけ設けられる。Ｔ３はベースに
基準電圧ＶＩｌ＋ｅｆが入力されるトランジスタであっ
て該トランジスタＴｔ乃至Ｔ３の各エミッタは共通接続
されている。
動回路であって、該回路中、Ｔ、およびＴ２はそれぞれ
そのベースにアドレス人力Ｃ，Ｄがそれぞれ供給される
トランジスタであって、該トランジスタの個数は該アド
レス入力数に応じた数だけ設けられる。Ｔ３はベースに
基準電圧ＶＩｌ＋ｅｆが入力されるトランジスタであっ
て該トランジスタＴｔ乃至Ｔ３の各エミッタは共通接続
されている。
該トランジスタＴ、およびＴ、のコレクタ側は共通接続
されており、該コレクタ側にそれぞれ抵抗Ｒ＋ 、Ｒ
ｚおよびダイオード（又はショットキー・バリヤ・ダイ
オード）ＤＩ と抵抗Ｒ’ｌ、Ｒ４およびダイオード（
又はショットキー・バリヤ・ダイオード）Ｄｔとが直列
接続される。またトランジスタＴ、のコレクタ側と抵抗
Ｒ＋、Ｒｔの接続点との間にはトランジスタＴＳが接続
され、−方、トランジスタＴ、のコレクタ側と抵抗Ｒ３
１Ｒ４の接続点との間にはトランジスタＴ４が接続され
ており、該トランジスタＴａ、Ｔｓの各ベースにはそれ
ぞれリード／ライト信号Ｖ、、Ｖ、が供給される。更に
抵抗Ｒ２とダイオード（又はショットキー・バリヤ・ダ
イオード）ＤＩとの接続点はトランジスタＴ？のベース
に接続され、一方、抵抗Ｒ４とダイオード（又はショッ
トキー・バリヤ・ダイオード）Ｄｚとの接続点はトラン
ジスタＴ、のベースに接続されて、それぞれビット線Ｂ
ＬＩ、ＢＬ２を駆動するようにされており、更に該ビッ
ト線ＢＬＩ、ＢＬ２にそれぞれ接続された該トランジス
タＴ、およびＴ６の各コレクタ側はセンスアンプ側に接
続される。なお上記抵抗Ｒ１と抵抗Ｒ１の抵抗値および
抵抗Ｒ２と抵抗Ｒ４の抵抗値はそれぞれ等しい値に設定
されており、また図中■、は定電流源を示している。
されており、該コレクタ側にそれぞれ抵抗Ｒ＋ 、Ｒ
ｚおよびダイオード（又はショットキー・バリヤ・ダイ
オード）ＤＩ と抵抗Ｒ’ｌ、Ｒ４およびダイオード（
又はショットキー・バリヤ・ダイオード）Ｄｔとが直列
接続される。またトランジスタＴ、のコレクタ側と抵抗
Ｒ＋、Ｒｔの接続点との間にはトランジスタＴＳが接続
され、−方、トランジスタＴ、のコレクタ側と抵抗Ｒ３
１Ｒ４の接続点との間にはトランジスタＴ４が接続され
ており、該トランジスタＴａ、Ｔｓの各ベースにはそれ
ぞれリード／ライト信号Ｖ、、Ｖ、が供給される。更に
抵抗Ｒ２とダイオード（又はショットキー・バリヤ・ダ
イオード）ＤＩとの接続点はトランジスタＴ？のベース
に接続され、一方、抵抗Ｒ４とダイオード（又はショッ
トキー・バリヤ・ダイオード）Ｄｚとの接続点はトラン
ジスタＴ、のベースに接続されて、それぞれビット線Ｂ
ＬＩ、ＢＬ２を駆動するようにされており、更に該ビッ
ト線ＢＬＩ、ＢＬ２にそれぞれ接続された該トランジス
タＴ、およびＴ６の各コレクタ側はセンスアンプ側に接
続される。なお上記抵抗Ｒ１と抵抗Ｒ１の抵抗値および
抵抗Ｒ２と抵抗Ｒ４の抵抗値はそれぞれ等しい値に設定
されており、また図中■、は定電流源を示している。
上述した構成において、いま当該ビット線が非選択の場
合には、該駆動回路に入力されるアドレス人力Ｃ，Ｄの
うち少くとも一方がハイレベルとなっており、したがっ
てトランジスタＴ＋ 、Ｔｚのうち少くとも一方がオ
ン状態となりトランジスタＴ、はオフ状態となる。した
がってダイオード（ショットキー・バリヤ・ダイオード
）Ｄｔ 、Ｄｚによって平等に２分割された電流（そ
れぞれを１゜ □とする）が、それぞれ抵抗ＲＩ 、Ｒｔおよび抵抗Ｒ
３，Ｒ，を通して流れ、該抵抗に生ずる電圧降下によっ
て該ビット線電位を引き下げ、該ビット線電位を最も低
い電位（第２図左方側参照）とする。すなわち具体的に
は、非選択時における該ビット線の電位はアース電位か
ら、（（Ｒ１＋Ｉ＋ Ｒｚ）ｘ −＋ （）ランジスタＴ、のベース・エミッ
タ間電圧）〕だけ低下した電位となる。なおここで、（
Ｒｔ ＋Ｒｔ）は抵抗Ｒ１とＲ８の各抵抗値の和であっ
て（Ｒｚ＋Ｒｎ）、すなわち抵抗Ｒ１とＲ４の各抵抗値
の和に等しい。またトランジスタＴ７と７６の各ベース
・エミッタ間電圧も等しいものとする。
合には、該駆動回路に入力されるアドレス人力Ｃ，Ｄの
うち少くとも一方がハイレベルとなっており、したがっ
てトランジスタＴ＋ 、Ｔｚのうち少くとも一方がオ
ン状態となりトランジスタＴ、はオフ状態となる。した
がってダイオード（ショットキー・バリヤ・ダイオード
）Ｄｔ 、Ｄｚによって平等に２分割された電流（そ
れぞれを１゜ □とする）が、それぞれ抵抗ＲＩ 、Ｒｔおよび抵抗Ｒ
３，Ｒ，を通して流れ、該抵抗に生ずる電圧降下によっ
て該ビット線電位を引き下げ、該ビット線電位を最も低
い電位（第２図左方側参照）とする。すなわち具体的に
は、非選択時における該ビット線の電位はアース電位か
ら、（（Ｒ１＋Ｉ＋ Ｒｚ）ｘ −＋ （）ランジスタＴ、のベース・エミッ
タ間電圧）〕だけ低下した電位となる。なおここで、（
Ｒｔ ＋Ｒｔ）は抵抗Ｒ１とＲ８の各抵抗値の和であっ
て（Ｒｚ＋Ｒｎ）、すなわち抵抗Ｒ１とＲ４の各抵抗値
の和に等しい。またトランジスタＴ７と７６の各ベース
・エミッタ間電圧も等しいものとする。
次に当該ビット線がリード状態で選択された場合には、
該アドレス人力Ｃ，Ｄがともにロウレベルとなっており
、しかもリード／ライト信号ｖｆ。
該アドレス人力Ｃ，Ｄがともにロウレベルとなっており
、しかもリード／ライト信号ｖｆ。
ｖｇが等しい値に設定される。したがってトランジスタ
Ｔ３がオン（トランジスタＴ、、Ｔ、はともにオフ）と
なるとともにトランジスタＴ＝、Ｔｓもオンとなり、抵
抗Ｒ１およびＲ３を通してそれぞれトランジスタＴ、お
よびＴ４に平等に電流が■１ 流れ（すなわち−づつ流れ）、これによる電圧降下によ
って該ビット線電位を第２図中央部に示される電位とす
る。すなわち選択時（リード状態）における該ビット線
の電位はアース電位から、■。
Ｔ３がオン（トランジスタＴ、、Ｔ、はともにオフ）と
なるとともにトランジスタＴ＝、Ｔｓもオンとなり、抵
抗Ｒ１およびＲ３を通してそれぞれトランジスタＴ、お
よびＴ４に平等に電流が■１ 流れ（すなわち−づつ流れ）、これによる電圧降下によ
って該ビット線電位を第２図中央部に示される電位とす
る。すなわち選択時（リード状態）における該ビット線
の電位はアース電位から、■。
（ＲＩ Ｘ −＋ （）ランジスタＴ、のベース・エミ
ッタ間電圧）〕だけ低下した電位となる。
ッタ間電圧）〕だけ低下した電位となる。
更に当該ビット線がライト状態で選択された場合には、
該アドレス人力Ｃ，Ｄがどもにロウレベルとなっており
、またリード／ライト信号ＶｆｒＶ、の間には所定の電
位差が付与される。したがってトランジスタＴ、がオン
（トランジスタＴＩ＋Ｔ２はともにオフ）となるととも
に、該リード／ライト信号に応じて上記トランジスタＴ
４又はＴ、の一方のみに電流■、が流れることになり、
これによって該１対のビット線の電位に所定の電位差が
生ずる。（第２図右方側参照）。すなわち選択時（ライ
ト状態）における該ビット線の電位は、その一方（ハイ
レベル側）の電位が、アース電位から単にトランジスタ
Ｔ、（又はＴ６）のベース・エミッタ間電圧だけ低下し
た値となり、他方（ロウレベル側）の電位は、アース電
位から〔Ｒ１×１＋ ＋ （）ランジスタＴ、のベー
ス・エミッタ間電圧）〕だけ低下した値となる。
該アドレス人力Ｃ，Ｄがどもにロウレベルとなっており
、またリード／ライト信号ＶｆｒＶ、の間には所定の電
位差が付与される。したがってトランジスタＴ、がオン
（トランジスタＴＩ＋Ｔ２はともにオフ）となるととも
に、該リード／ライト信号に応じて上記トランジスタＴ
４又はＴ、の一方のみに電流■、が流れることになり、
これによって該１対のビット線の電位に所定の電位差が
生ずる。（第２図右方側参照）。すなわち選択時（ライ
ト状態）における該ビット線の電位は、その一方（ハイ
レベル側）の電位が、アース電位から単にトランジスタ
Ｔ、（又はＴ６）のベース・エミッタ間電圧だけ低下し
た値となり、他方（ロウレベル側）の電位は、アース電
位から〔Ｒ１×１＋ ＋ （）ランジスタＴ、のベー
ス・エミッタ間電圧）〕だけ低下した値となる。
本廃明によれば、特にコレクタ検出型のメモリセルに対
するビット線電圧の制御をその状態に応じて適確に行う
ことができるビット線駆動回路を、プリセンス部および
リード／ライトコントロール部とともにシリーズゲート
で一体化させ、コンパクトで高速動作の可能なビット線
駆動回路を構成することができる。
するビット線電圧の制御をその状態に応じて適確に行う
ことができるビット線駆動回路を、プリセンス部および
リード／ライトコントロール部とともにシリーズゲート
で一体化させ、コンパクトで高速動作の可能なビット線
駆動回路を構成することができる。
第１図は、本発明の１実施例としての半導体記憶装置の
構成を示す回路図、 第２図は、第１図における状態別のビット線電位を示す
図、 第３図は、バイポーラ型半導体記憶装置に一般的に使用
されるメモリセルを例示する図である。 （符号の説明） ＢＬＩ、ＢＬ２・・・ビット線、 ＢＤ・・・ビット線駆動回路、 ＷＬ・・・ワード線、 Ｄ＋、Ｄｚ・・・ダイオード（又はショットキー・バリ
ヤ・ダイオード） Ｖｉｌｅｒ・・・基準電圧。 ＢＬＩ ＢＬ２ 第１図 第１図における状態別の ビット線電位を示す図 （Ａ） （Ｂ）
（Ｃ）バイＩ−ラ型半導体記憶装置に 一般的に使用されるメモリセル を例示する図
構成を示す回路図、 第２図は、第１図における状態別のビット線電位を示す
図、 第３図は、バイポーラ型半導体記憶装置に一般的に使用
されるメモリセルを例示する図である。 （符号の説明） ＢＬＩ、ＢＬ２・・・ビット線、 ＢＤ・・・ビット線駆動回路、 ＷＬ・・・ワード線、 Ｄ＋、Ｄｚ・・・ダイオード（又はショットキー・バリ
ヤ・ダイオード） Ｖｉｌｅｒ・・・基準電圧。 ＢＬＩ ＢＬ２ 第１図 第１図における状態別の ビット線電位を示す図 （Ａ） （Ｂ）
（Ｃ）バイＩ−ラ型半導体記憶装置に 一般的に使用されるメモリセル を例示する図
Claims (1)
- １、エミッタとコレクタがそれぞれ共通接続されベース
にアドレス入力がそれぞれ供給される第１のトランジス
タ群と、該第１のトランジスタ群とエミッタが共通接続
されベースに基準信号が入力される第２のトランジスタ
と、該第１のトランジスタ群のコレクタ側にそれぞれ直
列接続された第１の抵抗および第１のダイオードならび
に第２の抵抗および第２のダイオードと、該第２のトラ
ンジスタのコレクタと該第１の抵抗の中間点との間に接
続された第３のトランジスタおよび該第２のトランジス
タのコレクタと該第２の抵抗の中間点との間に接続され
た第４のトランジスタとをそなえ、該第３のトランジス
タおよび該第４のトランジスタの各ベースにはそれぞれ
１対のリード／ライト信号の一方が入力され、更に該第
１の抵抗と該第１のダイオードとの接続点および該第２
の抵抗と該第２のダイオードとの接続点の電位がそれぞ
れ１対のビット線に供給されることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262901A JPH01106398A (ja) | 1987-10-20 | 1987-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262901A JPH01106398A (ja) | 1987-10-20 | 1987-10-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106398A true JPH01106398A (ja) | 1989-04-24 |
Family
ID=17382184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262901A Pending JPH01106398A (ja) | 1987-10-20 | 1987-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008246391A (ja) * | 2007-03-30 | 2008-10-16 | Japan Fine Ceramics Center | ミスト供給装置及び噴霧熱分解装置 |
-
1987
- 1987-10-20 JP JP62262901A patent/JPH01106398A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008246391A (ja) * | 2007-03-30 | 2008-10-16 | Japan Fine Ceramics Center | ミスト供給装置及び噴霧熱分解装置 |
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