JPH0210518B2 - - Google Patents

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JPH0210518B2
JPH0210518B2 JP57001069A JP106982A JPH0210518B2 JP H0210518 B2 JPH0210518 B2 JP H0210518B2 JP 57001069 A JP57001069 A JP 57001069A JP 106982 A JP106982 A JP 106982A JP H0210518 B2 JPH0210518 B2 JP H0210518B2
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transistors
cell
npn
pnp
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Description

【発明の詳細な説明】 本発明は情報記憶素子に係り、更に具体的に云
えば、フリツプ−フロツプを形成するために交叉
結合された１対のトランジスタを有する型の能動
的電子的メモリ・セルに係る。
従来技術に於て、種々の型のフリツプ−フロツ
プ・メモリ・セルが周知であり、その多くは少く
とも６つのトランジスタを用いている。例えば、
米国特許第3815106号及び第4081697号の明細書に
記載されている如く、メモリ・セルは典型的に
は、NPNフリツプ−フロツプ・トランジスタの
ための負荷として働く１対のPNPトランジスタ
を有する、１対の交叉結合されたNPNトランジ
スタを含む。更に、もう１対のNPNトランジス
タが、上記フリツプ−フロツプ・セルをビツト線
に結合させるために用いられている。その様な配
置は極めて有用であるが、その様なメモリ・セル
の寸法を減少させ、動作速度を増加させそして電
力条件を減少させることが望まれている。
より高性能のメモリ素子への追求により、４つ
のトランジスタしか用いていない第１図に示され
ているトランジスタ・ゲート型PNP負荷
（TGPL）のメモリ・セルが開発された。このセ
ルは、交叉結合されたNPNトランジスタ１０及
び１２並びにPNP負荷トランジスタ１４及び１
６を用いている。そのセルの内容を読取るには、
トランジスタ１４及び１６をターン・オンさせる
ために低電位の信号が線１８に供給される。又
は、線１８が定電位に維持されて、正のパルスが
トランジスタ１４及び１６のエミツタに印加され
てもよい。セル中に“１”が記憶されており、
NPNトランジスタ１０がオンでありそしてトラ
ンジスタ１２がオフであると仮定すると、トラン
ジスタ１０のコレクタ及びトランジスタ１２のベ
ースに於ける電位は、トランジスタ１２のコレク
タ及びトランジスタ１０のベースに於ける電位よ
りも低い。２つのトランジスタ１４及び１６が同
時にターン・オンされたとき、そのアンバランス
はトランジスタ１０及び１２のエミツタ間の電位
差として現われ、その電位差はビツト線２０及び
２２に各々結合され、感知増幅器がその電位差を
検出することによつてメモリ・セルの内容を決定
する。
第１図に示されているセルはセル寸法及び性能
に於て前述の米国特許の明細書に記載されている
従来技術によるセルよりも改良されているが、更
に改良されることが望まれる。
更に高性能のメモリ・セルを達成する試みに於
て、第２図に示されているセルが得られた。第２
図のセルは、PNP及びNPN素子が同時に駆動し
そして相互に負荷として働く、相補型トランジス
タ・スイツチ（CTS）・メモリ・セルとして知ら
れている。PNPトランジスタ３０はNPNトラン
ジスタ３４及び３６を駆動させ、それらのトラン
ジスタ３４及び３６は又シヨツトキ障壁ダイオー
ド（SBD）４２を介してトランジスタ３０のた
めの負荷として働く。同様に、トランジスタ３２
はトランジスタ３８及び４０を駆動させ、それら
のトランジスタ３８及び４０はSBD４４を介し
てトランジスタ３２のための負荷として働く。セ
ル内のレベルはすべて直接的IR降下でなく接合
電圧によつて設定されるので、そのセルは低電流
レベルに於て良好に動作し、“オン−オフ”レベ
ルの限定のためにSBD４２及び４４を用いるこ
とは飽和を防ぐという利点を更に有している。
又、NPNトランジスタのベースを駆動するため
にPNPトランジスタを用いることは、PNPトラ
ンジスタのための周波数条件を最小限にしそして
集積素子として横方向PNPトランジスタ／縦方
向NPNトランジスタを用いることをより容易に
する。
第２図のセルの典型的動作に於ては、“０”は
トランジスタ３０及び３６の導通状態により規定
され、それらのトランジスタは又、トランジスタ
３２及び３８が実質的に非導通状態であつて
“１”を規定する様に内部バイアスを設定する。
その様なメモリ状態、即ちトランジスタ３０及び
３６が導通状態にあると仮定すると、ワード選択
信号４６の印加により、その信号がトランジスタ
３０を経てトランジスタ３６のベースに導通さ
れ、従つてセルの左側が導通される。トランジス
タ３６のベースに於ける高電位は又、PNPトラ
ンジスタ３２のベースにも供給され、従つてセル
の右側の導通が低下される。読取はトランジスタ
４８及び５０を用いてダイオード４２及び４４を
差分的に感知することにより行われ、即ちセルの
左側が導通している場合にはPNPトランジスタ
３０のベースに於ける電位は低く、従つてNPN
トランジスタ４８は非導通状態にあるが、PNP
トランジスタ３２のベースに於ける比較的高い電
位はNPNトランジスタ５０の導通を生じる。
セルの状態を変化させるには、セルのオフ側即
ち非導通側がトランジスタ４０のエミツタに負の
パルスを印加することによつて導通される。これ
はトランジスタ４０の導通を生ぜしめ、その結果
PNPトランジスタ３２及びNPNトランジスタ３
６のベース電位を低下させて、右側を導通させそ
して左側は非導通状態になる。
CTSメモリ・セルについては、IBM
Technical Disclosure Bulletin、第16巻、第12
号、1974年５月、第3931頁乃至第3932頁に於ける
J.A.Dorler等による“Complementary
Transistor Switch Memory Cell”と題する論
文及びIBM Technical Disclosure Bulletin、第
17巻、第６号、1974年11月、第1619頁乃至第1620
頁に於けるJ.A.Dorler等による“Lateral PNP
Design For Memory Cell”と題する論文に、
更に詳細に示されている。
第２図のセル構造体に於ける１つの問題は、セ
ルの読取がダイオード４２及び４４を差分的に感
知することによつて達成されそしてそれらのダイ
オードに跨る電位がセル中に極めて微妙な不均衡
を規定するので、そのセルをビツト線に接続する
ためにバツフアとして更にトランジスタ４８及び
５０が必要とされることである。更に、従来の製
造技術に於ては、NPN接合トランジスタが縦方
向に製造され、即ち埋込まれたコレクタ又はサブ
コレクタが設けられ、それからPNPトランジス
タが横方向に製造されて、NPNトランジスタの
コレクタ及びPNPトランジスタのベースとして
働くＮ型サブコレクタ領域が設けられる。これ
は、PNP−NPNトランジスタの組合せが、各セ
ルの寸法の条件を減少させる併合された構造体で
製造されることを可能にする。しかしながら、ト
ランジスタ４８及び５０は典型的には電圧源に結
合されたそれらのコレクタを有しており、トラン
ジスタ３４乃至４０のコレクタはいずれも同一の
源に結合されていないので、トランジスタ４８及
び５０は別個に分離領域を必要とする。これは、
各セルに必要とされるレイアウト領域に於ける望
ましくない増加を生ぜしめる。
従つて、本発明の目的は、上記メモリ・セルの
スイツチング速度を改良し且つそれらの寸法及び
電力条件を減少させることである。
簡単に云えば、上記目的は、本発明に従つて、
スイツチング時間がPNPトランジスタではなく
NPNトランジスタによつて決定される様に、
NPNトランジスタの負荷を有する交叉結合され
たPNPフリツプ−フロツプ・トランジスタを含
むメモリ・セルを設けることによつて達成され
る。NPNトランジスタはより高性能の素子であ
るので、より速いスイツチング速度が達成され得
る。１実施例に於て、ビツト線はフリツプ−フロ
ツプ・トランジスタのエミツタに直接結合されそ
してそのセルは各々横方向PNPフリツプ−フロ
ツプ・トランジスタ及び縦方向NPN負荷トラン
ジスタを併合された構造として含んでいる２つの
ベツドの形で構成されることが好ましい。もう１
つの実施例に於ては、前述のCTSメモリ・セル
が、トランジスタ４８及び５０を除くことにより
そして読取及び書込動作の両方を行うために同一
のトランジスタ及びビツト線を用いることによつ
て改良されている。セル寸法が不要な中間のトラ
ンジスタ４８及び５０を除くことにより減少され
るだけでなく、セル・アクセス時間が高い比率の
選択対非選択セル電流を与える新しい読取／書回
路構造の設計によつて改良される。
次に、本発明をその好実施例について更に詳細
に説明する。第３図に於て、本発明の１実施例に
よるメモリ・セルが概略的に示されている。その
セルは１対の交叉結合されたPNPトランジスタ
６０及び６２並びに１対のNPN負荷トランジス
タ６４及び６６を含む。セルの内容を読取るため
に必要な時間は主として、NPNトランジスタ６
４及び６６が低レベルの電流導通状態から高レベ
ルの電流導通状態に上昇され得る速度に依存す
る。これは、負荷トランジスタがPNPトランジ
スタである第１図のセルの場合と対称的である。
NPNトランジスタはNPNトランジスタよりもよ
り高い性能を有するので、本発明によるセルはよ
り速い読取時間を示す。
交叉結合されたPNPトランジスタをNPN負荷
トランジスタとともに用いることは、米国特許第
3535699号の明細書に示されているが、その明細
書に於ける素子に於ては、トランジスタがすべて
絶縁ゲート型電界効果トランジスタ（IGFET）
であり、ビツト線が負荷トランジスタの源に結合
されている。本発明によるセルは実質的に等しい
電流を有するバイポーラ負荷トランジスタを用い
ており、ビツト線は交叉結合されたトランジスタ
のエミツタに直接結合されて、より速い読取時間
を実現する。
第１図のTGPLセル又は前述の米国特許第
3535699号の明細書に於けるIGFETセルよりも極
めて有利である、第３図のセル回路に於ける他の
特徴は、極めてコンパクトな併合された半導体構
造体を可能にすることである。典型的にはシリコ
ンがトランジスタの製造に用いられ、シリコン中
に於けるドパントの溶解度定数は前述の如き縦方
向のNPN素子の製造及び横方向のPNP素子の製
造に適している。従つて、第１図に於ては、
NPNトランジスタ１０及び１２は埋込まれたコ
レクタを有する縦方向トランジスタとして形成さ
れそしてPNPトランジスタ１４及び１６は横方
向トランジスタとして形成される。しかしなが
ら、トランジスタ１０及び１２のコレクタはトラ
ンジスタ１４及び１６のベースに結合されていな
いので、併合された構造体は何ら不可能である。
同様に、前述の米国特許第3535699号の明細書の
IGFETセルの場合も、コンパクトな併合された
構造体は不可能である。しかしながら、第４図に
示されている如く、本発明によるセルは、各々１
つの横方向PNPトランジスタ及び１つの縦方向
NPNトランジスタを併合された構造体で含んで
いる、２つの別個のベツドとして構成され得る。
第４図に於て、Ｐ領域７０は、領域７０，７２
及び７４により形成された横方向PNPトランジ
スタ６０のエミツタを構成している。同様に、Ｐ
領域７６は、領域７６，７８及び８０により形成
された横方向PNPトランジスタ６２のエミツタ
を構成している。半導体領域８２，８４及び７２
は各々縦方向NPNトランジスタ６６のエミツタ、
ベース及びコレクタを構成し、半導体領域８６，
８８及び７８は各々縦方向NPN負荷トランジス
タ６４のエミツタ、ベース及びコレクタを構成し
ている。トランジスタ６０のベース及びトランジ
スタ６６のコレクタを構成するＮ領域７２の異な
る領域がN+領域９０により相互に結合されそし
てN+領域９２を経てトランジスタ６２のコレク
タ８０に接続されている。同様に、トランジスタ
６２のベース及びトランジスタ６４のコレクタを
構成するＮ領域７８の異なる部分はN+領域９４
により相互に結合されそしてN+領域９６を経て
トランジスタ６０のコレクタ７４に接続されてい
る。２つだけのベツドでメモリ・セルを形成する
ことにより、TGPLメモリ・セル又は前述の米国
特許第3535699号のメモリ・セルのいずれよりも
小さいセル寸法が得られ且つ改良された性能が達
成される。
第５図は、第３図のメモリ・セルを、そのスタ
ンバイ状態、読取動作及び書込動作について説明
するための回路とともに示している。スタンバイ
状態に於て、ビツト線は両方とも、抵抗Ｒ０及び
Ｒ１により実質的に高いレベル（2V）に維持さ
れている。ワード選択線は略0.65Vの低レベルに
維持されている。各トランジスタ６４及び６６中
に略0.1μAの小さい実質的に等しい電流が流れ
る。トランジスタ６０がオンでありそしてトラン
ジスタ６２がオフであると仮定すると、トランジ
スタ６４を経て流れる電流はトランジスタ６０の
コレクタ電流から成り、トランジスタ６６を経て
流れる電流はトランジスタ６０のベース電流から
成る。トランジスタ６０のエミツタ電流は略
0.2μAである。トランジスタ６０のコレクタは1.7
乃至1.9Vの範囲であり、トランジスタ６２のコ
レクタは略1.3乃至1.1Vである。
メモリ・セルの内容を読取るためには、ワード
選択線が0.9Vの高レベルに上昇され、その結果
トランジスタ６４及び６６中を流れる電流が略
0.1ｍＡに増加する。トランジスタ６０のエミツ
タ電流は略0.2ｍＡに増加し、その結果抵抗Ｒ０
でなく抵抗Ｒ１に跨つてより大きい電圧降下が生
じる。ビツト線電圧に於ける相違が、全体的に示
されている差動増幅器９８によつて感知される。
メモリ・セルの内容を変えるためには、ワード
選択線が読取動作の場合と同様にして0.9Vに上
昇される。それから、線１００にパルスが印加さ
れて、ビツト線の電位が略0.5Vに降下され、従
つてトランジスタ６０のエミツタ−ベース接合が
逆バイアスにされる。トランジスタ６０のコレク
タは、トランジスタ６２がターン・オンされる迄
トランジスタ６４の0.1ｍＡのコレクタ電流だけ
降下される。その結果、トランジスタ６２のコレ
クタ電圧が約1.8Vに上昇されて、トランジスタ
６０がターン・オフされる。それから、線１００
上のパルスが停止されて、ビツト線９９上の電圧
がその高レベルに戻され、セルはトランジスタ６
２がオンでありそしてトランジスタ６０がオフで
ある静止状態に置かれる。線１０２に同様な書込
パルスを印加することにより、セル中に相補的な
値が書込まれる。
上記書込パルス間隔中に、選択されていないセ
ルに於けるトランジスタ６０のエミツタ−ベース
接合も逆バイアスされるが、選択されていないセ
ルに於けるトランジスタ６０のコレクタに於ける
電位は、選択されていないセルに於けるトランジ
スタ６４及び６６中を流れる略0.1μAの低電流レ
ベルが短い書込パルス間隔中にトランジスタ６４
及び６６のコレクタを著しく放電させる程充分で
はないので、セルの状態を変化させることはな
い。
上記記載から明らかな如く、第３図のセルは、
そのアクセス時間がPNPトランジスタ１４又は
１６でなく性能がより高いNPNトランジスタ６
４及び６６のターン・オン時間に依存し、そして
又第４図に示されている如く併合された構造が可
能であることによつて小さい領域で形成され得る
という利点を有している。
【図面の簡単な説明】
第１図は周知のTGPLメモリ・セルを示す概略
図であり、第２図は周知のCTSメモリ・セルを
示す概略図であり、第３図は本発明によるメモ
リ・セルの１実施例を示す概略図であり、第４図
は第３図のメモリ・セルの物理的半導体構造体を
示す断面図であり、第５図は第３図のメモリ・セ
ルを動作させるための読取／書込回路を示す概略
図である。

Claims (1)

  1. 【特許請求の範囲】 １ 第１及び第２ビツト線と、 各々エミツタ、ベース及びコレクタを有する第
    １及び第２のPNPトランジスタであつて、該第
    １及び第２のPNPトランジスタのエミツタが上
    記第１及び第２ビツト線に各々結合されてなるも
    のと、 各々エミツタ、ベース及びコレクタを有する第
    １及び第２のNPN負荷トランジスタであつて、
    該第１及び第２のNPNトランジスタのコレクタ
    が上記第１及び第２のPNPトランジスタのコレ
    クタに各々結合され且つ上記第２及び第１の
    PNPトランジスタのベースに各々結合され、上
    記第１のNPNトランジスタのベース及びエミツ
    タが夫々上記第２のNPNトランジスタのベース
    及びエミツタへ結合されてなるものと、 メモリ素子内に記憶されているデータに従つて
    上記第１及び第２ビツト線の間に電位差を生ぜし
    めるために、上記第１及び第２のNPNトランジ
    スタのエミツタ−ベース接合を順バイアスするた
    めの手段と、 上記メモリ素子内に記憶されているデータを決
    定するために上記第１及び第２ビツト線の間の電
    位差を感知するための手段とを含むメモリ。
JP57001069A 1981-02-24 1982-01-08 Memory Granted JPS57143791A (en)

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Application Number Priority Date Filing Date Title
US06/237,796 US4387445A (en) 1981-02-24 1981-02-24 Random access memory cell

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JPS57143791A JPS57143791A (en) 1982-09-06
JPH0210518B2 true JPH0210518B2 (ja) 1990-03-08

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JP57001069A Granted JPS57143791A (en) 1981-02-24 1982-01-08 Memory
JP63171984A Pending JPS6452296A (en) 1981-02-24 1988-07-12 Memory

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JP63171984A Pending JPS6452296A (en) 1981-02-24 1988-07-12 Memory

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US (1) US4387445A (ja)
EP (1) EP0058845B1 (ja)
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